KR20190021934A - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

불휘발성 메모리 장치가 개시된다. 본 개시의 실시 예에 따른 불휘발성 메모리 장치는, 하부기판 상에 배치된 하나 이상의 주변 트랜지스터를 포함하는 주변 영역을 포함하는 제1 반도체 층; 및 상기 주변 영역 상에 위치하고, 상기 제1 반도체 층 상에 적층된 제1 상부기판, 상기 제1 상부기판 상에 적층된 제1 층 및 상기 제1 층 상에 적층된 제2 상부기판을 포함하는 상부기판 및 상기 상부기판 상에 위치한 메모리 셀 어레이를 포함하는 제2 반도체 층을 포함할 수 있다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법{NON VOLATILE MEMORY DEVICES AND METHOD OF FABRICATING THE SAME}
본 개시의 기술적 사상은 메모리 장치, 더욱 상세하게는, 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 개시의 기술적 사상은 불휘발성 메모리 장치에 관한 것으로서, 상부기판을 포함하는 불휘발성 메모리 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 불휘발성 메모리 장치는, 하부기판 상에 배치된 하나 이상의 주변 트랜지스터를 포함하는 주변 영역을 포함하는 제1 반도체 층; 및 상기 주변 영역 상에 위치하고, 상기 제1 반도체 층 상에 적층된 제1 상부기판, 상기 제1 상부기판 상에 적층된 제1 층 및 상기 제1 층 상에 적층된 제2 상부기판을 포함하는 상부기판 및 상기 상부기판 상에 위치한 메모리 셀 어레이를 포함하는 제2 반도체 층을 포함할 수 있다.
본 개시의 기술적 사상의 다른 일 측면에 따른 불휘발성 메모리 장치는, 하부기판; 상기 하부기판 상에 위치하고, 상기 하부기판 상에 제공된 주변회로를 포함하는 주변영역; 및 상기 주변영역 상에 위치하고, 제1 상부기판, 상기 제1 상부기판 상부에 위치하는 제2 상부기판 및 상기 제1 상부기판과 상기 제2 상부기판 사이에 개재된 제1 층을 포함하는 상부기판과, 상기 상부기판 상에 위치하는 메모리 셀 어레이를 포함하는 메모리 셀 영역을 포함할 수 있다.
본 개시의 기술적 사상의 또 다른 일 측면에 따른 불휘발성 메모리 장치는, 주변회로를 포함하는 주변 영역 상에 메모리 셀 어레이를 포함하는 메모리 셀 영역이 적층된 구조를 포함하고, 상기 주변영역과 상기 메모리 셀 영역 사이에 개재되고, 상기 주변영역 상에 위치한 제1 상부기판, 상기 제1 상부기판 상에 적층된 제1 층 및 상기 제1 층 상에 적층된 제2 상부기판을 포함하는 상부기판을 포함할 수 있다.
본 개시의 기술적 사상에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이에 대한 지지층의 기능에 더해 파워-커패시터의 기능을 수행하는 상부기판을 포함함으로써 향상된 집적도를 가질 수 있다.
또한, 본 개시의 기술적 사상에 따른 불휘발성 메모리 장치는, 상부기판의 구성에 기반하여 크로스 토크와 같은 전기적 간섭 현상을 차단하고, 불필요한 커플링에 의해 전기적 특성이 나빠지는 현상을 개선하여 전기적 안정성을 개선할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따라 도 1의 메모리 장치(10)의 구조를 개략적으로 나타낸다.
도 3은 본 개시의 예시적 실시 예에 따라 도 1의 메모리 블록들(BLK1~BLKz) 중 하나인 메모리 블록(BLK1)의 등가회로를 나타내는 회로도이다.
도 4a는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 4b는 도 4a의 일부를 확대 도시한 단면도이다.
도 5a는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 5b는 도 5a의 일부를 확대 도시한 단면도이다.
도 6a는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 6b는 도 6a의 일부를 확대 도시한 단면도이다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다.
도 8은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다.
도 11a 내지 도 11i는 본 개시의 예시적 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12는 본 개시의 예시적 실시 예들에 따른 메모리 장치를 포함하는 SSD(solid state drive) 시스템(1000)을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(50) 및 주변회로(60)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(10)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(50)는 복수의 메모리 셀들을 포함하고, 스트링 선택 라인들(SSL), 워드라인들(WL), 그라운드 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(50)는 스트링 선택 라인들(SSL), 워드라인들(WL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(62)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(63)에 연결될 수 있다.
메모리 셀 어레이(50)에 포함된 복수의 메모리 셀들은, 예를 들어, 플래쉬(flash) 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시 예들을 상술하기로 한다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시 예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(50)는 복수의 블록들(BLK1~BLKz)을 포함하고, 각 블록은 평면 구조 또는 3차원 구조를 가질 수 있다. 메모리 셀 어레이(50)는 싱글 레벨 셀(Single Level Cell, SLC)들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀(Multi Level Cell, MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(Triple Level Cell, TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(Quad Level Cell)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 예를 들어, 복수의 블록들(BLK1~BLKz) 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록, 트리플 레벨 셀 블록 또는 쿼드 레벨 셀 블록일 수 있다.
주변회로(60)는 메모리 장치(10) 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어신호(CTRL)를 수신할 수 있고, 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변회로(60)는 제어 로직(61), 로우 디코더(62) 및 페이지 버퍼(63)를 포함할 수 있다. 도시되지는 않았으나, 주변회로(60)는 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로 및 메모리 셀 어레이(50)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(61)은 메모리 장치(10)의 전반적인 동작을 제어하며, 예를 들어 메모리 컨트롤러(미도시)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 메모리 장치(10)를 제어할 수 있다. 제어 로직(61)은 메모리 컨트롤러(미도시)로부터 제공된 제어신호(CTRL)에 응답하여 메모리 장치(10) 내에서 이용되는 각종 내부 제어신호들을 생성할 수 있다. 예를 들어, 제어 로직(61)은 프로그램(program) 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드라인들(WL) 및 비트라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(62)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 복수의 블록들(BLK1~BLKz) 중 적어도 하나를 선택할 수 있다. 로우 디코더(62)는 어드레스(ADDR)에 응답하여 선택된 메모리 블록의 워드라인들 중 적어도 하나를 선택할 수 있다.
로우 디코더(62)는 선택된 메모리 블록의 워드라인에 메모리 동작 수행을 위한 전압을 전달할 수 있다. 예를 들어, 프로그램 동작 시 로우 디코더(62)는 선택 워드라인에 프로그램 전압과 검증 전압을, 비선택 워드 라인에는 패스 전압을 전달할 수 있다. 또한, 로우 디코더(62)는 어드레스(ADDR)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을 선택할 수 있다.
페이지 버퍼(63)는 비트라인들(BL)을 통해 메모리 셀 어레이(50)에 연결될 수 있다. 페이지 버퍼(63)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 시, 페이지 버퍼(63)는 기입 드라이버로 동작하여 메모리 셀 어레이(50)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시에 페이지 버퍼(63)는 감지 증폭기로 동작하여 메모리 셀 어레이(50)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따라 도 1의 메모리 장치(10)의 구조를 개략적으로 나타낸다. 도 1을 참조하여 전술한 바와 같이, 메모리 장치(10)는 메모리 셀 어레이(50) 및 주변회로(60)를 포함할 수 있고, 메모리 장치(10)의 그러한 구성요소들은 반도체 제조 공정을 통해 형성될 수 있다. 이하에서, 도 2는 도 1을 참조하여 설명될 것이다.
도 2를 참조하면, 메모리 장치(10)는 제1 반도체 층(20) 및 제2 반도체 층(30)을 포함할 수 있다. 제2 반도체 층(30)은 제1 반도체 층(20) 상에 제2 방향으로 적층될 수 있다. 본 개시의 예시적 실시 예에 따라, 도 1의 메모리 셀 어레이(50)는 제2 반도체 층(30)에 형성될 수 있고, 주변회로(60)는 제1 반도체 층(20)에 형성될 수 있다. 즉, 제1 반도체 층(20)은 하부기판을 포함할 수 있고, 하부기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴을 형성함으로써 제1 반도체 층(20)에 회로들, 예컨대 제어 로직(61), 로우 디코더(62) 및 페이지 버퍼(63)에 대응하는 회로들이 형성될 수 있다.
제1 반도체 층(20)에 회로들이 형성된 후, 메모리 셀 어레이(50)를 포함하는 제2 반도체 층(30)이 형성될 수 있다. 즉, 제2 반도체 층(30)은 상부기판을 포함할 수 있고, 상부기판의 지지를 통해 상부기판의 상부에 메모리 셀 어레이(50)가 형성될 수 있다.
예시적 실시 예에 있어서, 메모리 셀 어레이(50)를 지지하는 상부기판은 제1 상부기판, 제1 상부기판의 상부에 위치하는 제2 상부기판 및 제1 상부기판과 제2 상부기판 사이에 개재된 제1 층을 포함할 수 있다. 다시 말해서, 상부기판은 제1 상부기판 및 제1 상부기판에 이격되어 형성된 제2 상부기판으로 분리될 수 있고, 제1 상부기판과 제2 상부기판 사이에 적어도 하나의 층이 형성될 수 있다.
또한, 제2 반도체 층(30)에는 메모리 셀 어레이(50)(즉, 워드라인들(WL) 및 비트라인들(BL))와 제1 반도체 층(20)에 형성된 회로들(즉, 주변회로(60))을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다. 메모리 셀 어레이(50)가 형성된 제2 반도체 층(30)에서, 복수의 워드라인들(WL)은 적층방향(제2 방향)과 수직인 제1 방향으로 연장되고, 복수의 비트라인들(BL) 또한 적층방향(제2 방향)과 수직인 제3 방향으로 연장될 수 있다. 전술된 바와 같이, 메모리 셀 어레이(50)에 포함된 메모리 셀은 복수의 워드라인들(WL) 및 복수의 비트라인들(BL)에 의해서 엑세스될 수 있고, 복수의 워드라인들(WL) 및 복수의 비트라인들(BL)은 제1 반도체 층(20)에 형성된 주변회로(60)와 전기적으로 연결될 수 있다.
이에 따라, 메모리 장치(10)는 메모리 셀 어레이(50)와 주변회로(60)가 적층방향(즉, 제2 방향)으로 배치된 구조, 즉 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다. 메모리 셀 어레이(50)를 제외한 회로를 메모리 셀 어레이(50) 아래에 배치함으로써, COP 구조는 적층 방향과 수직한 면에서 차지하는 면적을 효과적으로 감소시킬 수 있고, 이에 따라 메모리 장치(10)에 집적되는 메모리 셀의 개수를 증가시킬 수 있다.
비록 도 2에는 도시되지 아니하였으나, 메모리 장치(10) 외부와의 전기적 연결을 위하여 복수의 패드들이 배치될 수 있다. 예를 들면, 메모리 장치(10) 외부의 장치로부터 수신되는 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL)를 위한 복수의 패드들이 배치될 수 있고, 데이터(DATA)를 입출력하기 위한 복수의 패드들이 배치될 수 있다. 패드들은 메모리 장치(10) 외부로부터 수신된 신호 또는 메모리 장치(10) 외부로 전송되는 신호를 처리하는 주변회로(60)와 수직방향(제2 방향) 또는 수평방향(제1 방향 또는 제3 방향)으로 인접하게 배치될 수 있다.
도 3은 본 개시의 예시적 실시 예에 따라 도 1의 메모리 블록들(BLK1~BLKz) 중 하나인 메모리 블록(BLK1)의 등가회로를 나타내는 회로도이다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리 일 수 있고, 도 1에 도시된 각 메모리 블록들(BLK1~BLKz)은 도 3과 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11~NS33), 복수의 워드라인들(WL1~WL7), 복수의 비트라인들(BL1~BL3), 복수의 그라운드 선택 라인들(GSL1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트라인에 공통으로 연결된 낸드 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들어, 제1 비트라인(BL1)에 공통으로 연결된 낸드 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트라인(BL2)에 공통으로 연결된 낸드 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트라인(BL3)에 공통으로 연결된 낸드 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 낸드 스트링들은 하나의 로우를 구성할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 대응하는 워드라인(WL1~WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결되고, 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL1~BL3)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
본 실시 예에서, 동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1~SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1~GSL3)도 서로 분리되어 있다. 예를 들어, 제1 워드라인(WL1)에 연결되어 있고, 제1 칼럼에 대응되는 낸드 스트링(NS11, NS12, NS13)에 포함된 메모리 셀들을 프로그램 하는 경우에는, 제1 워드라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1~GSL3)은 공통으로 연결될 수 있다.
도 4a는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 4b는 도 4a의 일부를 확대 도시한 단면도이다.
도 4a 및 4b를 참조하면, 메모리 장치(10)는 주변영역(PERI)을 포함하는 제1 반도체 층(20) 및 메모리 셀 영역(MCA)을 포함하는 제2 반도체 층(30)을 포함할 수 있다. 메모리 장치(10)는 제1 반도체 층(20) 상에 제2 반도체 층(30)이 적층된 구조를 가질 수 있다. 주변영역(PERI)의 적어도 일부와 메모리 셀 영역(MCA)의 적어도 일부는 상하 오버랩될 수 있으나 이에 한정되는 것은 아니다.
제1 반도체 층(20)은 하부기판(L_SUB), 하부기판(L_SUB) 상에 배치된 하나 이상의 주변 트랜지스터(22), 주변 트랜지스터(22)와 전기적으로 연결된 주변회로 배선들 및 주변 트랜지스터(22)와 주변회로 배선들을 덮는 하부 절연층(24)을 포함할 수 있다.
예를 들어, 하부기판(L_SUB)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판일 수 있고, 실리콘 웨이퍼로부터 제조될 수 있다. 주변영역(PERI)은 하부기판(L_SUB) 상의 일부 영역에 형성될 수 있다. 하나 이상의 주변 트랜지스터(22)가 주변영역(PERI)에 포함될 수 있다. 하나 이상의 주변 트랜지스터(22)는, 예를 들어 주변회로(도 1의 60)를 구성할 수 있다.
주변회로 배선들은, 예를 들어 하부기판(L_SUB) 상부에 순차 적층된 제1 주변 도전 라인(PM1), 제2 주변 도전 라인(PM2) 및 제3 주변 도전 라인(PM3)을 포함할 수 있다. 또한, 주변회로 배선들은, 주변 트랜지스터(22)를 제1 주변 도전 라인(PM1)에 전기적으로 연결하는 제1 주변 콘택(PMC1), 제1 주변 도전 라인(PM1)을 제2 주변 도전 라인(PM2)에 전기적으로 연결하는 제2 주변 콘택(PMC2) 및 제2 주변 도전 라인(PM2)을 제3 주변 도전 라인(PM3)에 전기적으로 연결하는 제3 주변 콘택(PMC3)을 더 포함할 수 있다.
또한, 주변회로 배선들은, 제3 주변 도전 라인(PM3) 중 적어도 하나와 제1 상부기판(42)을 전기적으로 연결하는 제4 주변 콘택(PMC4)을 더 포함할 수 있다. 예시적 실시 예에 있어서, 메모리 셀 영역(MCA)에 메모리 셀 어레이(50)에 대한 동작 신호가 인가되는 경우 제1 상부기판(42)은 제4 주변 콘택(PMC4)을 통해 전원 전압을 수신할 수 있다. 전원 전압은, 예를 들어 주변영역(PERI)에 포함된 주변회로(도 1의 60)에 공급되는 전원 전압일 수 있다. 또한, 제2 상부기판(42)은 그라운드 전압이 인가될 수 있다.
다른 예시적 실시 예에 있어서, 메모리 셀 영역(MCA)에 메모리 셀 어레이(50)에 대한 동작 신호가 인가되는 경우 제1 상부기판(42)은 제4 주변 콘택(PMC4)을 통해 그라운드 전압을 수신할 수 있다. 본 실시 예에서는 주변 도전 라인과 주변 콘택이 각각 세 가지 및 네 가지로 구분되는 것으로 설명되나, 본 개시의 기술적 사상은 이에 제한되지 않는다.
제2 반도체 층(30)은 상부기판(U_SUB), 상부기판(U_SUB) 상에 배치된 메모리 셀 어레이(50) 및 메모리 셀 어레이(50)와 상부기판(U_SUB)을 덮는 상부 절연층(34)을 포함할 수 있다. 또한 제2 반도체 층(30)은 메모리 셀 어레이(50)와 주변회로 배선들을 전기적으로 연결하는 상부 배선들을 더 포함할 수 있다.
상부기판(U_SUB)은 주변영역(PERI)과 메모리 셀 어레이(50) 사이에 위치할 수 있다. 상부기판(U_SUB)은 메모리 셀 어레이(50)를 지지하는 지지층일 수 있다. 상부기판(U_SUB)은, 예를 들어 베이스 기판으로 명명될 수도 있다.
상부기판(U_SUB)은 복수의 층으로 구분될 수 있다. 예시적 실시 예에 있어서, 상부기판(U_SUB)은 제1 상부기판(42), 제1 상부기판(42)상에 적층된 제1 층(44) 및 제1 층(44)상에 적층된 제2 상부기판(46)을 포함할 수 있다. 즉, 상부기판(U_SUB)은 서로 이격된 제1 및 제2 상부기판(42, 46)과 제1 및 제2 상부기판(42, 46) 사이에 개재된 제1 층(44)을 포함할 수 있다.
예컨대, 제1 상부기판(42)은 제1 도전형(예: p형)으로 도핑된 폴리실리콘막일 수 있다. 또한, 제2 상부기판(46)은 제1 상부기판(42)과 동일한 도전형으로 도핑된 폴리실리콘막일 수 있다.
제1 및 제2 상부기판(42, 46)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 제1 및 제2 상부기판(42, 46)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
제1 층(44)은 제1 및 제2 상부기판(42, 46) 사이에 개재될 수 있다. 제1 층(44)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다.
예시적 실시 예에 있어서, 제1 층(44)은 제1 및 제2 상부기판(42, 46) 사이에 개재되어 유전층을 형성할 수 있다. 이 경우, 제1 및 제2 상부기판(42, 46)과 제1 층(44)은 커패시터를 구성할 수 있다. 다시 말해서, 제1 상부기판(42)은 커패시터의 하부전극, 제1 층(44)은 커패시터의 유전층, 그리고 제2 상부기판(46)은 커패시터의 상부전극을 구성할 수 있다.
제2 상부기판(46)에는 웰 영역(48)이 형성될 수 있다. 웰 영역(48)은 제2 상부기판(46)에 제2 도전형(예: n형) 불순물이 도핑된, 예컨대 n형 웰일 수 있다. 그러나 이에 제한되는 것은 아니며, 웰 영역(48)은 제1 도전형 불순물이 도핑된 p형 웰일 수도 있다. 또한, 웰 영역(48)은 제1 도전형 웰과 제2 도전형 웰이 오버랩되어 구현될 수도 있다.
본 실시 예에서 메모리 셀 영역(MCA)은 웰 영역(48) 상의 영역으로 정의될 수 있다. 메모리 셀 영역(MCA)은 수직 적층형 메모리 셀들을 포함하는 메모리 셀 어레이(50)가 배치되는 영역일 수 있다. 즉, 웰 영역(48) 상에 복수의 채널층 및 게이트 도전층들(GS)이 형성되어 메모리 셀 어레이(50)를 구성할 수 있다.
메모리 셀 어레이(50)는 웰 영역(48) 상에 적층된 게이트 도전층들(GS)을 포함할 수 있다. 게이트 도전층들(GS)은 그라운드 선택 라인(GSL), 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 웰 영역(48) 상에 그라운드 선택 라인(GSL), 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)이 순차적으로 형성될 수 있으며, 게이트 도전층들(GS) 각각의 하부 또는 상부에는 절연층(52)이 배치될 수 있다. 게이트 도전층들(GS)은 웰 영역(48)으로부터 거리가 길어질수록 면적이 감소될 수 있다.
본 실시 예에서는 4개의 워드라인들이 형성된 것으로 간략하게 도시하였으나, 이와는 달리 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 다양한 개수의 워드라인들이 상부기판(U_SUB)에 수직방향으로 적층되고, 인접한 워드라인들 사이에 각각 절연층(52)들이 개재된 구조물이 형성될 수 있다. 또한, 그라운드 선택 라인(GSL) 및 스트링 선택 라인(GSL) 역시 각각 두 개 이상이 수직 방향으로 적층된 구조로 형성될 수 있다.
한편, 게이트 도전층들(GS)은 워드 라인 컷 영역(WLC)에 의하여 분리될 수 있다. 워드 라인 컷 영역(WLC)에는 웰 영역(48)의 주면으로부터 수직방향으로 연장되는 공통 소스 플러그(54)가 형성될 수 있다. 공통 소스 플러그(54)는 웰 영역(48)과 전기적으로 연결될 수 있다. 예를 들어, 공통 소스 플러그(54)는 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)로부터 선택되는 적어도 하나의 금속 물질을 포함할 수 있다.
공통 소스 플러그(54) 양 측벽에 절연 물질을 포함하는 스페이서(56)가 형성되어, 공통 소스 플러그(54)와 게이트 도전층들(GS)의 전기적 연결을 방지할 수 있다. 예를 들어, 스페이서(56)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 이루어질 수 있다.
채널층(57)은 게이트 도전층들(GS) 및 절연층(52)들을 관통하여 웰 영역(48)의 상면에 수직한 방향으로 연장될 수 있고, 채널층(57)의 바닥면이 웰 영역(48)의 상면에 접촉될 수 있다. 채널층(57)은 워드 라인 컷 영역(WLC) 사이에서 소정의 간격으로 이격되어 배열될 수 있다.
예를 들어, 채널층(57)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 폴리실리콘을 포함할 수도 있다. 채널층(57)은 수직 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있고, 채널층(57)의 내측벽 상에 매립 절연막(58)이 채워질 수 있다. 매립 절연막(58)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 다른 예로서, 채널층(57)은 필라 형상으로 형성될 수 있고, 이 경우 매립 절연막(58)은 형성되지 않을 수 있다.
예를 들어, 그라운드 선택 라인(GSL)과 그라운드 선택 라인(GSL)에 인접한 채널층(57) 부분은 그라운드 선택 트랜지스터(도 3의 GST)를 구성할 수 있다. 또한, 워드라인들(WL1~WL4)과 워드라인들(WL1~WL4)에 인접한 채널층(57) 부분은 메모리 셀 트랜지스터들(도 3의 MC1~MC8)을 구성할 수 있다. 또한, 스트링 선택 라인(SSL)과 스트링 선택 라인(SSL)에 인접한 채널층(57) 부분은 스트링 선택 트랜지스터(도 3의 SST)를 구성할 수 있다.
채널층(57) 및 매립 절연막(58) 상에 드레인 영역(DR)이 형성될 수 있다. 예를 들어, 드레인 영역(DR)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 드레인 영역(DR)은, 채널 패드로 명명될 수도 있다. 드레인 영역(DR)은 제2 콘택(UMC2), 제1 도전 라인(UM1) 및 제3 콘택(UMC3)을 통해 비트라인(BL)과 전기적으로 연결될 수 있다.
드레인 영역(DR)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR)의 상면과 동일한 레벨 상에 형성될 수 있다. 식각 정지막(53)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
상부 배선들은, 예를 들어 메모리 셀 어레이(50)의 상부방향으로 순차 적층된 제1 도전 라인(UM1) 및 제2 도전 라인(UM2)을 포함할 수 있다. 제2 도전 라인(UM2)은 비트라인(BL)을 포함할 수 있다. 또한, 상부 배선들은, 제3 주변 도전 라인(PM3)과 제1 도전 라인(UM1)을 전기적으로 연결하는 제1 콘택(UMC1), 메모리 셀 어레이(50)와 제1 도전 라인(UM1)을 전기적으로 연결하는 제2 콘택(UMC2) 및 제1 도전 라인(UM1)과 제2 도전 라인(UM2)을 전기적으로 연결하는 제3 콘택(UMC3)을 더 포함할 수 있다. 본 실시 예에서는 도전 라인과 콘택이 각각 두 가지 및 세 가지로 구분되는 것으로 설명되나, 본 개시의 기술적 사상은 이에 제한되지 않는다.
예컨대, 메모리 셀 어레이(50)에 동작 신호가 인가되는 경우, 제1 상부기판(42)으로 전원 전압이 인가될 수 있다. 전원 전압은, 예를 들어 주변영역(PERI)에 포함된 주변회로(도 1의 60)에 공급되는 전원 전압일 수 있다. 제1 상부기판(42)은, 예를 들어 제4 주변 콘택(PM4)을 통해 전원 전압을 수신할 수 있다. 또한, 제2 상부기판(46)에는 그라운드 전압이 인가될 수 있다. 도시되지는 않았으나, 제2 상부기판(46)은 제2 상부기판(46)의 상면에 연결된 콘택을 통하여 그라운드 전압을 수신할 수 있다.
제1 층(44)이 유전층을 형성하는 경우, 제1 및 제2 상부기판(42, 46)과 제1 층(44)은 전원 전압에 연결된 커패시터로서, 전원 전압에 포함된 잡음(noise) 및/또는 리플 전압(ripple voltage)을 억제할 수 있고, 순간 전류에 의한 전압변동을 감쇠할 수 있다. 다시 말해서, 상부기판(U_SUB)은 메모리 셀 어레이(50)에 대한 지지층의 기능에 더해, 파워-커패시터(power-capacitor)의 기능을 수행할 수 있고, 이에 따라 메모리 장치(10)의 집적도가 향상될 수 있다.
도 5a는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 5b는 도 5a의 일부를 확대 도시한 단면도이다. 도 5a에 도시된 구성 중, 도 4a와 비교하여 중복되는 설명은 피하기로 한다.
도 5a 및 5b를 참조하면, 상부기판(U_SUB)은 제1 상부기판(42a), 제1 층(44a) 및 제2 상부기판(46a)을 포함하고, 제1 상부기판(42a)은 절연막들(IL)을 포함할 수 있다. 절연막들(IL)은, 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
예시적 실시 예에 있어서, 제1 상부기판(42a)은 절연막들(IL)에 기반하여 복수의 구간으로 구분될 수 있다. 절연막들(IL)에 기반하여 구분된 복수의 구간은, 예를 들어 제1 내지 제3 구간(42a_1~42a_3)을 포함할 수 있다.
예시적 실시 예에 있어서, 제1 내지 제3 구간(42a_1~42a_3)에는 각각 서로 다른 종류의 전원 전압이 인가될 수 있다. 다른 종류의 전원 전압은, 예를 들어 다른 레벨을 갖는 전원 전압을 의미할 수 있다. 각각의 전원 전압은, 예를 들어 주변영역(PERI)에 포함된 주변회로(도 1의 60)에 공급되는 전원 전압일 수 있다.
예컨대, 메모리 셀 어레이(50a)가 서로 다른 제1 내지 제3 동작을 수행하는 경우, 제1 동작 시 제1 구간(42a_1)으로 제1 레벨의 전원 전압이 인가될 수 있다. 또한, 제2 동작 시 제2 구간(42a_2)으로 제2 레벨의 전원 전압이 인가될 수 있고, 제3 동작 시 제3 구간(42a_3)으로 제3 레벨의 전원 전압이 인가될 수 있다. 예를 들어, 제1 내지 제3 구간(42a_1~42a_3)은 서로 다른 제4 콘택(PMC4)을 통해 각각 서로 다른 종류의 전원 전압을 수신할 수 있다. 본 실시 예에서는 설명의 편의를 위해 제1 내지 제3 구간(42a_1~42a_3) 등 세 구간에 대해서만 설명하였으나, 이에 한정되는 것은 아니다.
도 6a는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 6b는 도 6a의 일부를 확대 도시한 단면도이다. 도 6a에 도시된 구성 중, 도 4a와 비교하여 중복되는 설명은 피하기로 한다.
도 6a 및 6b를 참조하면, 상부기판(U_SUB)은 제1 내지 제3 상부기판(42b, 46b, 47b), 제1 층(44b) 및 제2 층(45b)을 포함할 수 있다. 예시적 실시 예에 있어서, 제1 상부기판(42b)상에 제1 층(44b)이, 제1 층(44b)상에 제2 상부기판(46b)이, 제2 상부기판(46b)상에 제2 층(45b)이, 제2 층(45b)상에 제3 상부기판(47b)이 각각 적층될 수 있다. 다시 말해서, 제1 상부기판(42b)과 제3 상부기판(47b) 사이에 복수의 층(44b, 45b) 및 제2 상부기판(46b)이 개재될 수 있다. 본 실시 예에 있어서, 웰 영역(48b)은 제3 상부기판(47b)에 형성될 수 있다.
예를 들어, 제1 내지 제3 상부기판(42b, 46b, 47b)은 서로 동일한 도전형으로 도핑된 폴리실리콘막 일 수 있다. 제1 층(44b)은 제1 상부기판(42b) 및 제2 상부기판(46b) 사이에 개재되어 유전층을 형성할 수 있다. 또한, 제2 층(45b)은 제2 상부기판(46b) 및 제3 상부기판(47b) 사이에 개재되어 유전층을 형성할 수 있다. 이에 따라, 제1 상부기판(42b), 제1 층(44b) 및 제2 상부기판(46b)은 커패시터를 구성할 수 있다. 다시 말해서, 제1 상부기판(42b)은 커패시터의 하부전극, 제1 층(44b)은 커패시터의 유전층, 그리고 제2 상부기판(46b)은 커패시터의 상부전극을 구성할 수 있다.
또한, 제2 상부기판(46b), 제2 층(45b) 및 제3 상부기판(47b)은 커패시터를 구성할 수 있다. 다시 말해서, 제2 상부기판(46b)은 커패시터의 하부전극, 제2 층(45b)은 커패시터의 유전층, 그리고 제3 상부기판(47b)은 커패시터의 상부전극을 구성할 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 7에 도시된 구성 중, 도 4a와 비교하여 중복되는 설명은 피하기로 한다.
도 7을 참조하면, 상부기판(U_SUB)은 제1 상부기판(42c), 제1 상부기판(42c) 상에 적층된 제1 층(44c) 및 제1 층(44c)상에 적층된 제2 상부기판(46c)을 포함할 수 있다. 즉, 상부기판(U_SUB)은 서로 이격된 제1 및 제2 상부기판(42c, 46c)과 제1 및 제2 상부기판(42c, 46c) 사이에 개재된 제1 층(44c)을 포함할 수 있다.
예시적 실시 예에 있어서, 제1 및 제2 상부기판(42c, 46c)은 제1 도전형(예: p형)으로 도핑된 폴리실리콘 막일 수 있고, 제1 층(44c)은 제2 도전형(예: n형)으로 도핑된 폴리실리콘 막일 수 있다. 다른 예로서, 제1 및 제2 상부기판(42c, 46c)은 제2 도전형(예: n형)으로, 제1 층(44c)은 제1 도전형(예: p형)으로 각각 도핑된 폴리실리콘 막일 수 있다.
제1 층(44c)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제1 층(44c)은, 예를 들어 제2 도전형(예: n형) 불순물이 도핑된 폴리 실리콘을 사용하여 화학기상증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 등을 사용하여 형성할 수 있다. 제1 층(44c)을 형성하는 공정에서 제2 도전형의 불순물이 인시츄 도핑될 수 있고, 이와는 달리 제1 층(44c)을 형성한 이후에 제2 도전형의 불순물이 이온 주입 공정에 의해 도핑될 수 있다.
제2 상부기판(46c)에는 공통 소스 영역(49c)이 형성될 수 있다. 예를 들어, 공통 소스 영역(49c)은 제2 도전형(예: n형) 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 공통 소스 영역(49c)은 공통 소스 플러그(54c)에 전기적으로 연결될 수 있다. 제2 상부기판(46c)과 공통 소스 영역(49c)은 p-n 접합 다이오드를 형성할 수 있다. 공통 소스 영역(49c)은 메모리 셀 어레이(50c)에 포함된 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
본 실시 예에서 메모리 셀 영역(MCA)은 제2 상부기판(46c) 상에 수직 적층형 메모리 셀들을 포함하는 메모리 셀 어레이(50c)가 배치되는 영역일 수 있다. 또한, 본 실시 예에서 상부 배선들 중 제1 콘택(UMC1)은, 제1 도전 라인(UM1)과 제3 주변 도전 라인(PM3), 제1 도전 라인(UM1)과 제1 층(44c), 또는 제1 도전 라인(UM1)과 제2 상부기판(46c)을 각각 전기적으로 연결할 수 있다.
예시적 실시 예에 있어서, 메모리 셀 어레이(50c)에 동작 신호가 인가되는 경우, 제1 상부기판(42c)으로 그라운드 전압이 인가될 수 있고, 제1 층(44c)으로 그라운드 전압보다 높거나 같은 레벨을 갖는 제1 전압이 인가될 수 있다. 또한, 제2 상부기판(46c)에는 다양한 레벨을 갖는 각종 동작 신호가 인가될 수 있다. 예시적 실시 예에 있어서, 제1 전압은 제2 상부기판(46c)에 인가되는 동작 신호와 동일한 레벨을 가질 수 있다.
제1 상부기판(42c)은 제4 주변 콘택(PMC4)을 통해 그라운드 전압을 수신할 수 있다. 또한, 제1 층(44c)은 제1 층(44c)의 상면에 연결된 제1 콘택(UMC1)을 통해 제1 전압을 수신할 수 있다. 또한, 제2 상부기판(46c)은 제2 상부기판(46c)의 상면에 연결된 제1 콘택(UMC1)을 통해 다양한 레벨을 갖는 각종 동작 신호를 수신할 수 있다.
예를 들어, 제1 층(44c) 및 제2 상부기판(46c) 각각의 상면에 연결된 제1 콘택(UMC1)을 통해 제1 층(44c) 및 제2 상부기판(46c)에 소거 전압(erase voltage)을 인가하고, 게이트 도전층들(GS)에 그라운드 전압 혹은 이에 가까운 전압을 인가하여, 메모리 셀 어레이(50c)에 포함된 블록 단위로 소거 동작을 구현할 수 있다. 이 경우, 제1 상부기판(42c)은 제4 주변 콘택(PMC4)을 통해 그라운드 전압을 수신할 수 있다.
예시적 실시 예에 있어서, 제2 상부기판(46c)에 동작 신호가 인가되는 경우에 제1 상부기판(42c)은 접지 상태일 수 있고, 제1 상부기판(42c)과 제1 층(44c)은 역방향 바이어스(reverse bias)가 걸린 p-n 접합 다이오드를 형성할 수 있다. 이에 따라 제1 상부기판(42c) 및 제1 층(44c)은, 제2 상부기판(46c)에서 제3 주변 도전 라인(PM3) 등으로 발생하는 크로스 토크와 같은 전기적 간섭 현상을 차단할 수 있다. 결과적으로, 불필요한 커플링에 의해 전기적 특성이 나빠지는 현상을 개선하여 메모리 장치의 전기적 안정성을 개선할 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 8에 도시된 구성 중, 도 4a 및 도 7과 비교하여 중복되는 설명은 피하기로 한다.
도 8을 참조하면, 상부기판(U_SUB)은 제1 상부기판(42d), 제1 상부기판(42d)상에 적층된 제1 층(44d) 및 제1 층(44d)상에 적층된 제2 상부기판(46d)을 포함할 수 있다. 예시적 실시 예에 있어서, 제1 및 제2 상부기판(42d, 46d)은 제1 도전형(예: p형)으로 도핑된 폴리실리콘 막일 수 있고, 제1 층(44d)은 제2 도전형(예: n형)으로 도핑된 폴리실리콘 막일 수 있다.
제2 상부기판(46c)에는 제1 웰 영역(48d_1) 및 제2 웰 영역(48d_2)이 형성될 수 있다. 예시적 실시 예에 있어서, 제1 웰 영역(48d_1)은 제2 도전형(예: n형)으로 도핑하여 형성되고, 제2 웰 영역(48d_2)은 제1 도전형(예: p형)으로 도핑하여 형성될 수 있다. 제1 웰 영역(48d_1)은 제2 웰 영역(48d_2)을 감싸는 형태의 웰 구조를 가질 수 있다. 예를 들어, 제1 웰 영역(48d_1)은 포켓 웰로, 제2 웰 영역(48d_2)은 포켓 웰을 감싸는 딥 웰로 각각 명명될 수도 있다. 본 실시 예에서, 메모리 셀 영역(MCA)은 제2 웰 영역(48d_2) 상의 영역으로 정의될 수 있다.
제1 웰 영역(48d_1)은 제2 상부기판(46c)으로부터 제2 웰 영역(48d_2)을 전기적 및 공간적으로 이격시킬 수 있다. 예를 들어, 제2 웰 영역(48d_2)으로 동작 신호가 인가되는 경우, 제2 상부기판(46d)으로 그라운드 전압이 인가될 수 있고, 제1 웰 영역(48d_1)으로 그라운드 전압보다 높거나 같은 레벨을 갖는 제1 전압이 인가될 수 있다. 예시적 실시 예에 있어서, 제1 전압은 제2 웰 영역(48d_2)에 인가되는 동작 신호와 동일한 레벨을 가질 수 있다.
예를 들어, 제1 웰 영역(48d_1)은 제1 웰 영역(48d_1)의 상면에 연결된 제1 콘택(UMC1)을 통해 제1 전압을 수신할 수 있다. 또한, 제2 웰 영역(48d_2)은 제2 웰 영역(48d_2)의 상면에 연결된 제1 콘택(UMC1)을 통해 동작 신호를 수신할 수 있다. 도시되지는 않았으나, 제1 웰 영역(48d_1) 및 제2 웰 영역(48d_2)은 각각 제1 콘택(UMC1)과의 전기적 연결을 위한 접합 영역이 형성될 수 있다. 예를 들어, 접합 영역은 각 웰 영역보다 높은 도핑농도를 가질 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 9에 도시된 구성 중, 도 4a 및 6a와 비교하여 중복되는 설명은 피하기로 한다.
도 9를 참조하면, 상부기판(U_SUB)은 제1 내지 제3 상부기판(42e, 46e, 47e), 제1 층(44e) 및 제2 층(45e)을 포함할 수 있다. 예시적 실시 예에 있어서, 제1 상부기판(42e)상에 제1 층(44e)이, 제1 층(44e)상에 제2 상부기판(46e)이, 제2 상부기판(46e)상에 제2 층(45e)이, 제2 층(45e)상에 제3 상부기판(47e)이 각각 적층될 수 있다. 본 실시 예에서 메모리 셀 영역(MCA)은 제2 상부기판(46c) 상에 수직 적층형 메모리 셀들을 포함하는 메모리 셀 어레이(50c)가 배치되는 영역일 수 있다.
예시적 실시 예에 있어서, 제1 내지 제3 상부기판(42e, 46e, 47e)은 제1 도전형(예: p형)으로 도핑된 폴리실리콘 막일 수 있고, 제1 층(44e)은 제1 상부기판(42e) 및 제2 상부기판(46e) 사이에 개재되어 유전층을 형성할 수 있다. 또한, 제2 층(45e)은 제2 도전형(예: n형)으로 도핑된 폴리실리콘 막일 수 있다.
이에 따라, 제1 상부기판(42e), 제1 층(44e) 및 제2 상부기판(46e)은 커패시터를 구성할 수 있다. 다시 말해서, 제1 상부기판(42e)은 커패시터의 하부전극, 제1 층(44e)은 커패시터의 유전층, 그리고 제2 상부기판(46e)은 커패시터의 상부전극을 구성할 수 있다.
예시적 실시 예에 있어서, 제1 상부기판(42e)에는 제4 주변 콘택(PMC4)을 통해 각종 전원전압이 인가될 수 있다. 또한, 제2 상부기판(46e)에는 제2 상부기판(46e)의 상면에 연결된 제1 콘택(UMC1)을 통해 그라운드 전압이 인가될 수 있다. 또한, 제2 층(45e)에는 제2층(45e)의 상면에 연결된 제1 콘택(UMC1)을 통해 그라운드 전압보다 높거나 같은 레벨을 갖는 제1 전압이 인가될 수 있다. 또한, 제3 상부기판(47e)에는 제3 상부기판(47e)의 상면에 연결된 제1 콘택(UMC1)을 통해 다양한 레벨을 갖는 각종 동작 신호가 인가될 수 있다. 예시적 실시 예에 있어서, 제1 전압은 제3 상부기판(47e)에 인가되는 각종 동작 신호와 동일한 레벨을 가질 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 도 10에 도시된 구성 중, 도 4a와 비교하여 중복되는 설명은 피하기로 한다.
도 10을 참조하면, 메모리 셀 어레이(50f)는 웰 영역(48f) 상에 적층된 게이트 도전층들(GS)을 포함할 수 있다. 게이트 도전층들(GS)은 백-게이트(BG), 제1 내지 제8 워드라인들(WL1~WL8), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 포함할 수 있다.
또한, 메모리 셀 어레이(50f)는 게이트 도전층들(GS)을 "U"자 형태로 관통하는 채널층(57f) 및 매립 절연막(58f)을 더 포함할 수 있다. "U"자 형태의 채널층(57f)과 매립 절연막(58f)의 일 단은 드레인 영역(DR), 제2 콘택(UMC2), 제1 도전 라인(UM1) 및 제3 콘택(UMC3)을 통해 비트라인(BL)과 전기적으로 연결될 수 있고, 다른 일 단은 드레인 영역(DR), 제2 콘택(UMC2)을 통해 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
구체적으로, 웰 영역(48f) 상에 백-게이트(BG)가 적층될 수 있다. 백-게이트(BG)와 웰 영역(48f) 사이에는 절연층(52f)이 개재될 수 있다. 공통 소스 라인(CSL)과 연결된 드레인 영역(DR) 및 백-게이트(BG) 사이에는 제5 내지 제8 워드라인들(WL5~WL8)과 그라운드 선택 라인(GSL)이 순차적으로 적층될 수 있다. 또한, 비트라인(BL)과 연결된 드레인 영역(DR)과 백-게이트(BG) 사이에는 제1 내지 제4 워드라인들(WL1~WL4)과 스트링 선택 라인(SSL)이 순차적으로 적층될 수 있다. 예를 들어, 하나의 "U"자 형태의 채널층(57f)과 이를 따라 "U"자 형태로 배열된 게이트 도전층들(GS)은 하나의 메모리 셀 스트링을 구성할 수 있다.
도 11a 내지 도 11i는 본 개시의 예시적 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 실시 예에 따른 제조 방법은, 예를 들어 도 4a를 참조로 설명한 메모리 장치(10)의 제조 방법일 수 있다.
도 11a를 참조하면, 하부기판(L_SUB) 상의 일부 영역에 주변영역(PERI)을 형성할 수 있다. 주변영역(PERI)에는, 예를 들어 하나 이상의 주변 트랜지스터(22)가 형성될 수 있다. 도시되지는 않았으나, 하부기판(L_SUB)에는 복수의 이온 주입 공정을 통해 주변 회로용 p형 웰 및/또는 주변 회로용 n형 웰이 형성될 수 있다. 예컨대, 주변 회로용 p형 웰은 NMOS 트랜지스터 형성 영역이고, 주변 회로용 n형 웰은 PMOS 트랜지스터 형성 영역일 수 있다.
주변 트랜지스터(22)를 형성한 다음, 제1 내지 제4 주변 콘택(PMC1~PMC4) 및 제1 내지 제3 주변 도전 라인(PM1~PM3)을 포함하는 주변회로 배선들을 형성하고, 주변회로 배선들을 상호 절연시킬 수 있는 하부 절연층(24)을 형성할 수 있다. 예시적 실시 예에 있어서, 하부 절연층(24)은 복수의 층간 절연막을 포함할 수 있고, 하나의 층 이상의 식각 정지막을 더 포함할 수도 있다. 도 11a를 참조하여 설명된 공정 단계에 따라, 제1 반도체 층(20)이 형성될 수 있다.
도 11b를 참조하면, 제1 반도체 층(20) 상에 제1 상부기판(42)을 형성할 수 있다. 제1 상부기판(42)은, 예를 들어 제1 도전형(예: p형) 불순물이 도핑된 폴리실리콘을 사용하여 화학기상증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 등을 사용하여 형성할 수 있다. 제1 상부기판(42)을 형성하는 공정에서 제1 도전형의 불순물이 인시츄 도핑될 수 있고, 이와는 달리 제1 상부기판(42)을 형성한 이후에 제1 도전형의 불순물이 이온 주입 공정에 의해 도핑될 수 있다.
도 11c를 참조하면, 제1 상부기판(42)상에 제1 층(44)을 형성할 수 있다. 제1 층(44)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다. 다른 예시적 실시 예에서, 제1 층(44)은 제2 도전형(예: n 형) 불순물이 도핑된 폴리실리콘 막일 수 있다.
도 11d를 참조하면, 제1 층(44)상에 제2 상부기판(46)을 형성할 수 있다. 제2 상부기판(46)은, 예를 들어 제1 도전형 불순물이 도핑된 폴리 실리콘 막일 수 있다. 제2 상부기판(46)은 제1 상부기판(42)과 동일한 공정에 의해 형성할 수 있다.
도 11e를 참조하면, 제2 상부기판(46)상에 메모리 셀 영역(MCA)을 형성할 수 있다. 제2 상부기판(46)상의 일부 영역에 웰 영역(48)을 형성함으로써, 메모리 셀 영역(MCA)을 형성할 수 있다. 예를 들어, 웰 영역(48)은 제2 상부기판(46) 상의 일부 영역에 제2 도전형을 갖는 불순물을 도핑함으로써 생성될 수 있다. 불순물은 이온 주입 공정에 의해 도핑될 수 있다.
도 11f를 참조하면, 제2 상부기판(46) 상에 절연층(52)들 및 제1 내지 제6 예비 게이트층들(71~76)을 교대로 적층한 예비 게이트 적층 구조물(70)을 형성할 수 있다. 예를 들어, 절연층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 사용하여 소정의 높이로 형성될 수 있다.
또한, 제1 내지 제6 예비 게이트층들(71~76)은 실리콘 질화물, 실리콘 카바이드, 폴리실리콘을 사용하여 소정의 높이로 형성될 수 있다. 제1 내지 제6 예비 게이트층들(71~76)은 각각 후속 공정에서 그라운드 선택 라인(도 4a의 GSL), 복수의 워드라인들(도 4a의 WL1~WL4) 및 스트링 선택 라인(도 4a의 SSL)을 형성하기 위한 예비막이거나 희생층들일 수 있다. 예비 게이트층들의 개수는 그라운드 선택 라인, 워드라인들 및 스트링 선택 라인의 개수에 따라 적절히 선택될 수 있다.
도 11g를 참조하면, 예비 게이트 적층 구조물(70)을 관통하며 웰 영역(48) 상에서 제2 상부기판(46)의 주면에 수직한 방향으로 연장되는 채널층(57) 및 매립 절연막(58)을 형성할 수 있다. 예를 들어, 채널층(57)은 예비 게이트 적층 구조물(70)을 관통하는 채널홀에, 불순물이 도핑된 폴리실리콘을 사용하여 화학기상증착 공정, 원자층 증착 공정, 또는 물리 기상 증착 공정 등을 사용하여 형성할 수 있으나, 이와는 달리 불순물이 도핑되지 않은 폴리실리콘을 사용하여 형성될 수도 있다. 매립 절연막(58)은 채널층(57)이 형성된 채널홀에, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 화학기상증착 공정, 원자층 증착 공정, 또는 물리 기상 증착 공정 등을 사용하여 형성할 수 있다.
이후, 예비 게이트 적층 구조물(70) 상에 채널층(57) 및 매립 절연막(58)의 상면들을 커버하는 식각 정지막(53)을 형성할 수 있다. 식각 정지막(53)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등을 사용하여 형성할 수 있다.
식각 정지막(53)에 채널층(57) 및 매립 절연막(58)의 상면을 노출하는 드레인 홀을 형성한 후, 드레인 홀을 채우는 도전층(미도시)을 형성하고, 도전층의 상부를 평탄화하여 드레인 영역(DR)을 형성할 수 있다. 예를 들어, 드레인 영역(DR)의 상면은 식각 정지막(53)의 상면과 동일한 레벨 상에 형성될 수 있다.
도 11h를 참조하면, 복수의 절연층(52) 및 예비 게이트 적층 구조물(70)을 관통하며 웰 영역(48)을 노출시키는 워드 라인 컷 영역(WLC)을 형성할 수 있다. 워드 라인 컷 영역(WLC)을 통해 제1 내지 제6 예비 게이트층들(71~76)을 복수의 게이트 도전층들(GS), 예컨대 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)으로 치환할 수 있다.
제1 내지 제6 예비 게이트층들(71~76)을 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)으로 치환하기 위한 일부 실시예들에서, 제1 내지 제6 예비 게이트층들(71~76)이 폴리실리콘으로 이루어지는 경우, 제1 내지 제6 예비 게이트층들(71~76)에 대하여 실리사이드화 공정을 수행할 수 있다. 이 경우, 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)은 각각 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다른 일부 실시 예들에서, 워드 라인 컷 영역(WLC)을 통해 노출되는 제1 내지 제6 예비 게이트층들(71~76)을 선택적으로 제거한 후, 절연층(52)들 각각의 사이에 마련되는 빈 공간에 도전 물질을 매립하여 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)을 형성할 수 있다. 이 경우, 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)은 텅스텐, 탄탈륨, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있다.
도 11i를 참조하면, 복수의 워드 라인 컷 영역(WLC) 내에 각각 공통 소스 플러그(54) 및 스페이서(56)를 형성할 수 있다. 스페이서(56)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 이루어질 수 있다. 공통 소스 플러그(54)는 도전성 물질로 이루어질 수 있다. 예를 들어, 공통 소스 플러그(54)는 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)로부터 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 일부 실시 예들에서, 공통 소스 플러그(54)와 웰 영역(48) 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드층이 개재될 수도 있다. 예를 들면, 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다.
이후, 마스크(미도시)를 이용한 복수의 패터닝 공정들을 사용하여 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)을 패터닝 할 수 있다. 절연층(52)들은 각각 인접한 게이트 도전층(GS)과 서로 정렬되게 패터닝될 수 있다. 이에 따라, 메모리 셀 어레이(50)가 형성될 수 있다.
이후, 제1 내지 제3 콘택(UMC1~UMC3), 제1 및 제2 도전 라인(UM1, UM2)을 포함하는 상부 배선들 및 상부 절연층(34)을 형성할 수 있다. 제2 도전 라인(UM2)은 비트라인(BL)을 포함할 수 있다. 상부 절연층(34)은 상부 배선들, 메모리 셀 어레이(50) 및 상부기판(U_SUB)을 덮을 수 있다. 도 11b 내지 도 11i에서 설명된 공정에 따라, 제2 반도체 층(30)이 형성될 수 있다.
도 12는 본 개시의 예시적 실시 예들에 따른 메모리 장치를 포함하는 SSD(solid state drive) 시스템(1000)을 나타내는 블록도이다.
도 12를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해서 호스트(1100)와 신호를 송수신할 수 있고, 전원 커넥터를 통해서 전원을 공급받을 수 있다.
SSD(3200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 복수의 메모리 장치들(1230, 1240, 1250) 각각은 수직 적층형 NAND 플래시 메모리 장치일 수 있고, 도 1 내지 도 11을 참조하여 전술된 실시 예들에 따라 구현될 수 있다. 이에 따라, 메모리 장치들(1230, 1240, 1250) 각각은 전기적 안정성이 개선됨과 동시에, 높은 집적도를 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 하부기판 상에 배치된 하나 이상의 주변 트랜지스터를 포함하는 주변 영역을 포함하는 제1 반도체 층; 및
    상기 주변 영역 상에 위치하고, 상기 제1 반도체 층 상에 적층된 제1 상부기판, 상기 제1 상부기판 상에 적층된 제1 층 및 상기 제1 층 상에 적층된 제2 상부기판을 포함하는 상부기판 및 상기 상부기판 상에 위치한 메모리 셀 어레이를 포함하는 제2 반도체 층을 포함하는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 층은 유전층이고,
    상기 제1 상부기판, 상기 제2 상부기판 및 상기 제1 층은 커패시터를 구성하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 상부기판과 전기적으로 연결되어, 상기 메모리 셀 어레이에 동작 신호가 인가되는 경우 상기 제1 상부기판에 전압을 전달하는 콘택을 더 포함하는 불휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 콘택은 상기 제1 상부기판의 하면에 전기적으로 연결되는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 상부기판은 하나 이상의 절연막을 포함하고,
    상기 제1 상부기판은 상기 하나 이상의 절연막에 기반하여 구분되는 제1 구간 및 제2 구간을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 구간과 전기적으로 연결되어, 상기 메모리 셀 어레이에 상기 메모리 셀 어레이의 제1 동작을 위한 동작 신호가 인가되는 경우 상기 제1 구간에 제1 레벨의 전압을 전달하는 제1 콘택; 및
    상기 제2 구간과 전기적으로 연결되어, 상기 메모리 셀 어레이에 상기 메모리 셀 어레이의 제2 동작을 위한 동작 신호가 인가되는 경우 상기 제2 구간에 상기 제1 레벨과 다른 제2 레벨의 전압을 전달하는 제2 콘택을 더 포함하는 불휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 상부기판 및 상기 제2 상부기판은 제1 도전형으로 도핑되고,
    상기 제1 층은 상기 제1 도전형과 반대되는 제2 도전형으로 도핑된 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 제2 상부기판에 상기 메모리 셀 어레이의 동작을 위한 동작 신호가 인가되는 경우 상기 제1 상부기판에는 그라운드 전압이 인가되는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 층에는 그라운드 전압보다 높거나 같은 레벨을 갖는 전압이 인가되는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 제2 상부기판은 제1 도전형으로 도핑되고,
    상기 제2 상부기판에는 상기 제2 상부기판의 일부를 차지하며 상기 제1 도전형과 반대되는 제2 도전형으로 도핑된 제1 웰 영역 및 상기 제1 웰 영역의 일부를 차지하며 상기 제1 도전형으로 도핑된 제2 웰 영역이 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제1 항에 있어서,
    상기 메모리 셀 어레이는, 상기 제2 상부기판 상에 적층된 복수의 게이트 도전층들 및 상기 복수의 게이트 도전층들을 관통하여 상기 제2 상부기판의 상면에 수직한 방향으로 연장되는 복수의 채널층들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 하부기판;
    상기 하부기판 상에 위치하고, 상기 하부기판 상에 제공된 주변회로를 포함하는 주변영역; 및
    상기 주변영역 상에 위치하고, 제1 상부기판, 상기 제1 상부기판 상부에 위치하는 제2 상부기판 및 상기 제1 상부기판과 상기 제2 상부기판 사이에 개재된 제1 층을 포함하는 상부기판과, 상기 상부기판 상에 위치하는 메모리 셀 어레이를 포함하는 메모리 셀 영역을 포함하는 불휘발성 메모리 장치.
  13. 제12 항에 있어서, 상기 상부기판은,
    상기 제2 상부기판 상에 적층된 제2 층 및 상기 제2 층 상에 적층된 제3 상부기판을 더 포함하는 불휘발성 메모리 장치.
  14. 제13 항에 있어서,
    상기 제1 층은 유전층이고,
    상기 제1 상부기판, 상기 제1 층 및 상기 제2 상부기판은 커패시터를 구성하는 것을 특징으로 하는 불휘발성 메모리 장치.
  15. 제13 항에 있어서,
    상기 제2 층 및 상기 제3 상부기판을 관통하여 상기 제2 상부기판의 상면에 수직한 방향으로 연장되는 콘택을 더 포함하고,
    상기 제2 상부기판은 상기 메모리 셀 영역에 동작 신호가 인가되는 경우 상기 콘택을 통해 그라운드 전압을 인가받는 것을 특징으로 하는 불휘발성 메모리 장치.
  16. 제12 항에 있어서,
    상기 메모리 셀 영역에 상기 메모리 셀 어레이의 동작을 위한 동작 신호가 인가되는 경우 상기 제1 상부기판에는 상기 주변회로의 전원전압이 인가되는 것을 특징으로 하는 불휘발성 메모리 장치.
  17. 주변회로를 포함하는 주변영역 상에 메모리 셀 어레이를 포함하는 메모리 셀 영역이 적층된 구조를 포함하고,
    상기 주변영역과 상기 메모리 셀 영역 사이에 개재되고, 상기 주변영역 상에 위치한 제1 상부기판, 상기 제1 상부기판 상에 적층된 제1 층 및 상기 제1 층 상에 적층된 제2 상부기판을 포함하는 상부기판을 포함하는 불휘발성 메모리 장치.
  18. 제17 항에 있어서,
    상기 제1 층은 유전층이고,
    상기 메모리 셀 영역에 상기 메모리 셀 어레이의 동작을 위한 동작 신호 인가 시, 상기 제1 상부기판으로 상기 주변영역에 대한 전원전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
  19. 제17 항에 있어서,
    상기 주변회로는 로우 디코더, 페이지 버퍼 및 제어 로직 중 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  20. 하부기판 상의 일부 영역에 하나 이상의 주변 트랜지스터를 형성하고, 상기하나 이상의 주변 트랜지스터와 연결되는 주변회로 배선들 및 상기 하나 이상의 주변 트랜지스터와 상기 주변회로 배선들을 덮는 하부 절연층을 형성하는 단계;
    상기 하부 절연층 상에 제1 상부기판을 적층하여 형성하는 단계;
    상기 제1 상부기판 상에 제1 층을 적층하여 형성하는 단계;
    상기 제1 층 상에 제2 상부기판을 적층하여 형성하는 단계; 및
    상기 제2 상부기판 상에 메모리 셀 어레이를 포함하는 메모리 셀 영역을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
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