CN109427800A - 非易失性存储器件及制造其的方法 - Google Patents

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Abstract

一种非易失性存储器件可以包括含外围区域的第一半导体层，外围区域包括在下基板上的一个或更多个外围晶体管。非易失性存储器件还可以包括在外围区域上的第二半导体层，第二半导体层包括上基板，第二半导体层还包括在上基板上的存储单元阵列。上基板可以包括在第一半导体层上的第一上基板、在第一上基板上的第一层和在第一层上的第二上基板。

Description

非易失性存储器件及制造其的方法
技术领域
本发明构思涉及存储器件，更具体地，涉及非易失性存储器件及制造其的方法。
背景技术
近来，随着数据通信设备的多功能化，存在对存储器件的增加的容量和更高的集成的需求。随着存储单元尺寸为了高集成而减小，存储器件中用于存储器件的操作和电连接的操作电路和/或布线正变得更加复杂。因此，需要具有提高的集成度的拥有优秀电特性的存储器件。
发明内容
一些示例实施方式提供了包括上基板的非易失性存储器。
根据一些示例实施方式，一种非易失性存储器件可以包括第一半导体层和第二半导体层。第一半导体层可以包括外围区域。外围区域可以包括在下基板上的一个或更多个外围晶体管。第二半导体层可以在外围区域上。第二半导体层可以包括上基板。第二半导体层还可以包括在上基板上的存储单元阵列。上基板可以包括在第一半导体层上的第一上基板、在第一上基板上的第一层和在第一层上的第二上基板。
根据一些示例实施方式，一种非易失性存储器件可以包括：下基板；在下基板上的外围区域，外围区域包括在下基板上的外围电路；以及在外围区域上的存储单元区域。存储单元区域可以包括上基板。存储单元区域还可以包括在上基板上的存储单元阵列。上基板可以包括第一上基板、在第一上基板上方的第二上基板以及在第一上基板与第二上基板之间的第一层。
根据一些示例实施方式，一种非易失性存储器件可以包括含存储单元阵列的存储单元区域以及含外围电路的外围区域。存储单元区域可以在外围区域上。非易失性存储器件可以包括在外围区域与存储单元阵列之间的上基板。上基板可以包括在外围区域上的第一上基板、在第一上基板上的第一层和在第一层上的第二上基板。
根据一些示例实施方式，一种制造非易失性存储器件的方法可以包括在下基板的一部分上形成一个或更多个外围晶体管，所述一个或更多个外围晶体管连接到多个外围电路布线，下绝缘层覆盖所述一个或更多个外围晶体管和外围电路布线。该方法可以包括：在下绝缘层上形成第一上基板；在第一上基板上形成第一层；在第一层上形成第二上基板；以及在第二上基板上形成存储单元区域，存储单元区域包括存储单元阵列。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据一些示例实施方式的存储器件的框图；
图2是示意性地示出根据本发明构思的一些示例实施方式的图1的存储器件的结构的图；
图3是示出根据本发明构思的一些示例实施方式的第一存储块的等效电路的电路图，第一存储块是图1的多个存储块中的一个；
图4A是根据本发明构思的一些示例实施方式的存储器件的剖视图；
图4B是图4A的区域A-1的放大剖视图；
图5A是根据本发明构思的一些示例实施方式的存储器件的剖视图；
图5B是图5A的区域A-2的放大剖视图；
图6A是根据本发明构思的一些示例实施方式的存储器件的剖视图；
图6B是图6A的区域A-3的放大剖视图；
图7是根据本发明构思的一些示例实施方式的存储器件的剖视图；
图8是根据本发明构思的一些示例实施方式的存储器件的剖视图；
图9是根据本发明构思的一些示例实施方式的存储器件的剖视图；
图10是根据本发明构思的一些示例实施方式的存储器件的剖视图；
图11A至11I是顺序地示出用于描述根据本发明构思的一些示例实施方式的制造存储器件的方法的操作的剖视图；以及
图12是示出包括根据本发明构思的一些示例实施方式的存储器件的固态驱动(SSD)系统的框图。
具体实施方式
图1是示出根据一些示例实施方式的存储器件的框图。
参照图1，存储器件10可以包括存储单元阵列50和外围电路60。虽然未示出，但是存储器件10还可以包括数据输入/输出电路和/或输入/输出接口。
存储单元阵列50包括多个存储单元，并且可以连接到串选择线SSL、字线WL、地选择线GSL和位线BL。具体地，存储单元阵列50可以通过串选择线SSL、字线WL和地选择线GSL连接到行解码器62，并且可以通过位线BL连接到页缓冲器63。
存储单元阵列50中包括的多个存储单元可以是例如闪速存储单元。在下文中，将参照多个存储单元是NAND闪速存储单元的情况来详细描述示例实施方式。然而，本发明构思不限于此。根据一些示例实施方式，多个存储单元可以是电阻式存储单元，诸如电阻式RAM(RRAM)存储单元、相变RAM(PRAM)存储单元或磁性RAM(MRAM)存储单元。
存储单元阵列50可以包括多个存储块BLK1至BLKz，并且每个存储块可以具有平面结构或三维结构。存储单元阵列50可以包括含单层单元(SLC)的单层单元块、含多层单元(MLC)的多层单元块、含三层单元(TLC)的三层单元块以及含四层单元的四层单元块中的至少一个单元块。例如，多个存储块BLK1至BLKz中的一些单元块可以是单层单元块，而其它单元块可以是多层单元块、三层单元块或四层单元块。
外围电路60可以从存储器件10外部的器件接收地址ADDR、命令CMD和控制信号CTRL，并且可以与存储器件10外部的器件交换数据DATA。外围电路60可以包括控制逻辑61、行解码器62和页缓冲器63。虽然未示出，但是外围电路60还可以包括各种子电路，诸如产生用于存储器件10的操作的各种电压的电压产生电路以及纠正读取自存储单元阵列50的数据的错误的纠错电路。
控制逻辑61控制存储器件10的整体操作，并且可以控制存储器件10使得与提供自存储控制器(未示出)的命令CMD对应的存储操作可以被执行。控制逻辑61可以响应于提供自存储控制器(未示出)的控制信号CTRL而产生存储器件10中使用的各种内部控制信号。例如，控制逻辑61可以在诸如编程操作或擦除操作的存储操作期间调节提供到字线WL和位线BL的电压水平。
行解码器62可以响应于提供自存储控制器(未示出)的地址ADDR而选择多个存储块BLK1至BLKz中的至少一个存储块。行解码器62可以响应于地址ADDR而选择所选存储块的至少一个字线。
行解码器62可以将用于执行存储操作的电压传输到所选存储块的字线。例如，在编程操作期间，行解码器62可以将编程电压和验证电压传输到所选字线，并将通过电压(pass voltage)传输到未选字线。这里，所选字线可以是指连接到其中将执行编程操作的存储单元的字线，未选字线可以是指除所选字线以外的字线。此外，行解码器62可以响应于地址ADDR而选择一些串选择线SSL。
页缓冲器63可以通过位线BL连接到存储单元阵列50。页缓冲器63可以作为写入驱动器或读出放大器操作。页缓冲器63可以作为写入驱动器操作，并将与待存储在存储单元阵列50中的数据DATA对应的电压施加到位线BL。同时，在读取操作期间，页缓冲器63可以作为读出放大器操作，并读出存储在存储单元阵列50中的数据DATA。
图2是示意性地示出根据本发明构思的一些示例实施方式的图1的存储器件10的结构的图。如以上参照图1所述，存储器件10可以包括存储单元阵列50和外围电路60，并且存储器件10的如此部件可以通过半导体制造工艺来提供。在下文中，图2将参照图1被描述。
参照图2，存储器件10可以包括第一半导体层20和第二半导体层30。第二半导体层30可以在第二方向上堆叠在第一半导体层20上。重申，第二半导体层30可以在第一半导体层20上。第二半导体层30可以直接在第一半导体层20上，使得第二半导体层30与第一半导体层20之间没有居间元件存在，并且第二半导体层30与第一半导体层20直接接触。根据本发明构思的一些示例实施方式，第二半导体层30可以包括图1的存储单元阵列50，并且第一半导体层20可以包括外围电路60。换言之，第一半导体层20可以包括下基板，并且一个或更多个电路，例如与控制逻辑61、行解码器62和页缓冲器63对应的一个或更多个电路(“电路中的至少一个实例”)，可以基于在下基板上形成诸如晶体管的半导体器件以及用于对半导体器件进行布线的图案而形成在第一半导体层20中。
在一个或更多个电路形成于第一半导体层20中之后，包括存储单元阵列50的第二半导体层30可以被形成。换言之，第二半导体层30可以包括上基板，并且存储单元阵列50可以形成在上基板上并由上基板支撑。
根据一些示例实施方式，支撑存储单元阵列50的上基板可以包括第一上基板、在第一上基板上方(“上”)的第二上基板、以及在第一上基板与第二上基板之间的第一层。换言之，上基板可以被分成第一上基板以及与第一上基板分开(“间隔开”)设置的第二上基板，并且至少一个层可以设置在第一上基板与第二上基板之间(“可以在第一上基板与第二上基板之间”)。
此外，用于将存储单元阵列50(即字线WL和位线BL)和形成在第一半导体层20中的电路电互连的图案可以设置在第二半导体层30中。在其中设置有(例如“包括”)存储单元阵列50的第二半导体层30上，多个字线WL可以在第一方向上延伸，第一方向是垂直于堆叠方向(第二方向)的方向，并且多个位线BL也可以在第三方向上延伸，第三方向是垂直于堆叠方向(第二方向)的另一方向。如上所述，存储单元阵列50中包括的存储单元可以由多个字线WL和多个位线BL访问，并且多个字线WL和多个位线BL可以电连接到设置在第一半导体层20中的外围电路60。
因此，存储器件10可以具有其中存储单元阵列50和外围电路60布置在堆叠方向(即第二方向)上的结构，即外围上单元(或外围之上单元)(COP)结构。通过将除存储单元阵列50以外的电路设置在存储单元阵列50下面，可以有效地减小COP结构在垂直于堆叠方向的平面上所占据的面积，因而可以有效地减小至少一个平面中的结构的面积，从而增加存储器件10中的存储单元的数量。结果，可以提高存储器件10的集成度和/或密度。
虽然未在图2中示出，但是多个焊盘可以被设置用于与存储器件10外部的器件电连接。例如，多个焊盘可以被设置用于从存储器件10外部的器件接收到的命令CMD、地址ADDR和控制信号CTRL的，并且用于输入/输出数据DATA的多个焊盘可以被设置。多个焊盘可以在垂直方向(第二方向)或水平方向(第一方向或第三方向)上邻近于外围电路60设置，外围电路60处理从存储器件10外部的器件接收到的信号或待发送到存储器件10外部的器件的信号。
图3是示出根据本发明构思的一些示例实施方式的第一存储块BLK1的等效电路的电路图，第一存储块BLK1是图1的多个存储块BLK1至BLKz中的一个。
参照图3，第一存储块BLK1可以是垂直NAND闪速存储器，并且图1所示的多个存储块BLK1至BLKz的每个可以如图3所示地实现。第一存储块BLK1可以包括多个NAND串NS11至NS33、多个字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8、多个位线BL1至BL3、多个地选择线GSL1、GSL2和GSL3、多个串选择线SSL1至SSL3、以及公共源线CSL。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可以根据实施方式而变化。
NAND串NS11、NS21和NS31被提供在第一位线BL1与公共源线CSL之间，NAND串NS12、NS22和NS32被提供在第二位线BL2与公共源线CSL之间，NAND串NS13、NS23和NS33被提供在第三位线BL3与公共源线CSL之间。每个NAND串(例如NAND串NS11)可以包括彼此串联连接的串选择晶体管SST、多个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8和地选择晶体管GST。
共同连接到一个位线的NAND串可以构成一个列。例如，共同连接到第一位线BL1的NAND串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的NAND串NS12、NS22和NS32可以对应于第二列，共同连接到第三位线BL3的NAND串NS13、NS23和NS33可以对应于第三列。
共同连接到单个串选择线的NAND串可以构成一个行。例如，共同连接到第一串选择线SSL1的NAND串NS11、NS12和NS13可以对应于第一行，共同连接到第二串选择线SSL2的NAND串NS21、NS22和NS23可以对应于第二行，共同连接到第三串选择线SSL3的NAND串NS31、NS32和NS33可以对应于第三行。
每个串选择晶体管SST可以连接到多个串选择线SSL1至SSL3中的对应一个。多个存储单元MC1至MC8可以分别连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到多个地选择线GSL1至GSL3中的对应一个，并且每个串选择晶体管SST可以连接到多个位线BL1至BL3中的对应一个。地选择晶体管GST可以连接到公共源线CSL。
根据一些示例实施方式，在相同高度处的字线(例如第一字线WL1)彼此连接，多个串选择线SSL1至SSL3彼此分离，并且多个地选择线GSL1至GSL3也彼此分离。例如，在对连接到第一字线WL1并包括在NAND串NS11、NS12和NS13中的存储单元编程的情况下，第一字线WL1和第一串选择线SSL1被选择。然而，本发明构思不限于此。根据一些示例实施方式，多个地选择线GSL1至GSL3可以彼此连接。
图4A是根据本发明构思的一些示例实施方式的存储器件的剖视图。图4B是图4A的区域A-1的放大剖视图。如这里所述，包括存储器件10的存储器件可以是非易失性存储器件。
参照图4A和4B，存储器件10可以包括含外围区域PERI的第一半导体层20以及含存储单元区域MCA的第二半导体层30。重申，第一半导体层20的包括一个或更多个外围电路的至少部分可以基于第一半导体层20的该部分包括一个或更多个外围电路而被称为外围区域PERI，并且第二半导体层30的包括一个或更多个存储单元阵列的至少部分可以基于第二半导体层30的该部分包括一个或更多个存储单元阵列而被称为存储单元区域MCA。存储器件10可以具有其中第二半导体层30堆叠在第一半导体层20上的结构。外围区域PERI的至少一部分和存储单元区域MCA的至少一部分可以在垂直方向上彼此重叠，但本发明构思不限于此。
第一半导体层20可以包括下基板L_SUB、设置在下基板L_SUB上的一个或更多个外围晶体管22、电连接到一个或更多个外围晶体管22的外围电路布线、以及覆盖外围电路布线的下绝缘层24。一个或更多个外围晶体管22和/或一个或更多个外围电路布线可以至少部分地包括一个或更多个外围电路。重申，第一半导体层20可以包括含下基板L_SUB上的一个或更多个外围晶体管22的外围区域PERI。如图4A所示，一个或更多个外围电路可以在下基板L_SUB上。重申，存储器件10可以包括在下基板L_SUB上的外围区域PERI，其中外围区域PERI包括在下基板L_SUB上的外围电路(例如一个或更多个外围晶体管22)。
下基板L_SUB可以包括含诸如单晶硅或单晶锗的半导体材料的半导体基板，并且可以由硅晶片制造(例如可以至少部分地包括硅晶片)。外围区域PERI可以形成在下基板L_SUB上的区域中。一个或更多个外围晶体管22可以被包括在外围区域PERI中。一个或更多个外围晶体管22可以至少部分地包括例如图1的外围电路60。
外围电路布线可以包括例如顺序地堆叠在下基板L_SUB上的第一外围导电线PM1、第二外围导电线PM2和第三外围导电线PM3。此外，外围电路布线还可以包括将一个或更多个外围晶体管22和第一外围导电线PM1电互连的第一外围接触PMC1、将第一外围导电线PM1和第二外围导电线PM2电互连的第二外围接触PMC2、以及将第二外围导电线PM2和第三外围导电线PM3电互连的第三外围接触PMC3。
外围电路布线还可以包括将第三外围导电线PM3中的至少一个和第一上基板42电互连的第四外围接触PMC4。重申，第四外围接触PMC4可以是电连接到第一上基板的接触。如图4A和4B所示，该接触(PMC4)可以电连接到第一上基板42的底表面。在一些示例实施方式中，基于操作信号被施加到存储单元阵列50，该接触(PMC4)可以被配置为将电压传输到第一上基板42。例如，根据一些示例实施方式，基于与存储单元阵列50有关的操作信号被施加到存储单元区域MCA，第一上基板42可以通过第四外围接触PMC4接收电源电压。电源电压可以是例如供应到外围区域PERI中包括的图1的外围电路60的电源电压。电源电压在这里可以被称为与外围电路60相关联的电源电压。此外，地电压可以被施加到第二上基板46。重申，基于与存储单元阵列50的操作相关联的操作信号被施加到存储单元区域MCA,存储器件10可以被配置为将与外围电路60相关联的电源电压施加到第一上基板42。
根据一些示例实施方式，基于与存储单元阵列50有关的操作信号被施加到存储单元区域MCA，第一上基板42可以被配置为通过第四外围接触PMC4接收地电压。根据一些示例实施方式，描述了存在三种类型的外围导电线和四种类型的外围接触，但本发明构思不限于此。
第二半导体层30可以包括上基板U_SUB、在上基板U_SUB上的存储单元阵列50、以及可覆盖存储单元阵列50和上基板U_SUB的上绝缘层34。如这里所提及地，“覆盖”另一元件的元件将被理解为包封所述另一元件免于暴露到外部环境。此外，第二半导体层30还可以包括将存储单元阵列50和外围电路布线电互连的上布线。
上基板U_SUB可以在外围区域PERI与存储单元阵列50之间。上基板U_SUB可以是支撑存储单元阵列50的支撑层。例如，上基板U_SUB也可以被称为基础基板。
如图4A所示，在一些示例实施方式中，存储器件10包括在外围区域PERI上的存储单元区域MCA，其中存储单元区域MCA包括上基板U_SUB，并且存储单元区域MCA还包括在上基板U_SUB上的存储单元阵列50。
上基板U_SUB可以被分成(“可以包括”)多个层。根据一些示例实施方式，上基板U_SUB可以包括第一上基板42(例如在外围区域PERI上的第一上基板42)、在第一上基板42上的第一层44、以及在第一层44上的第二上基板46。换言之，上基板U_SUB可以包括彼此分开的第一上基板42和第二上基板46，并且第一层44在第一上基板42与第二上基板46之间。
例如，第一上基板42可以是掺杂以第一导电类型(例如p型)杂质(例如第一导电类型的杂质)的多晶硅层。此外，第二上基板46可以是掺杂以与第一上基板42相同的第一导电类型的杂质的多晶硅层。第一上基板42和第二上基板46掺以的第一导电类型的杂质可以是相同的杂质。第一层44可以掺杂以第二导电类型(例如n型)杂质，其中第二导电类型与第一导电类型相反。
第一上基板42和第二上基板46可以包括体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅-锗基板、或通过执行选择性外延生长(SEG)获得的外延薄膜基板。第一上基板42和第二上基板46可以包括半导体材料。例如，第一上基板42和第二上基板46可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷化物(GaAs)、铟镓砷化物(InGaAs)、铝镓砷化物(AlGaAs)和其组合中的至少一种。
第一层44可以在第一上基板42与第二上基板46之间。第一层44可以包括硅氧化物、硅氮化物、硅氮氧化物、镓氧化物、锗氧化物、高k电介质材料或其组合。
根据一些示例实施方式，第一层44可以在第一上基板42与第二上基板46之间并构成电介质层。在这种情况下，第一上基板42和第二上基板46以及第一层44可以构成电容器。换言之，第一上基板42可以构成该电容器的下电极，第一层44可以构成该电容器的电介质层，并且第二上基板46可以构成该电容器的上电极。进一步重申，第一层44可以包括电介质层，存储器件10还可以包括电容器，并且该电容器可以包括第一上基板42、第二上基板46和第一层44。
阱区域48可以形成在第二上基板46中。阱区域48可以是通过用第二导电类型(例如n型)杂质(例如第二导电类型的杂质)掺杂第二上基板46的一部分而形成的n型阱。然而，本发明构思不限于此，并且阱区域48可以是掺杂以第一导电类型杂质的p型阱。此外，阱区域48可以通过使第一导电类型阱和第二导电类型阱彼此重叠而形成。
根据一些示例实施方式，存储单元区域MCA可以被限定为阱区域48的区域(“有限部分”或“整个部分”)。存储单元区域MCA可以是阱区域48的其上设置包括垂直堆叠的存储单元的存储单元阵列50的区域。换言之，多个沟道层和栅极导电层GS可以设置在阱区域48上并构成存储单元阵列50。如图4A所示，多个栅极导电层GS可以在第二上基板46上。
存储单元阵列50可以包括堆叠在阱区域48上的栅极导电层GS。栅极导电层GS可以包括地选择线GSL、字线WL1至WL4和串选择线SSL。地选择线GSL、字线WL1至WL4和串选择线SSL可以顺序地堆叠在阱区域48上，并且绝缘层52可以设置在栅极导电层GS的每个下方或上方。栅极导电层GS可随着离阱区域48的距离增加而在面积上减小。
根据一些示例实施方式，简略地示出了四个字线被形成。在一些示例实施方式中，不同数量的字线可以在垂直方向上堆叠在地选择线GSL与串选择线SSL之间并且绝缘层52在相邻字线之间。此外，两个或更多个地选择线GSL以及两个或更多个串选择线SSL也可以在垂直方向上堆叠。
同时，栅极导电层GS可以由字线切割区域WLC分开。在垂直方向上延伸自阱区域48的主表面的公共源极插塞54可以形成在字线切割区域WLC中。公共源极插塞54可以电连接到阱区域48。例如，公共源极插塞54可以包括从钨(W)、铝(Al)和铜(Cu)当中选择的至少一种金属。
包括绝缘材料的间隔物56可以设置在公共源极插塞54的两个相反侧壁上，从而防止公共源极插塞54与栅极导电层GS之间的电连接。例如，间隔物56可以包括硅氧化物、硅氮化物或硅氮氧化物。
沟道层57可以穿透栅极导电层GS和绝缘层52，并且可以在垂直于阱区域48的顶表面的方向上延伸，并且沟道层57的底表面可以接触阱区域48的顶表面。沟道层57可以在字线切割区域WLC之间彼此分开一定距离地布置。沟道层57可以被理解为在垂直于第二上基板46的顶表面的方向上延伸，例如如图4A所示。
沟道层57可以包括杂质掺杂的多晶硅或未掺杂以杂质的多晶硅。沟道层57可以具有垂直延伸的杯状形状(或底部圆筒状形状)，并且掩埋绝缘层58可以设置在沟道层57的内侧壁上以填充沟道层57。掩埋绝缘层58可以包括诸如硅氧化物的绝缘材料、或气隙。在另一示例中，沟道层57可以具有柱状形状，在该情况下掩埋绝缘层58可以不被形成。
地选择线GSL和沟道层57的邻近于地选择线GSL的部分可以构成地选择晶体管(图3)。此外，字线WL1至WL4和沟道层57的邻近于字线WL1至WL4的部分可以构成存储单元MC1至MC8(图3)。此外，串选择线SSL和沟道层57的邻近于串选择线SSL的部分可以构成串选择晶体管SST(图3)。
漏极区域DR可以形成在沟道层57和掩埋绝缘层58上。例如，漏极区域DR可以包括杂质掺杂的多晶硅。漏极区域DR也可以被称为沟道垫。漏极区域DR可以通过第二接触UMC2、第一导电线UM1和第三接触UMC3电连接到位线BL。
蚀刻停止层53可以设置在漏极区域DR的侧壁上。蚀刻停止层53的顶表面可以设置在与漏极区域DR的顶表面相同的水平面上。蚀刻停止层53可以包括诸如硅氮化物或硅氧化物的绝缘材料。
上布线可以包括例如在垂直方向上顺序地堆叠在存储单元阵列50的顶表面上方的第一导电线UM1和第二导电线UM2。第二导电线UM2可以包括位线BL。此外，上布线还可以包括将第三外围导电线PM3和第一导电线UM1电互连的第一接触UMC1、将存储单元阵列50和第一导电线UM1电互连的第二接触UMC2、以及将第一导电线UM1和第二导电线UM2电互连的第三接触UMC3。根据一些示例实施方式，描述了存在两种类型的导电线和三种类型的接触，但本发明构思不限于此。
例如，基于操作信号被施加到存储单元阵列50，电源电压可以被施加到第一上基板42。重申，基于与存储单元阵列50的操作相关联的操作信号被施加到存储单元区域MCA，存储器件10可以被配置为将与外围电路60相关联的电源电压施加到第一上基板42。电源电压可以是例如供应到外围区域PERI中包括的外围电路60(图1)的电源电压。第一上基板42可以通过例如第四外围接触PMC4接收电源电压。此外，地电压可以被施加到第二上基板46。虽然未示出，但是第二上基板46可以通过连接到第二上基板46的顶表面的接触接收地电压。在一些示例实施方式中，基于与存储单元阵列50的操作相关联的操作信号被施加到第二上基板46，存储器件10可以被配置为(例如经由第四外围接触PMC4)将地电压施加到第一上基板42。在一些示例实施方式中，基于与存储单元阵列50的操作相关联的操作信号被施加到第二上基板46，存储器件10可以被配置为将一电压施加到第一层44，其中该电压具有比地电压的大小更大或与地电压的大小相等的大小。
当第一层44构成电介质层时，第一上基板42和第二上基板46以及第一层44可以构成电源电压被供应到其的电容器，抑制电源电压的噪声和/或纹波电压，并减弱归因于瞬时电流的电压波动。换言之，除起到用于存储单元阵列50的支撑层的作用以外，上基板U_SUB可以起到电力电容器(power-capacitor)的作用，从而提高存储器件10的集成度并至少部分地基于提高的集成度和/或提高的操作效率而能够提高存储器件10的性能。此外，至少部分地基于存储器件10的集成度被提高，可以改善关于制造存储器件10的制造效率和/或成本。
图5A是根据本发明构思的一些示例实施方式的存储器件10a的剖视图。图5B是图5A的区域A-2的放大剖视图。将省略与以上参照图4A给出的描述相同的对图5A所示的部件的描述。
参照图5A和5B，上基板U_SUB可以包括第一上基板42a、第一层44a和第二上基板46a，并且第一上基板42a可以包括一个或更多个绝缘层IL。绝缘层IL可以包括例如硅氧化物的绝缘材料。
根据一些示例实施方式，第一上基板42a可以被一个或更多个绝缘层IL分成多个区段。被绝缘层IL分开的多个区段可以包括例如第一区段42a_1、第二区段42a_2和第三区段42a_3。
根据一些示例实施方式，不同类型的电源电压可以被施加到第一区段42a_1至第三区段42a_3。不同类型的电源电压可以指的是例如具有不同水平(“大小”)的电源电压。不同类型的电源电压的每个可以是例如供应到外围区域PERI中包括的外围电路60(图1)的电源电压。如图5A所示，例如，不同的接触(例如第四外围接触PMC4、第五外围接触PMC5a和第六外围接触PMC5b)可以分别电连接到第一区段42a_1、第二区段42a_2和第三区段42a_3。
例如，当存储单元阵列50执行彼此不同的第一至第三操作时(“基于存储单元阵列50执行彼此不同的第一至第三操作”)，第一水平的电源电压可以在第一操作期间被施加到第一区段42a_1。第二水平的电源电压可以在第二操作期间被施加到第二区段42a_2，第三水平的电源电压可以在第三操作期间被施加到第三区段42a_3。例如，第一区段42a_1至第三区段42a_3可以分别通过彼此不同的接触(例如第四外围接触PMC4、第五外围接触PMC5a和第六外围接触PMC5b)而接收不同类型的电源电压。根据一些示例实施方式，为了说明的方便，仅已描述了包括第一区段42a_1至第三区段42a_3的三个区段，但本发明构思不限于此。
例如，基于与存储单元阵列50的第一操作相关联的第一操作信号被施加到存储单元阵列50，第四外围接触PMC4可以被配置为将第一电压传输到第一区段42a_1，并且基于与存储单元阵列50的第二操作相关联的第二操作信号被施加到存储单元阵列50，第五外围接触PMC5a可以被配置为将第二电压传输到第二区段42a_2，其中第二电压具有与第一电压的大小不同的大小。
图6A是根据本发明构思的一些示例实施方式的存储器件10b的剖视图。图6B是图6A的区域A-3的放大剖视图。将省略与以上参照图4A给出的描述相同的对图6A所示的部件的描述。
参照图6A和6B，上基板U_SUB可以包括第一上基板42b、第二上基板46b、第三上基板47b、第一层44b和第二层45b。根据一些示例实施方式，第一层44b可以在第一上基板42b上，第二上基板46b可以在第一层44b上，第二层45b可以在第二上基板46b上，并且第三上基板47b可以在第二层45b上。换言之，多个层即第一层44b和第二层45b、以及第二上基板46b可以在第一上基板42b与第三上基板47b之间。根据一些示例实施方式，阱区域48b可以形成在第三上基板47b上。
例如，第一至第三上基板42b、46b和47b可以是掺杂以相同导电类型(例如第一导电类型)的一种或更多种杂质的多晶硅层。第一层44b可以在第一上基板42b与第二上基板46b之间并构成电介质层。此外，第二层45b可以在第二上基板46b与第三上基板47b之间并构成电介质层。因此，第一上基板42b、第一层44b和第二上基板46b可以构成电容器(例如存储器件10b可以包括电容器，其中该电容器包括第一上基板42b、第二上基板46b和第一层44b)。换言之，第一上基板42b可以构成该电容器的下电极，第一层44b可以构成该电容器的电介质层，并且第二上基板46b可以构成该电容器的上电极。第二层45b可以包括掺杂以第二导电类型的杂质的多晶硅，其中第二导电类型与第一至第三上基板42b、46b和47b掺以的一种或更多种杂质的第一导电类型相反。
此外，第二上基板46b、第二层45b和第三上基板47b可以构成电容器。换言之，第二上基板46b可以构成该电容器的下电极，第二层45b可以构成该电容器的电介质层，并且第三上基板47b可以构成该电容器的上电极。
图7是根据本发明构思的一些示例实施方式的存储器件10c的剖视图。将省略与以上参照图4A给出的描述相同的对图7所示的部件的描述。
参照图7，上基板U_SUB可以包括第一上基板42c、在第一上基板42c上的第一层44c、以及在第一层44c上的第二上基板46c。换言之，上基板U_SUB可以包括彼此分开的第一上基板42c和第二上基板46c以及在第一上基板42c与第二上基板46c之间的第一层44c。
根据一些示例实施方式，第一上基板42c和第二上基板46c可以是掺杂以第一导电类型(例如p型)杂质的多晶硅层，并且第一层44c可以是掺杂以第二导电类型(例如n型)杂质的多晶硅层。在另一示例中，第一上基板42c和第二上基板46c可以掺杂以第二导电类型(例如n型)杂质，并且第一层44c可以掺杂以第一导电类型(例如p型)杂质。
第一层44c可以包括半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷化物(GaAs)、铟镓砷化物(InGaAs)、铝镓砷化物(AlGaAs)和其组合中的至少一种。第一层44c可以通过使用例如掺杂以第二导电类型(例如n型)杂质的多晶硅经由化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺等而设置。在设置第一层44c的工艺期间，第一层44c可以原位掺杂以第二导电类型杂质。在一些示例实施方式中，在第一层44c被设置之后，第一层44c可以通过离子注入操作而掺杂以第二导电类型杂质。
公共源极区域49c可以设置在第二上基板46c上。例如，公共源极区域49c可以是密集掺杂以第二导电类型(例如n型)杂质的杂质区域。公共源极区域49c可以电连接到公共源极插塞54。第二上基板46c和公共源极区域49c可以构成p-n结二极管。公共源极区域49c可以用作用于将电流供应到存储单元阵列50中包括的存储单元的源极区域。
根据一些示例实施方式，存储单元区域MCA可以是第二上基板46c上的其中设置包括垂直堆叠的存储单元的存储单元阵列50c的区域。根据一些示例实施方式，上布线中的第一接触UMC1可以将第一导电线UM1和第三外围导电线PM3电互连，将第一导电线UM1和第一层44c电互连，或者将第一导电线UM1和第二上基板46c电互连。
根据一些示例实施方式，当操作信号被施加到存储单元阵列50时，地电压可以被施加到第一上基板42c，具有比地电压的水平更高或与地电压的水平相等的水平的第一电压可以被施加到第一层44c。重申，在一些示例实施方式中，基于与存储单元阵列50的操作相关联的操作信号被施加到第二上基板46c，存储器件10c可以被配置为(例如经由第四外围接触PMC4)将地电压施加到第一上基板42c，并且基于与存储单元阵列50的操作相关联的操作信号被施加到第二上基板46c，存储器件10c可以被配置为(例如如图7所示地经由电连接到第一层44c的第一接触UMC1)将一电压施加到第一层44c，其中该电压具有比地电压的大小更大或与地电压的大小相等的大小。此外，具有各种水平(“大小”)的各种操作信号可以被施加到第二上基板46c。根据一些示例实施方式，第一电压可以具有与施加到第二上基板46c的操作信号相同的水平。
第一上基板42c可以通过第四外围接触PMC4接收地电压。此外，第一层44c可以通过连接到第一层44c的顶表面的第一接触UMC1接收第一电压。此外，第二上基板46c可以通过连接到第二上基板46c的顶表面的第一接触UMC1接收具有各种水平的各种操作信号。
例如，擦除电压可以通过分别连接到第一层44c和第二上基板46c的顶表面的第一接触UMC1而被施加到第一层44c和第二上基板46c，并且地电压或接近地电压的电压可以被施加到栅极导电层GS，从而对存储单元阵列50中包括的块执行逐块擦除操作。在这种情况下，第一上基板42c可以通过第四外围接触PMC4接收地电压。
根据一些示例实施方式，当操作信号被施加到第二上基板46c时，第一上基板42c可以处于接地状态，并且第一上基板42c和第一层44c可以构成具有反向偏压的p-n结二极管。因此，第一上基板42c和第一层44c可以阻止第二上基板46c中的由第三外围导电线PM3产生的诸如串扰的电干扰。结果，通过减少归因于不必要的耦合的电性能劣化，可以提高存储器件的电稳定性因而提高存储器件的性能。
图8是根据本发明构思的一些示例实施方式的存储器件10d的剖视图。将省略与以上参照图4A和7给出的描述相同的对图8所示的部件的描述。
参照图8，上基板U_SUB可以包括第一上基板42d、堆叠在第一上基板42d上的第一层44d、以及堆叠在第一层44d上的第二上基板46d。根据一些示例实施方式，第一上基板42d和第二上基板46d可以是掺杂以第一导电类型(例如p型)杂质的多晶硅层，并且第一层44d可以是掺杂以第二导电类型(例如n型)杂质的多晶硅层。
第一阱区域48d_1和第二阱区域48d_2可以形成在第二上基板46d上。根据一些示例实施方式，第一阱区域48d_1可以通过以第二导电类型(例如n型)杂质掺杂第二上基板46d的一部分而形成，并且第二阱区域48d_2可以通过以第一导电类型(例如p型)杂质掺杂第一阱区域48d_1的一部分而形成。第一阱区域48d_1可以具有围绕第二阱区域48d_2的阱结构，使得第一阱区域48d_1占据第二上基板46d的一部分并且第二阱区域48d_2占据第一阱区域48d_1的一部分。例如，第二阱区域48d_2可以被称为口袋阱(pocket well)，而第一阱区域48d_1可以被称为围绕口袋阱的深阱。根据一些示例实施方式，存储单元区域MCA可以被限定为第二阱区域48d_2的区域。
第一阱区域48d_1可以将第二阱区域48d_2与第二上基板46d电地和空间地分离。例如，当操作信号被施加到第二阱区域48d_2时，地电压可以被施加到第二上基板46d，并且具有高于或等于地电压的水平的第一电压可以被施加到第一阱区域48d_1。根据一些示例实施方式，第一电压可以具有与施加到第二阱区域48d_2的操作信号相同的水平(“大小”)。
例如，第一阱区域48d_1可以通过连接到第一阱区域48d_1的顶表面的第一接触UMC1接收第一电压。此外，第二阱区域48d_2可以通过连接到第二阱区域48d_2的顶表面的第一接触UMC1接收操作信号。虽然未示出，但是第一阱区域48d_1和第二阱区域48d_2可以每个包括用于与第一接触UMC1的电连接的结区域。例如，该结区域可以具有比每个阱区域的掺杂浓度更高的掺杂浓度。
图9是根据本发明构思的一些示例实施方式的存储器件10e的剖视图。将省略与以上参照图4A和6A给出的描述相同的对图9所示的部件的描述。
参照图9，上基板U_SUB可以包括第一上基板42e、第二上基板46e、第三上基板47e、第一层44e和第二层45e。根据一些示例实施方式，第一层44e可以堆叠在第一上基板42e上，第二上基板46e可以在第一层44e上，第二层45e可以在第二上基板46e上，并且第三上基板47e可以在第二层45e上。根据一些示例实施方式，存储单元区域MCA可以是第三上基板47e上的其中设置包括垂直堆叠的存储单元的存储单元阵列50的区域。
根据一些示例实施方式，第一至第三上基板42e、46e和47e可以是掺杂以第一导电类型(例如p型)杂质的多晶硅层，并且第一层44e可以在第一上基板42e与第二上基板46e之间并可构成电介质层。此外，第二层45e可以是掺杂以第二导电类型(例如n型)杂质的多晶硅层。
因此，第一上基板42e、第一层44e和第二上基板46e可以构成电容器。换言之，第一上基板42e可以构成该电容器的下电极，第一层44e可以构成该电容器的电介质层，并且第二上基板46e可以构成该电容器的上电极。
根据一些示例实施方式，各种电源电压可以通过第四外围接触PMC4施加到第一上基板42e。此外，地电压可以通过连接到第二上基板46e的顶表面的第一接触UMC1施加到第二上基板46e。具有高于或等于地电压的水平的第一电压可以通过连接到第二层45e的顶表面的第一接触UMC1被施加到第二层45e。此外，具有各种水平的各种操作信号可以通过连接到第三上基板47e的顶表面的第一接触UMC1被施加到第三上基板47e。根据一些示例实施方式，第一电压可以具有与施加到第三上基板47e的各种操作信号相同的水平。
重申，在一些示例实施方式中，存储器件10e包括第一接触UMC1，第一接触UMC1穿透第二层45e和第三上基板47e并在垂直于第二上基板46e的顶表面的方向上延伸，其中，基于操作信号被施加到存储单元阵列50，存储器件10e被配置为通过第一接触UMC1将地电压施加到第二上基板46e。
图10是根据本发明构思的一些示例实施方式的存储器件10f的剖视图。将省略与以上参照图4A给出的描述相同的对图9所示的部件的描述。
参照图10，存储单元阵列50f可以包括堆叠在阱区域48f上的栅极导电层GS。栅极导电层GS可以包括背栅BG、第一字线WL1至第八字线WL8、串选择线SSL和地选择线GSL。
存储单元阵列50f还可以包括以U形穿透栅极导电层GS的沟道层57f和掩埋绝缘层58f。具有U形的沟道层57f和掩埋绝缘层58f的第一端可以通过漏极区域DR、第二接触UMC2、第一导电线UM1和第三接触UMC3电连接到位线BL，并且具有U形的沟道层57f和掩埋绝缘层58f的第二端可以通过漏极区域DR和第二接触UMC2电连接到公共源线CSL。
具体地，背栅BG可以在阱区域48f上。绝缘层52f可以在背栅BG与阱区域48f之间。第五字线WL5至第八字线WL8以及地选择线GSL可以顺序地堆叠在背栅BG与连接到公共源线CSL的漏极区域DR之间。第一字线WL1至第四字线WL4以及串选择线SSL可以顺序地堆叠在背栅BG与连接到位线BL的漏极区域DR之间。例如，一个U形沟道层57f和沿着“U”形沟道层57f的“U”形栅极导电层GS可以构成单个存储单元串。
图11A至11I是顺序地示出用于描述根据本发明构思的一些示例实施方式的制造存储器件的方法的操作的剖视图。根据一些示例实施方式的制造存储器件的方法可以是例如制造以上参照图4A描述的存储器件10的方法。
参照图11A，外围区域PERI可以在下基板L_SUB的一部分中形成。例如，在外围区域PERI中，一个或更多个外围晶体管22可以被形成。虽然未示出，但是用于外围电路的p型阱和/或用于外围电路的n型阱可以通过多个离子注入操作而在下基板L_SUB中形成。例如，用于外围电路的p型阱可以是NMOS晶体管形成区域，而用于外围电路的n型阱可以是PMOS晶体管形成区域。
在一个或更多个外围晶体管22形成之后，包括第一外围接触PMC1至第四外围接触PMC4和第一外围导电线PM1至第三外围导电线PM3的外围电路布线可以被形成，并且能够使外围电路布线彼此绝缘的下绝缘层24可以被形成。根据一些示例实施方式，下绝缘层24可以包括多个层间绝缘层，并且还可以包括一个或更多个蚀刻停止层。根据参照图11A描述的操作，第一半导体层20可以被形成。
参照图11B，第一上基板42可以在第一半导体层20上形成。第一上基板42可以通过使用掺杂以第一导电类型(例如p型)杂质的多晶硅经由化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺等形成。在用于形成第一上基板42的操作期间，第一上基板42可以原位掺杂以第一导电类型杂质。在一些示例实施方式中，在第一上基板42形成之后，第一上基板42可以通过离子注入操作被掺杂以第一导电类型杂质。
参照图11C，第一层44可以在第一上基板42上形成。第一层44可以包括硅氧化物、硅氮化物、硅氮氧化物、镓氧化物、锗氧化物、高k电介质材料或其组合。根据一些示例实施方式，第一层44可以是掺杂以第二导电类型(例如n型)杂质(例如与第一导电类型相反的导电类型)的多晶硅层。第一层44的掺杂可以作为形成第一层44的部分而被执行。
参照图11D，第二上基板46可以在第一层44上形成。第二上基板46可以是例如掺杂以第一导电类型杂质的多晶硅层。第二上基板46可以通过与用于形成第一上基板42的操作相同的操作被形成。
参照图11E，存储单元区域MCA可以在第二上基板46上形成。存储单元区域MCA可以通过在第二上基板46的一部分中形成阱区域48而形成。例如，阱区域48可以通过用第二导电类型杂质掺杂第二上基板46的一部分而形成。第二上基板46可以通过离子注入操作而掺杂以杂质。
参照图11F，初步栅极堆叠结构70可以通过在第二上基板46上交替地堆叠绝缘层52和第一初步栅极层71至第六初步栅极层76(第一初步栅极层71、第二初步栅极层72、第三初步栅极层73、第四初步栅极层74、第五初步栅极层75和第六初步栅极层76)而形成。例如，绝缘层52可以通过使用硅氧化物、硅氮化物或硅氮氧化物而形成至一定高度。
第一初步栅极层71至第六初步栅极层76可以通过使用硅氮化物、硅碳化物或多晶硅而形成至一定高度。第一初步栅极层71至第六初步栅极层76可以是用于在后续操作中形成地选择线GSL(图4A)、多个字线WL1至WL4(图4A)和串选择线SSL(图4A)的初步层或牺牲层。初步栅极层的数量可以根据地选择线、字线和串选择线的数量被适当地选择。
参照图11G，在阱区域48上方穿透初步栅极堆叠结构70并在垂直于第二上基板46的主表面的方向上延伸的沟道层57和掩埋绝缘层58可以被形成。例如，沟道层57可以通过使用杂质掺杂的多晶硅经由化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺在穿透初步栅极堆叠结构70的沟道孔中形成。在一些示例实施方式中，沟道层57可以通过使用未掺杂以杂质的多晶硅形成。掩埋绝缘层58可以通过使用诸如硅氧化物、硅氮化物或硅氮氧化物的绝缘材料经由化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺在其中形成沟道层57的沟道孔中形成。
接着，覆盖沟道层57和掩埋绝缘层58的顶表面的蚀刻停止层53可以在初步栅极堆叠结构70上形成。蚀刻停止层53可以通过使用硅氮化物、硅氧化物或硅氮氧化物形成。
在漏极孔形成于蚀刻停止层53中以暴露沟道层57和掩埋绝缘层58的顶表面之后，填充漏极孔的导电层(未示出)可以被形成，并且该导电层的顶表面可以被平坦化，从而形成漏极区域DR。例如，漏极区域DR的顶表面可以形成在与蚀刻停止层53的顶表面相同的水平面上。
参照图11H，穿透多个绝缘层52和初步栅极堆叠结构70并暴露阱区域48的字线切割区域WLC可以被形成。第一初步栅极层71至第六初步栅极层76可以被替换成多个栅极导电层GS，例如地选择线GSL、第一字线WL1至第四字线WL4和串选择线SSL。
根据用于将第一初步栅极层71至第六初步栅极层76替换成地选择线GSL、第一字线WL1至第四字线WL4和串选择线SSL的一些实施方式，当第一初步栅极层71至第六初步栅极层76包括多晶硅时，可以对于第一初步栅极层71至第六初步栅极层76执行硅化操作。在这种情况下，地选择线GSL、第一字线WL1至第四字线WL4和串选择线SSL可以包括钨硅化物、钽硅化物、钴硅化物或镍硅化物。然而，本发明构思不限于此。
根据一些另外的实施方式，在通过字线切割区域WLC暴露的第一初步栅极层71至第六初步栅极层76被选择性地去除之后，导电材料可以被埋入形成在绝缘层52之间的空间，从而形成地选择线GSL、第一字线WL1至第四字线WL4和串选择线SSL。在这种情况下，地选择线GSL、第一字线WL1至第四字线WL4和串选择线SSL可以通过使用诸如钨、钽、钴和镍的金属形成。
参照图11I，公共源极插塞54和间隔物56可以在多个字线切割区域WLC的每个中形成。间隔物56可以包括硅氧化物、硅氮化物或硅氮氧化物。公共源极插塞54可以包括导电材料。例如，公共源极插塞54可以包括从钨(W)、铝(Al)和铜(Cu)当中选择的至少一种金属。根据一些实施方式，用于减小接触电阻的金属硅化物层可以存在于公共源极插塞54与阱区域48之间。例如，金属硅化物层可以包括钴硅化物。
此后，使用掩模(未示出)的多个图案化工艺可以被执行以图案化地选择线GSL、第一字线WL1至第四字线WL4和串选择线SSL。绝缘层52的每个可以被图案化从而与相邻的栅极导电层GS对准。因此，存储单元阵列50可以被形成。
接着，包括第一接触UMC1至第三接触UMC3与第一导电线UM1和第二导电线UM2的上布线、以及上绝缘层34可以被形成。第二导电线UM2可以包括位线BL。上绝缘层34可以覆盖上布线、存储单元阵列50和上基板U_SUB。根据以上参照图11B至11I描述的操作，第二半导体层30可以被形成。
图12是示出包括根据本发明构思的一些示例实施方式的存储器件的固态驱动(SSD)系统1000的框图。
参照图12，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器向主机1100发送信号/从主机1100接收信号，并且可以通过电源连接器接收电力。
SSD 1200可以包括SSD控制器1210、辅助电源1220以及多个存储器件1230、1240和1250。多个存储器件1230、1240和1250的每个可以是垂直堆叠的NAND闪速存储器件，并且可以根据以上参照图1至11I描述的实施方式而实现。因此，多个存储器件1230、1240和1250的每个可以展示高集成度并且具有提高的电稳定性。
虽然已经参照本发明构思的实施方式具体显示和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种各样的改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年8月24日在韩国知识产权局提交的韩国专利申请第10-2017-0107407号的权益，其公开通过引用全文合并于此。

Claims (23)

1.一种非易失性存储器件，包括：
包括外围区域的第一半导体层，所述外围区域包括在下基板上的一个或更多个外围晶体管；以及
在所述外围区域上的第二半导体层，所述第二半导体层包括上基板，所述第二半导体层还包括在所述上基板上的存储单元阵列，所述上基板包括：
在所述第一半导体层上的第一上基板，
在所述第一上基板上的第一层，以及
在所述第一层上的第二上基板。
2.根据权利要求1所述的非易失性存储器件，其中
所述第一层包括电介质层，以及
所述非易失性存储器件还包括电容器，所述电容器包括所述第一上基板、所述第二上基板和所述第一层。
3.根据权利要求1所述的非易失性存储器件，还包括：
接触，所述接触电连接到所述第一上基板，基于操作信号被施加到所述存储单元阵列，所述接触被配置为将电压传输到所述第一上基板。
4.根据权利要求3所述的非易失性存储器件，其中所述接触电连接到所述第一上基板的底表面。
5.根据权利要求1所述的非易失性存储器件，其中
所述第一上基板包括一个或更多个绝缘层，以及
所述第一上基板包括第一区段和第二区段，所述第一区段和所述第二区段被所述一个或更多个绝缘层分开。
6.根据权利要求5所述的非易失性存储器件，还包括：
第一接触，所述第一接触电连接到所述第一区段，基于与所述存储单元阵列的第一操作相关联的第一操作信号被施加到所述存储单元阵列，所述第一接触被配置为将第一电压传输到所述第一区段；以及
第二接触，所述第二接触电连接到所述第二区段，基于与所述存储单元阵列的第二操作相关联的第二操作信号被施加到所述存储单元阵列，所述第二接触被配置为将第二电压传输到所述第二区段，所述第二电压具有与所述第一电压的大小不同的大小。
7.根据权利要求1所述的非易失性存储器件，其中
所述第一上基板和所述第二上基板被掺杂以第一导电类型的杂质，以及所述第一层被掺杂以第二导电类型的杂质，以及
所述第二导电类型与所述第一导电类型相反。
8.根据权利要求1所述的非易失性存储器件，其中，基于与所述存储单元阵列的操作相关联的操作信号被施加到所述第二上基板，所述非易失性存储器件被配置为将地电压施加到所述第一上基板。
9.根据权利要求8所述的非易失性存储器件，其中，基于与所述存储单元阵列的所述操作相关联的所述操作信号被施加到所述第二上基板，所述非易失性存储器件被配置为将电压施加到所述第一层，所述电压具有比所述地电压的大小更大或与所述地电压的大小相等的大小。
10.根据权利要求1所述的非易失性存储器件，其中
所述第二上基板被掺杂以第一导电类型的杂质，以及
所述第二上基板包括第一阱区域和第二阱区域，所述第一阱区域占据所述第二上基板的一部分，所述第一阱区域被掺杂以第二导电类型的杂质，所述第二导电类型与所述第一导电类型相反，所述第二阱区域占据所述第一阱区域的一部分，所述第二阱区域被掺杂以所述第一导电类型的杂质。
11.根据权利要求1所述的非易失性存储器件，其中所述存储单元阵列包括：
在所述第二上基板上的多个栅极导电层，以及
穿透所述多个栅极导电层的多个沟道层，所述多个沟道层在垂直于所述第二上基板的顶表面的方向上延伸。
12.一种非易失性存储器件，包括：
下基板；
在所述下基板上的外围区域，所述外围区域包括在所述下基板上的外围电路；以及
在所述外围区域上的存储单元区域，所述存储单元区域包括上基板，所述存储单元区域还包括在所述上基板上的存储单元阵列，所述上基板包括：
第一上基板，
在所述第一上基板上方的第二上基板，以及
在所述第一上基板与所述第二上基板之间的第一层。
13.根据权利要求12所述的非易失性存储器件，其中所述上基板还包括：
在所述第二上基板上的第二层，以及
在所述第二层上的第三上基板。
14.根据权利要求13所述的非易失性存储器件，其中
所述第一层包括电介质层，以及
所述非易失性存储器件还包括电容器，所述电容器包括所述第一上基板、所述第二上基板和所述第一层。
15.根据权利要求13所述的非易失性存储器件，还包括：
接触，所述接触穿透所述第二层和所述第三上基板并且在垂直于所述第二上基板的顶表面的方向上延伸，
其中，基于操作信号被施加到所述存储单元阵列，所述非易失性存储器件被配置为通过所述接触将地电压施加到所述第二上基板。
16.根据权利要求13所述的非易失性存储器件，其中
所述第一上基板、所述第二上基板和所述第三上基板包括掺杂以第一导电类型的杂质的多晶硅，以及
所述第二层包括掺杂以第二导电类型的杂质的多晶硅，所述第二导电类型与所述第一导电类型相反。
17.根据权利要求12所述的非易失性存储器件，其中，基于与所述存储单元阵列的操作相关联的操作信号被施加到所述存储单元区域，所述非易失性存储器件被配置为将与所述外围电路相关联的电源电压施加到所述第一上基板。
18.一种非易失性存储器件，包括：
包括存储单元阵列的存储单元区域；
包括外围电路的外围区域，所述存储单元区域在所述外围区域上；以及在所述外围区域与所述存储单元阵列之间的上基板，所述上基板包括：
在所述外围区域上的第一上基板，
在所述第一上基板上的第一层，以及
在所述第一层上的第二上基板。
19.根据权利要求18所述的非易失性存储器件，其中
所述第一层包括电介质层，以及
基于与所述存储单元阵列的操作相关联的操作信号被施加到所述存储单元区域，所述非易失性存储器件被配置为将与所述外围电路相关联的电源电压施加到所述第一上基板。
20.根据权利要求18所述的非易失性存储器件，其中所述外围电路包括与行解码器、页缓冲器和控制逻辑对应的电路中的至少一个实例。
21.一种制造非易失性存储器件的方法，所述方法包括：
在下基板的一部分上形成一个或更多个外围晶体管，所述一个或更多个外围晶体管连接到多个外围电路布线，下绝缘层覆盖所述一个或更多个外围晶体管和所述外围电路布线；
在所述下绝缘层上形成第一上基板；
在所述第一上基板上形成第一层；
在所述第一层上形成第二上基板；以及
在所述第二上基板上形成存储单元区域，所述存储单元区域包括存储单元阵列。
22.根据权利要求21所述的方法，其中
所述第一上基板的形成包括用具有第一导电类型的杂质掺杂所述第一上基板，以及
所述第一层的形成包括用具有第二导电类型的杂质掺杂所述第一层，所述第二导电类型与所述第一导电类型相反。
23.根据权利要求21所述的方法，其中所述存储单元区域的形成包括形成在所述第二上基板上的多个栅极导电层以及穿透所述多个栅极导电层的多个沟道层，所述多个沟道层在垂直于所述第二上基板的顶表面的方向上延伸。
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