CN110970439B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括第一和第二基板结构。第一基板结构包括：基底基板；在基底基板上的电路元件；在电路元件上的第一基板；在第一基板上并电连接到电路元件的第一存储单元；在第一存储单元上并连接到第一存储单元的第一位线；和在第一位线上以分别连接到第一位线的第一接合焊盘。第二基板结构包括：第二基板；在第二基板上的第二存储单元；在第二存储单元上并连接到第二存储单元的第二位线；和在第二位线上以分别连接到第二位线的第二接合焊盘。第一和第二基板结构通过将第一接合焊盘接合到第二接合焊盘而彼此连接，第一和第二接合焊盘垂直地在第一位线与第二位线之间，第一基板或第二基板不垂直地设置在第一位线与第二位线之间。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件及其制造方法。
背景技术
半导体器件越来越需要处理高容量数据，同时逐渐减小体积。相应地，需要提高形成这种半导体器件的半导体元件的集成度。结果，作为提高半导体元件的集成度的一种方法，已经提出了具有垂直晶体管结构的半导体器件来代替传统的平面晶体管结构。
发明内容
本发明构思的一方面是提供具有改善的集成度和可靠性的半导体器件及其制造方法。
根据本发明构思的一方面，一种半导体器件包括第一基板结构和第二基板结构。第一基板结构包括：第一基板；在垂直于第一基板的第一表面的方向上堆叠且彼此间隔开的第一栅电极；垂直于第一基板延伸且穿过第一栅电极的第一沟道；连接到第一沟道的第一位线；以及设置在第一位线上从而电连接到第一位线的第一接合焊盘，其中，在垂直于第一基板的第一表面的方向上，第一位线设置在第一沟道与第一接合焊盘之间，第一沟道在第一基板与第一位线之间延伸。第二基板结构在第一基板结构上连接到第一基板结构，并包括：第二基板；在垂直于面向第一基板的第一表面的第二基板的第一表面的方向上堆叠且彼此间隔开的第二栅电极；垂直于第二基板延伸同时穿过第二栅电极的第二沟道；连接到第二沟道的第二位线；以及设置在第二位线上以电连接到第二位线的第二接合焊盘，其中，在垂直于第二基板的第一表面的方向上，第二位线设置在第二沟道与第二接合焊盘之间，第二沟道在第二基板与第二位线之间延伸。第一基板结构和第二基板结构通过第一接合焊盘和第二接合焊盘接合在一起并且彼此连接，并且第一位线分别通过第一接合焊盘和第二接合焊盘电连接到第二位线。
根据本发明构思的一方面，其可以是与前述方面相同的实施方式或不同实施方式，第一基板结构包括：第一基板；在垂直于第一基板的第一表面的方向上堆叠并彼此间隔开并且在一个方向上延伸不同长度以提供第一接触区域的第一栅电极；垂直于第一基板延伸同时穿过第一栅电极的第一沟道；连接到第一接触区域中的第一栅电极并垂直于第一基板的第一表面延伸的第一单元接触插塞；连接到第一沟道的第一位线；以及设置在第一基板结构的第一表面上的第一接合焊盘，其中第一位线在垂直于第一基板的第一表面的方向上设置在第一沟道与第一接合焊盘之间。第二基板结构可以在第一基板结构上连接到第一基板结构，并且可以包括：第二基板；在垂直于第二基板的第一表面的方向上堆叠并彼此间隔开并且在一个方向上延伸不同长度以提供第二接触区域的第二栅电极；垂直于第二基板延伸同时穿过第二栅电极的第二沟道；在第二接触区域中连接到第二栅电极并垂直于第二基板的第一表面延伸的第二单元接触插塞；连接到第二沟道的第二位线；以及接合到第一接合焊盘并设置在第二基板结构的第一表面处的第二接合焊盘。第一基板的第一表面面向第二基板的第一表面，第一基板结构的第一表面面向第二基板结构的第一表面，第一位线通过第一接合焊盘和第二接合焊盘中的相应接合焊盘电连接到第二位线，并且第一单元接触插塞中的一些分别通过第一接合焊盘和第二接合焊盘中的相应接合焊盘电连接到第二单元接触插塞。
根据本发明构思的一方面，其可以是与前述方面相同的实施方式或者不同的实施方式，第一基板结构包括：基底基板；设置在基底基板上的电路元件；设置在电路元件上的第一基板；设置在第一基板上并电连接到电路元件的第一存储单元；设置在第一存储单元上并连接到第一存储单元的第一位线；以及设置在第一位线上以分别连接到第一位线的第一接合焊盘。第二基板结构在第一基板结构上连接到第一基板结构，并包括：第二基板；设置在第二基板上的第二存储单元；设置在第二存储单元上并连接到第二存储单元的第二位线；以及设置在第二位线上以分别连接到第二位线的第二接合焊盘。第一基板结构和第二基板结构通过将第一接合焊盘接合到第二接合焊盘而彼此连接，并且第一接合焊盘和第二接合焊盘垂直地在第一位线与第二位线之间，而第一基板或第二基板不垂直地设置在第一位线与第二位线之间。
根据本发明构思的一方面，一种制造半导体器件的方法包括：形成第一基板结构，该第一基板结构通过在第一基板上形成在垂直于第一基板的第一表面的方向上堆叠且彼此间隔开的第一栅电极、垂直于第一基板延伸同时穿过第一栅电极的第一沟道、连接到第一沟道的第一位线、以及设置在第一位线上以分别电连接到第一位线的第一接合焊盘而形成；形成第二基板结构，该第二基板结构通过在第二基板上形成在垂直于第二基板的第一表面的方向上堆叠且彼此间隔开的第二栅电极、垂直于第二基板延伸同时穿过第二栅电极的第二沟道、连接到第二沟道的第二位线、以及设置在第二位线上以分别电连接到第二位线的第二接合焊盘而形成；形成第三基板结构，该第三基板结构通过在第三基板的第一表面上形成电路元件、穿过第三基板至预定深度的贯通接触插塞、以及设置在电路元件上的第三接合焊盘而形成；通过将第一接合焊盘接合到第三接合焊盘而将第三基板结构接合到第一基板结构；通过从第三基板的与第一表面相反的第二表面去除第三基板的一部分来暴露贯通接触插塞的第一端；在通过第三基板的第二表面暴露的贯通接触插塞上形成第四接合焊盘；以及通过将第二接合焊盘接合到第四接合焊盘而将第二基板结构接合到第三基板结构。
附图说明
通过以下结合附图的详细描述，本公开的以上及其它方面、特征和其它优点将被更清楚地理解，附图中：
图1是根据示例实施方式的半导体器件的示意性框图；
图2A和2B是根据示例实施方式的半导体器件的单元阵列的等效电路图；
图3A和3B是示出根据示例实施方式的半导体器件的布置的示意性布局图；
图4是根据示例实施方式的半导体器件的示意性俯视图；
图5是根据示例实施方式的半导体器件的示意性剖视图；
图6是示出根据示例实施方式的半导体器件的一部分的布局图；
图7A和7B是根据示例实施方式的半导体器件的局部放大图；
图8A和8B是根据示例实施方式的半导体器件的局部放大图；
图9至12是根据示例实施方式的半导体器件的示意性剖视图；
图13是根据示例实施方式的半导体器件的示意性剖视图；
图14A至14H是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图；
图15A至15G是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图；
图16是示出根据示例实施方式的包括半导体器件的电子设备的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的示例实施方式。在下面的描述中，诸如“上”、“上部”、“上表面”、“下”、“下部”、“下表面”和“侧表面”等的术语可以被理解为指的是参照附图，除非另外由附图标记表示并且被单独提及。
将理解，当一元件被称为“连接”或“联接”到另一元件或“在另一元件上”时，它能直接连接或联接到所述另一元件或在所述另一元件上，或者可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件，或者“接触”另一元件或“与”另一元件“接触”时，在一个或更多个接触点或连接点处不存在居间元件。用于描述元件之间关系的其它词语应以类似的方式被解释(例如“在......之间”与“直接在......之间”、“相邻”与“直接相邻”等)。
图1是根据示例实施方式的半导体器件的示意性框图。
参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和电压发生器37。
存储单元阵列20可以包括多个存储器块，并且每个存储器块可以包括多个存储单元。多个存储单元可以通过串选择线SSL、字线WL和地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在示例实施方式中，布置在相同行中的多个存储单元可以连接到相同的字线WL，并且布置在相同列中的多个存储单元可以连接到相同的位线BL。
行解码器32可以对已经输入的地址ADDR解码，并且因此可以生成并发送字线WL的驱动信号。响应于控制逻辑36的控制，行解码器32可以将从电压发生器37产生的字线电压提供给所选择的字线WL和未选择的字线WL。
页缓冲器34通过位线BL连接到存储单元阵列20，从而读取存储在存储单元中的信息。页缓冲器34可以根据操作模式临时存储要存储在存储单元中的数据，或者可以感测存储在存储单元中的数据。页缓冲器34可以包括列解码器和读出放大器。列解码器可以选择性地激活存储单元阵列20的位线BL，而读出放大器可以感测由列解码器选择的位线BL的电压，并且因此可以读取存储在已选择的存储单元中的数据。
I/O缓冲器35可以在编程操作期间接收数据DATA并将数据传送到页缓冲器34，并且可以在读取操作期间向外输出由页缓冲器34传送的数据DATA。I/O缓冲器35可以将已输入的地址或命令发送到控制逻辑36。
控制逻辑36可以控制行解码器32和页缓冲器34的操作。控制逻辑36可以接收从外部源发送的控制信号和外部电压，并且可以根据已接收的控制信号来操作。控制逻辑36可以响应于控制信号控制读取、写入和/或擦除操作。
电压发生器37可以使用外部电压产生内部操作所需的电压，例如编程电压、读取电压、擦除电压等。由电压发生器37产生的电压可以通过行解码器32传送到存储单元阵列20。
图2A和2B是根据示例实施方式的半导体器件的单元阵列的等效电路图。
参照图2A，存储单元阵列20A可以包括多个第一存储单元串CS1，每个第一存储单元串CS1包括彼此串联连接的第一存储单元MC1以及串联连接到第一存储单元MC1两端的第一地选择晶体管GST1和第一串选择晶体管SST1_1和SST1_2。多个第一存储单元串CS1可以并联连接到相应的第一位线BL1_0至BL1_2。多个第一存储单元串CS1可以共同连接到第一公共源极线CSL1。换句话说，多个第一存储单元串CS1可以设置在多个第一位线BL1_0至BL1_2与单个第一公共源极线CSL1之间。在一示例实施方式中，多个第一公共源极线CSL1可以被二维地布置。
此外，存储单元阵列20A可以包括多个第二存储单元串CS2，每个第二存储单元串CS2包括设置在第一位线BL1_0至BL1_2的上部上并且彼此串联连接的第二存储单元MC2以及串联连接到第二存储单元MC2两端的第二地选择晶体管GST2和第二串选择晶体管SST2_1和SST2_2。多个第二存储单元串CS2可以并联连接到相应的第二位线BL2_0到BL2_2。多个第二存储单元串CS2可以共同连接到第二公共源极线CSL2。如图所示，多个第二存储单元串CS2可以设置在多个第二位线BL2_0至BL2_2与单个第二公共源极线CSL2之间。
垂直设置在存储单元阵列20A中的第一位线BL1_0至BL1_2和第二位线BL2_0至BL2_2可以彼此电连接。基于第一位线BL1_0至BL1_2和第二位线BL2_0至BL2_2，第一存储单元串CS1和第二存储单元串CS2可以具有基本相同的电路结构。在第一存储单元串CS1和第二存储单元串CS2中，第一串选择线SSL1_1和SSL1_2以及第二串选择线SSL2_1和SSL2_2可以彼此电连接并且可以处于等电位状态，并且第一地选择线GSL1和第二地选择线GSL2也可以彼此电连接并且可以处于等电位状态。然而，可以将不同的信号施加到第一字线WL1_0至WL1_n和第二字线WL2_0至WL2_n。因此，可以分别在第一存储单元MC1和第二存储单元MC2上写入不同类型的数据。在下文中，将一起描述对第一存储单元串CS1和第二存储单元串CS2共同的描述，而不区分第一存储单元串CS1和第二存储单元串CS2。
彼此串联连接的存储单元MC1和MC2可以由用于选择存储单元MC1和MC2的字线WL1_0至WL1_n和WL2_0至WL2_n控制。存储单元MC1和MC2的每个可以包括数据存储元件。布置在离公共源极线CSL1和CSL2基本相同距离处的存储单元MC1和MC2的栅电极可以共同连接到字线WL1_0至WL1_n和WL2_0至WL2_n中的一个，并且可以处于等电位状态。或者，即使当存储单元MC1和MC2的栅电极布置在离公共源极线CSL1和CSL2基本相同的距离处时，设置在不同行或列中的栅电极也可以被独立地控制。
地选择晶体管GST1和GST2可以由地选择线GSL1和GSL2控制，并且可以连接到公共源极线CSL1和CSL2。串选择晶体管SST1_1、SST1_2、SST2_1和SST2_2可以由串选择线SSL1_1、SSL1_2、SSL2_1和SSL2_2控制，并且可以连接到位线BL1_0至BL1_2和BL2_0至BL2_2。图2A示出了其中单个地选择晶体管GST1和GST2以及两个串选择晶体管SST1_1、SST1_2、SST2_1和SST2_2分别连接到彼此串联连接的多个存储单元MC1和MC2的结构。以不同的方式，单个串选择晶体管或多个地选择晶体管也可以连接到存储单元。一个或更多个虚设线DWL1和DWL2或缓冲线可以进一步设置在字线WL1_0至WL1_n和WL2_0至WL2_n当中最上面的字线WL1_n和WL2_n与串选择线SSL1_1、SSL1_2、SSL2_1和SSL2_2之间。在一示例实施方式中，一个或更多个虚设线DWL1和DWL2也可以设置在最下面的字线WL1_0和WL2_0与地选择线GSL1和GSL2之间。在本说明书中，术语“虚设”所指的元件可以具有与其它部件相同或相似的结构和形状，并且可以仅用于指代作为图案存在而在器件中不具有实际功能的部件(例如它可以连接到存储单元，该存储单元存储的信息被主机或控制器忽略)。
当信号通过串选择线SSL1_1、SSL1_2、SSL2_1和SSL2_2施加到串选择晶体管SST1_1、SST1_2、SST2_1和SST2_2时，通过位线BL1_0至BL1_2和BL2_0至BL2_2施加的信号可以被发送到彼此串联连接的存储单元MC1和MC2，并且可以执行数据读取操作和数据写入操作。此外，预定的擦除电压通过基板施加，因此可以执行用于擦除写在存储单元MC1和MC2上的数据的擦除操作。在一示例实施方式中，存储单元阵列20A可以包括与位线BL1_0至BL1_2和BL2_0至BL2_2电隔离的至少一个虚设存储单元串。
如图2A中能看出地，在一个实施方式中，存储单元阵列20A可以具有围绕阵列的其中位线BL1_0至BL1_2和BL2_0至BL2_2彼此连接的部分的双侧对称结构。
参照图2B，垂直设置在存储单元阵列20B中的第一位线BL1_0至BL1_2和第二位线BL2_0至BL2_2可以彼此电连接。以类似于图2A中所示的方式，基于第一位线BL1_0至BL1_2和第二位线BL2_0至BL2_2，第一存储单元串CS1和第二存储单元串CS2可以具有基本相同的电路结构。然而，以与
图2A中所示的方式不同的方式，在第一存储单元串CS1和第二存储单元串CS2中，第一字线WL1_0至WL1_n和第二字线WL2_0至WL2_n可以彼此电连接并且可以处于等电位状态。此外，第一地选择线GSL1和第二地选择线GSL2也彼此电连接并且可以处于等电位状态。另一方面，第一串选择线SSL1_1和SSL1_2以及第二串选择线SSL2_1和SSL2_2可以通过施加不同的信号来单独控制。因此，可以分别在第一存储单元MC1和第二存储单元MC2上写入不同类型的数据。另一方面，在示例实施方式中，第一串选择线SSL1_1和SSL1_2以及第二串选择线SSL2_1和SSL2_2可以彼此电连接。在这种情况下，第一存储单元串CS1和第二存储单元串CS2可以以相同的方式操作，并且可以以相同的方式在第一存储单元MC1和第二存储单元MC2中写入和擦除数据。
图3A和3B是示出根据示例实施方式的半导体器件的布置的示意性布局图。
参照图3A，半导体器件10A可以包括在垂直方向上堆叠的第一基板结构S1和第二基板结构S2。第一基板结构S1可以包括第一区域R1和第二区域R2，第一区域R1可以形成图1的外围电路30，并且第二区域R2可以形成存储单元阵列20。第一区域R1可以包括行解码器DEC、页缓冲器PB和其它外围电路PERI。第二区域R2可以包括第一存储单元阵列MCA1和贯通布线区域TB。第二基板结构S2可以形成存储单元阵列20，并且可以包括第二存储单元阵列MCA2。在一些实施方式中，第一区域R1是跨越第一垂直高度范围的第一垂直区域，第二区域R2是跨越第二垂直高度范围的第二垂直区域。第一区域R1可以被称为第一水平或底部水平，第二区域R2可以被称为第二水平或中间水平，第二基板结构S2可以被描述为处于第三水平，或顶部水平。
在第一区域R1中，行解码器DEC对应于以上参照图1描述的行解码器32，页缓冲器PB可以对应于与页缓冲器34对应的区域。此外，其它外围电路PERI可以是包括图1的控制逻辑36和电压发生器37的区域，并且可以包括例如锁存电路、高速缓冲电路或读出放大器。另外，其它外围电路PERI可以包括图1的I/O缓冲器35，并且可以包括静电放电(ESD)元件或数据输入/输出电路。在示例实施方式中，I/O缓冲器35可以被设置为在其它外围电路PERI周围形成单独的区域。
在第一区域R1中，上述各种电路区域DEC、PB和PERI的至少一部分可以设置在第二区域R2的第一存储单元阵列MCA1的下部中。例如，页缓冲器PB和其它外围电路PERI可以被设置为与第一存储单元阵列MCA1的下部中的第一存储单元阵列MCA1交叠。然而，在示例实施方式中，第一区域R1中包括的电路和布置可以被不同地改变，因此设置为与第一存储单元阵列MCA1交叠的电路也可以被不同地改变。
在第二区域R2中，第一存储单元阵列MCA1可以彼此间隔开并且平行设置。然而，在示例实施方式中，设置在第二区域R2中的第一存储单元阵列MCA1的数量和布置可以被不同地改变。例如，根据示例实施方式的第一存储单元阵列MCA1可以连续且重复地布置。
贯通布线区域TB可以是包括穿过第二区域R2并连接到第一区域R1的布线结构的区域。贯通布线区域TB可以设置在第一存储单元阵列MCA1的至少一侧上，并且可以包括例如布线结构，诸如电连接到第一区域R1的行解码器DEC的接触插塞等。然而，贯通布线结构可以设置在第一存储单元阵列MCA1中。例如，可以在其中设置包括电连接到第一区域R1的页缓冲器PB的布线结构的区域。
在第二基板结构S2中，第二存储单元阵列MCA2可以彼此间隔开并且平行设置。第二存储单元阵列MCA2可以设置在与第一基板结构S1的第一存储单元阵列MCA1对应的位置，但是不限于此。在示例实施方式中，设置在第二基板结构S2中的第二存储单元阵列MCA2的数量和布置可以被不同地改变。
参照图3B，半导体器件10B可以包括在垂直方向上堆叠的第一基板结构S1、第二基板结构S2和第三基板结构S3。第一基板结构S1和第二基板结构S2可以形成图1的存储单元阵列20。设置在第一基板结构S1与第二基板结构S2之间的第三基板结构S3可以形成图1的外围电路30。第一基板结构S1和第二基板结构S2可以分别包括第一存储单元阵列MCA1和第二存储单元阵列MCA2。第三基板结构S3可以包括行解码器DEC、页缓冲器PB和其它外围电路PERI，以上参照图3A描述的第一区域R1的描述可以以类似的方式应用。
图4是根据示例实施方式的半导体器件的示意性俯视图。在图4中，仅示出了半导体器件100的第一存储单元区域CELL1的主要部件。图5是根据示例实施方式的半导体器件的示意性剖视图。图5示出了包括第一存储单元区域CELL1的剖面的沿图4的线I-I'截取的剖面。
参照图4和5，半导体器件100可以包括垂直堆叠的第一基板结构S1和第二基板结构S2。第一基板结构S1可以包括第一存储单元区域CELL1和外围电路区域PERI。第二基板结构S2可以包括第二存储单元区域CELL2。
在第一基板结构S1中，第一存储单元区域CELL1可以设置在外围电路区域PERI的上端(例如顶面或顶表面)上。在示例实施方式中，另一方面，第一存储单元区域CELL1可以设置在外围电路区域PERI的下端(例如底面或底表面)上。外围电路区域PERI可以包括基底基板101、设置在基底基板101上的电路元件120、以及电路接触插塞160和电路布线170。
基底基板101可以具有在X方向和Y方向上延伸的上表面。基底基板101可以具有在其中形成的分开的元件分隔层，使得可以限定有源区域。有源区域的一部分可以具有设置在其中并包括杂质的源极/漏极区域105。基底基板101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，基底基板101可以提供为单晶体晶片。基底基板101可以被描述为基底半导体基板，或者更一般地被描述为半导体基板，其可以通过使用序数标识符(例如第一、第二或第三)与半导体器件的其它半导体基板区分开。将理解，尽管术语第一、第二、第三等可以在此用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。除非上下文另有说明，否则这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开，例如作为命名规则。因此，在说明书的一个部分中讨论的第一元件、部件、区域、层或部分可以在说明书的另一部分或在权利要求中被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。另外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，在权利要求中它仍然可以被称为“第一”或“第二”，从而将不同的所要求的元件彼此区分开。
电路元件120可以包括例如平面晶体管。每个电路元件120可以包括电路栅极电介质层122、间隔物层124和电路栅电极125。源极/漏极区域105可以设置在电路栅电极125两侧的基底基板101中。
外围区域绝缘层190可以设置在基底基板101上的电路元件120上。电路接触插塞160可以穿过外围区域绝缘层190以连接到源极/漏极区域105，并且可以包括从基底基板101顺序定位的第一至第三电路接触插塞162、164和166。电路接触插塞160可以允许电信号施加到电路元件120。在未示出的区域中，电路接触插塞160可以连接到电路栅电极125。电路布线170可以连接到电路接触插塞160，并且可以包括形成多个层的第一至第三电路布线172、174和176。
如图4所示，第一存储单元区域CELL1可以包括：具有单元阵列区域CAR(其是第一区域)和单元连接区域CTR(其是第二区域)的第一基板201；堆叠在第一基板201上的第一栅电极230；与第一栅电极230交替堆叠的第一层间绝缘层220；延伸同时穿过第一栅电极230的堆叠结构的栅极分隔区域SR；穿过第一栅电极230的一部分的上分隔区域SS；设置为穿过第一栅电极230的第一沟道CH1；以及覆盖第一栅电极230的第一单元区域绝缘层290。第一存储单元区域CELL1还可以包括第一单元接触插塞260、第一贯通接触插塞261、第一下接触插塞262、第一位线270和270a、第二下接触插塞264和第一接合焊盘280，它们是用于向第一沟道CH1和第一栅电极230施加信号的布线结构。
第一基板201的单元阵列区域CAR可以是其中第一栅电极230垂直堆叠并且设置第一沟道CH1的区域，并且可以是与图1的存储单元阵列20对应的区域，而单元连接区域CTR可以是其中第一栅电极230纵向延伸不同长度的区域，并且可以对应于用于将存储单元阵列20电连接到图1的外围电路30的区域。描述为在特定方向上“纵向”延伸的项目、层、或者项目或层的部分具有在特定方向上的长度和与该方向垂直的宽度，其中长度大于宽度。单元连接区域CTR可以沿至少一个方向(例如X方向)设置在单元阵列区域CAR的至少一端。
第一基板201可以具有在X方向和Y方向上延伸的上表面。第一基板201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。例如，第一基板201可以设置为多晶层或外延层。第一基板201可以被描述为存储单元区域半导体基板，或者更一般地被描述为半导体基板，其可以通过使用序数标识符(例如第一、第二或第三)与半导体器件的其它半导体基板区分开。
第一栅电极230可以在垂直于第一基板201的方向上堆叠并且彼此间隔开，从而与第一层间绝缘层220一起形成堆叠结构。第一栅电极230可以包括：第一下栅电极231，形成图2A的第一地选择晶体管GST1的栅极；第一存储栅电极232至236，形成多个第一存储单元MC1的栅极；以及第一上栅电极237和238，形成第一串选择晶体管SST1_1和SST1_2的栅极。形成第一存储单元MC1的栅极的第一存储栅电极232至236的数量可以取决于半导体器件100的容量来确定。根据一示例实施方式，第一串选择晶体管SST1_1和SST1_2的第一上栅电极237和238以及第一地选择晶体管GST1的第一下栅电极231可以以一个或两个或更多的量提供，并且可以具有与第一存储单元MC1的第一栅电极230的结构相同或不同的结构。与第一上栅电极237和238或第一下栅电极231相邻的一些第一栅电极230(例如第一存储栅电极232至236)可以是虚设栅电极。
第一栅电极230可以堆叠在单元阵列区域CAR中并且彼此间隔开，并且可以从单元阵列区域CAR纵向延伸不同的长度到单元连接区域CTR中以形成台阶式阶梯结构。第一栅电极230在X方向上呈台阶式，如图5所示，并且可以设置为在Y方向上呈台阶式。由于台阶式部分，下部中的第一栅电极230比上部中的第一栅电极230延伸更长进入单元连接区域CTR(并且在X方向上具有更长的总长度)，因此第一栅电极230可以提供向上暴露的接触区域CP。第一栅电极230可以分别连接到接触区域CP中的第一单元接触插塞260。
如图4所示，第一栅电极230可以设置为在Y方向上通过沿X方向延伸的栅极分隔区域SR彼此分开。在栅极分隔区域SR当中沿X方向连续延伸的一对栅极分隔区域SR之间的第一栅电极230可以形成单个存储块，但是存储块的范围不限于此。第一栅电极230的一部分(例如第一存储栅电极232至236)可以在单个存储块中形成单层。
第一层间绝缘层220可以设置在第一栅电极230之间。第一层间绝缘层220也可以设置为以类似于第一栅电极230的方式在垂直于第一基板201的上表面的方向上彼此间隔开并且在X方向上纵向延伸。第一层间绝缘层220可以包含绝缘材料，诸如硅氧化物或硅氮化物。
栅极分隔区域SR可以被设置为穿过单元阵列区域CAR和单元连接区域CTR中的第一栅电极230并且在X方向上延伸。栅极分隔区域SR可以布置为彼此平行。在栅极分隔区域SR中，连续延伸的图案和间歇延伸的图案可以在Y方向上交替设置。然而，栅极分隔区域SR的布置顺序、数量等不限于图4所示的那些。栅极分隔区域SR可以穿过堆叠在第一基板201上的整个第一栅电极230，并且可以连接到第一基板201。参照图2A和2B描述的第一公共源极线CSL1可以设置在栅极分隔区域SR中，并且虚设公共源极线可以设置在栅极分隔区域SR的至少一部分中。然而，根据示例实施方式，第一公共源极线CSL1可以设置在第一基板201中或第一基板201下方。
上分隔区域SS可以在栅极分隔区域SR之间沿X方向延伸。上分隔区域SS可以设置在单元连接区域CTR和单元阵列区域CAR的一部分中，以穿过第一栅电极230当中的一部分第一栅电极230(包括第一上栅电极237和238)。由上分隔区域SS分开的第一上栅电极237和238可以形成不同的第一串选择线SSL1_1和SSL1_2(参见图2A和2B)。上分隔区域SS可以包括绝缘层。上分隔区域SS可以在Y方向上将例如包括第一上栅电极237和238的总共三个第一栅电极230彼此分开。然而，在示例实施方式中，可以不同地改变由上分隔区域SS分开的第一栅电极230的数量。在示例实施方式中，第一基板结构S1还可以包括将第一栅电极230当中的第一下栅电极231分开的绝缘层。例如，绝缘层可以被设置为在沿直线彼此间隔开并间歇地布置的栅极分隔区域SR之间的区域中将第一下栅电极231分开。
贯通布线绝缘层295可以被设置为从第一栅电极230的上部穿过第一栅电极230和第一层间绝缘层220。贯通布线绝缘层295可以是其中设置用于连接第一存储单元区域CELL1和外围电路区域PERI的布线结构的区域。贯通布线绝缘层295可以包括诸如硅氧化物或硅氮化物的绝缘材料。
第一沟道CH1可以在单元阵列区域CAR上以行和列彼此间隔开。第一沟道CH1可以设置为形成网格图案或者在一方向上设置成Z字形。第一沟道CH1可以具有柱形状，并且可以具有根据高宽比朝向第一基板201变窄的倾斜侧表面。在示例实施方式中，虚设沟道可以进一步设置在单元阵列区域CAR的与单元连接区域CTR相邻的端部中以及单元连接区域CTR中。关于第一沟道CH1的具体结构，可以以类似的方式应用下面描述的第二沟道CH2的描述。
第一存储单元区域CELL1还可以包括第一单元接触插塞260、第一贯通接触插塞261、第一下接触插塞262、第一位线270和270a、第二下接触插塞264和第一接合焊盘280，它们是用于与外围电路区域PERI和第二基板结构S2电连接的布线结构。上述布线结构可以包括导电材料。布线结构可以包括例如钨(W)、铝(Al)、铜(Cu)、钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。
第一单元接触插塞260可以穿过第一单元区域绝缘层290以连接到接触区域CP中的第一栅电极230。第一单元接触插塞260可以具有圆柱形状。在示例实施方式中，第一单元接触插塞260可以具有根据高宽比朝向第一基板201变窄的倾斜侧表面。因此，第一单元接触插塞260可以具有朝向第一基板201逐渐变细的锥形形状。根据示例实施方式，连接到某些第一栅电极230的一些第一单元接触插塞260可以是虚设接触插塞。
第一贯通接触插塞261可以垂直延伸，并且可以在下部连接到外围电路区域PERI的电路布线170。第一贯通接触插塞261可以在第一栅电极230的堆叠结构中穿过贯通布线绝缘层295和第一基板201，并且可以在第一栅电极230的堆叠结构外部穿过第一单元区域绝缘层290。第一贯通接触插塞261可以通过第一基板201和侧绝缘层292被绝缘。
第一下接触插塞262可以设置在第一沟道CH1、第一单元接触插塞260和第一贯通接触插塞261上。
第一位线270和270a可以在第一下接触插塞262的上端处设置在第一下接触插塞262与第二下接触插塞264之间。第一位线270和270a可以包括连接到第一沟道CH1的第一位线270以及连接到第一单元接触插塞260和第一贯通接触插塞261的第一位线270a。连接到第一沟道CH1的第一位线270可以对应于图2A的第一位线BL1_0至BL1_2(注意图2A仅是整个半导体器件100的代表性部分，并且未示出与图4和5相同数量的第一位线)。连接到第一单元接触插塞260和第一贯通接触插塞261的第一位线270a不对应于图2A的第一位线BL1_0至BL1_2，并且可以是在与连接到第一沟道CH1的第一位线270的工艺相同的工艺中形成在相同水平处的布线。连接到第一单元接触插塞260的第一位线270a被示出为设置在所有第一栅电极230上，但不限于此。
第二下接触插塞264设置在第一位线270和270a上，并且可以在上部连接到第一接合焊盘280。
第一接合焊盘280设置在第二下接触插塞264上，并且第一接合焊盘280的上表面可以通过第一单元区域绝缘层290相对于第一基板结构S1的上表面被暴露。第一接合焊盘280可以用作用于接合第一基板结构S1和第二基板结构S2的接合层。如在此所描述的，接合焊盘或其它焊盘由导电材料形成并且具有基本平坦或平面的外表面。与其它布线结构相比，第一接合焊盘280可以具有大的平面面积，从而与第二基板结构S2接合并由此提供电连接路径。
第一接合焊盘280可以以恒定图案布置在单元阵列区域CAR和单元连接区域CTR中的每个中。第一接合焊盘280可以设置在单元阵列区域CAR和单元连接区域CTR中的相同水平处，并且可以具有相同或不同的尺寸。第一接合焊盘280可以在平面上具有例如圆形或椭圆形形状，但不限于此。第一接合焊盘280可以在单元阵列区域CAR中具有第一最大长度L1并且可以在单元连接区域CTR中具有第二最大长度L2，并且第一最大长度L1和第二最大长度L2可以相等或不同。这里，“最大长度”当在平面上具有圆形形状时表示对应于直径的长度，并且当在平面上具有多边形形状时表示最长对角线的长度。第一最大长度L1可以大于第一沟道CH1的最大宽度。例如，第一最大长度L1和第二最大长度L2可以在几百纳米到几微米的范围内。第一接合焊盘280可以包括导电材料，例如铜(Cu)。
以类似于第一存储单元区域CELL1的方式，第二基板结构S2的第二存储单元区域CELL2可以包括：具有单元阵列区域CAR和单元连接区域CTR的第二基板301；堆叠在第二基板301上的第二栅电极330；延伸同时穿过第二栅电极330的堆叠结构的栅极分隔区域SR；穿过第二栅电极330的一部分的上分隔区域SS；以及设置为穿过第二栅电极330的第二沟道CH2。第二存储单元区域CELL2还可以包括在第二基板301上与第二栅电极330交替堆叠的第二层间绝缘层320、在第二沟道CH2中的第二沟道区域340、第二栅极电介质层345、第二沟道绝缘层350、第二沟道焊盘355和第二单元区域绝缘层390。第二存储单元区域CELL2还可以包括第二单元接触插塞360、第二贯通接触插塞361、第一上接触插塞362、第二位线370和370a、第二上接触插塞364和第二接合焊盘380，它们是用于将信号施加到第二沟道CH2和第二栅电极330的布线结构。
在第二基板结构S2中，基于第一基板结构S1的界面，至少栅电极和沟道可以具有与第一基板结构S1的栅电极和沟道对称的结构。关于形成第二基板结构S2的每个部件，对第一基板结构S1的第一存储单元区域CELL1中的每个部件的描述可以以类似的方式应用于此，除非另外描述。在下面第二基板结构S2作为单一结构的讨论中，第二基板301被描述为第二基板结构S2的底部，并且在该背景下描述第二基板结构S2的其它部件的取向。第二基板301可以稍后结合整个半导体器件100作为半导体器件100的顶部或者在某些其它部件之上来描述。
第二基板301可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，第二基板301可以被提供为单晶体晶片，可以由与基底基板101相同的基板形成，并且可以由具有与第一基板201的结晶度不同的结晶度的材料形成。第二基板301可以被描述为存储单元区域半导体基板，或者更一般地被描述为半导体基板，其可以通过使用序数标识符(例如第一、第二或第三)与半导体器件的其它半导体基板区分开。基底基板101、第一基板201和第二基板301可以被描述为不同水平的基板，诸如第一水平基板、第二水平基板和第三水平基板，其中水平指的是在半导体器件100内不同的垂直水平。
与第一栅电极230的量相同量的第二栅电极330可以堆叠在第三基板301上。然而，在示例实施方式中，第二栅电极330的数量可以被不同地改变，第二栅电极330可以提供为与第一栅电极230的量不同的量。
第二沟道区域340可以设置在第二沟道CH2中。在第二沟道CH2中，第二沟道区域340可以具有围绕形成在其中的第二沟道绝缘层350的环形形式。然而，根据一示例实施方式，第二沟道区域可以具有柱形状而没有第二沟道绝缘层350，诸如圆柱形或棱柱形。第二沟道区域340可以连接到第二沟道区域下部中的第二外延层307。第二沟道区域340可以包含诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂杂质的材料，或者包含p型或n型杂质的材料。根据连接到第二沟道焊盘355的上布线结构的布置，设置在栅极分隔区域SR与上分隔区域SS之间的Y方向上的直线上的第二沟道CH2可以连接到不同的第二位线370。
第二沟道焊盘355可以设置在第二沟道CH2中的第二沟道区域340的上部中。第二沟道焊盘355可以设置为覆盖第二沟道绝缘层350的上表面并且电连接到第二沟道区域340。第二沟道焊盘355可以包括例如掺杂多晶硅。
第二栅极电介质层345可以设置在第二栅电极330与第二沟道区域340之间。虽然未具体示出，但是第二栅极电介质层345可以包括从第二沟道区域340顺序堆叠的隧道层、电荷存储层和阻挡层。隧道层可以允许电荷隧穿到电荷存储层，并且可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、或其组合。电荷存储层可以是电荷捕获层或浮栅导电层。阻挡层可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料、或其组合。在示例实施方式中，第二栅极电介质层345的至少一部分可以沿着第二栅电极330在水平方向上延伸。
第二外延层307可以在第二沟道CH2的下端中设置在第二基板301上，并且可以设置在至少一个第二栅电极330的侧表面中。第二外延层307可以设置在第二基板301的凹入区域中。第二外延层307的上表面的水平可以高于最下面的第二栅电极331的上表面的水平，并且可以低于位于其上方的第二栅电极332的下表面的水平，但不限于图中所示的那些。在示例实施方式中，第二外延层307可以被省略。在这种情况下，第二沟道区域340可以直接连接到第二基板301，或者可以连接到第二基板301上的另一导电层。
第二单元接触插塞360可以仅设置于在图中所示的第二栅电极330的(例如在X方向上的)一端处连接到第一基板结构S1的第一单元接触插塞260的第二栅电极330上。因此，连接到第二存储栅电极332至336的第二单元接触插塞360可以在第二栅电极330的沿第二栅电极330的堆叠结构的X方向的另一端处连接到第二栅电极330。第二栅电极330在X方向上的另一端也可以具有台阶式阶梯结构。在这种情况下，连接到第二存储栅电极332至336的第二单元接触插塞360可以通过第一贯通接触插塞261连接到第一基板结构S1的外围电路区域PERI。然而，示例实施方式不限于此，根据示例实施方式，第二单元接触插塞360可以设置在第二存储栅电极332至336上。然而，在这种情况下，设置在第二存储栅电极332至336上的第二单元接触插塞360不连接到第一单元接触插塞260，并且可以连接到图中未示出的区域中的第一基板结构S1的外围电路区域PERI。
第二贯通接触插塞361可以穿过第二单元区域绝缘层390以连接到第二基板301，并且可以在下端处通过第二接合焊盘380连接到第一存储单元区域CELL1的第一贯通接触插塞261。
第一基板结构S1和第二基板结构S2可以通过第一接合焊盘280和第二接合焊盘380的接合(例如铜(Cu)-铜(Cu)接合)而被接合。第一接合焊盘280和第二接合焊盘380可以具有比布线结构的其它构造(诸如第一位线270和第二位线370)的面积相对更大的面积，因此第一基板结构S1与第二基板结构S2之间的电连接的可靠性可以被改善。在示例实施方式中，第一基板结构S1和第二基板结构S2可以通过由于以下接合的混合接合而被接合：第一接合焊盘280和第二接合焊盘380的接合、以及设置在第一接合焊盘280和第二接合焊盘380周围的第一单元区域绝缘层290和第二单元区域绝缘层390的电介质-电介质接合。
详细地，在半导体器件100中，与第一基板结构S1和第二基板结构S2的接合界面相邻设置的第一位线270和第二位线370可以通过包括第一接合焊盘280和第二接合焊盘380的布线结构彼此电连接。第一位线270和第二位线370可以通过第二下接触插塞264、第一接合焊盘280和第二接合焊盘380以及第二上接触插塞364物理地和电地连接。详细地，在Z方向上平行地垂直设置的第一位线270和第二位线370可以彼此电连接。此外，例如，在Z方向上彼此相对地垂直设置的第一沟道CH1和第二沟道CH2可以彼此电连接，但是实施方式不限于此。因此，彼此直接相对地垂直设置的第一沟道CH1和第二沟道CH2可以具有共用第一位线270和第二位线370的结构。然而，根据示例实施方式，第一沟道CH1可以与在水平方向上彼此间隔开的第二沟道CH2而不是在Z方向上与第一沟道CH1直接相对的第二沟道CH2共用第一位线270和第二位线370。如上所述，半导体器件100可以具有位线共用结构，并且由于上述结构，可以提高集成度。尽管未在图5中示出，但是在一些实施方式中，第一基板结构S1的单元阵列区域CAR中的每个第一位线270连接到相应的第二下接触插塞264和第一接合焊盘280，并且第二基板结构S2的单元阵列区域CAR中的每个第二位线370连接到相应的第二上接触插塞364和第二接合焊盘380。
在半导体器件100中，第一栅电极230和第二栅电极330中的至少一些可以彼此电连接。在一示例实施方式中，如图2A的电路图和图5所示，第一栅电极230当中形成第一串选择晶体管SST1_1和SST1_2的栅极的第一上栅电极237和238以及形成第一地选择晶体管GST1的栅极的第一下栅电极231可以分别电连接到第二栅电极330当中形成第二串选择晶体管SST2_1和SST2_2的栅极的第二上栅电极337和338以及形成第二地选择晶体管GST2的栅极的第二下栅电极331。然而，根据示例实施方式，串选择晶体管SST1_1、SST1_2、SST2_1和SST2_2中的仅一个以及地选择晶体管GST1和GST2可以彼此电连接。或者，所有第一栅电极230和第二栅电极330可以被单独控制。彼此电连接的第一栅电极230和第二栅电极330可以通过包括第一接合焊盘280和第二接合焊盘380的布线结构在界面处直接电连接。这里描述的直接电连接是指两个部件之间经由其间形成的连续导电路径的连接。详细地，第一栅电极230和第二栅电极330可以通过第一单元接触插塞260、第一下接触插塞262、第一位线270a、第二下接触插塞264、第一接合焊盘280和第二接合焊盘380、第二上接触插塞364、第二位线370a、第一上接触插塞362和第二单元接触插塞360物理地和电地彼此连接。在未示出的区域中，最上部中的第一栅电极238和第二栅电极338以类似于下部中的第一栅电极237和第二栅电极337的方式通过第一接合焊盘280和第二接合焊盘380也彼此连接。
如图5中能看出地，在半导体器件100中，第二基板结构S2的第二存储单元区域CELL2的单元阵列区域CAR以对称的方式形成在第一基板结构S1的第一存储单元区域CELL1的单元阵列区域CAR上。因此，关于在底部具有基底基板101的整个半导体器件100，底部基板结构中的各种插塞(例如第一基板结构S1的第一单元接触插塞260和第一贯通接触插塞261)在第一方向上(诸如向下)逐渐变细，使得它们的宽度在向下方向上变小，并且顶部基板结构中的各种插塞(例如第二基板结构S2的第二单元接触插塞360和第二贯通接触插塞361)在第二方向上(诸如向上)逐渐变细，使得它们的宽度在向下方向上变大。因此，第一(例如上部)基板结构(例如第二基板结构S2)中的某些插塞的逐渐变细的方向可以与第二(例如下部)基板结构(例如第一基板结构S1)中的某些插塞的逐渐变细的方向相反。
图6是示出根据示例实施方式的半导体器件的一部分的布局图。
参照图6，图4的单元阵列区域CAR的一部分被示出，并且第一沟道CH1、第一位线270、第二下接触插塞264和第一接合焊盘280在平面上的布置被示出。
第一位线270在一个方向上延伸，并且两个第一位线270可以位于单个第一沟道CH1的上部上方。第一接合焊盘280可以设置在第一位线270的上部上方，并且至少一个第一接合焊盘280可以连接用于每个第一位线270。连接到第一位线270的每个第一接合焊盘280可以在连接点处设置在第一位线270的上部上方，并且可以通过第二下接触插塞264连接到第一位线270。第二下接触插塞264被示出为四边形，但是不限于此，并且可以具有各种形状，诸如细长形状、椭圆形或圆形。此外，在示例实施方式中，第二下接触插塞264沿第一位线270在Y方向上延伸，并且可以设置为比第一接合焊盘280长。
第一接合焊盘280可以布置为形成斜的图案。作为示例，第一接合焊盘280可以在X方向上设置成用于四个第一沟道CH1的平行行，其中平行行相对于第一位线270的延伸方向是斜的。在Y方向上，第一接合焊盘280可以设置在相邻的第一位线270上、在X方向上偏移。第一接合焊盘280在X方向上具有第一节距D1，并且在Y方向上具有第二节距D2，第一位线270延伸到Y方向。这里，“节距”表示在平面上彼此相邻的部件的中心之间的长度。当部件彼此间隔开时，“节距”表示一长度—部件的最大长度和部件之间的最小距离之和。第二节距D2可以大于第一节距D1，但不限于此。在示例实施方式中，可以考虑单元阵列区域CAR的尺寸、第一位线270的数量和尺寸、第一接合焊盘280的尺寸等来确定第一节距D1和第二节距D2。
图7A和7B是根据示例实施方式的半导体器件的局部放大图。图7A和7B分别示出了图5的放大区域A以及与区域A对应的放大区域。
参照图7A，放大并示出了第一沟道CH1的上部中的布线结构的布置。此外，第一沟道CH1的第一沟道区域240、第一栅极电介质层245、第一沟道绝缘层250和第一沟道焊盘255一起被示出。如上面参照图5所述，第一下接触插塞262、第一位线270、第二下接触插塞264和第一接合焊盘280顺序地设置在第一沟道CH1的上部上。
参照图7B，示出了根据另一示例实施方式的布线结构的结构。布线结构可以包括顺序地堆叠在第一沟道CH1的上部上的第一下接触插塞262、附加接触插塞263、第一位线270、第二下接触插塞264和第一接合焊盘280。在该示例实施方式中，附加接触插塞263可以进一步设置在第一下接触插塞262与第一位线270之间。此外，根据一示例实施方式的半导体器件还可以包括围绕第一接合焊盘280的接合电介质层293。接合电介质层293可以具有与接合焊盘280的顶表面共面的顶表面。接合电介质层293也设置在第二基板结构S2的下表面上，因此可以在其上执行电介质-电介质接合。接合电介质层293可以用作第一接合焊盘280的扩散防止层。接合电介质层293可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
图8A和8B是根据示例实施方式的半导体器件的局部放大图。图8A和8B分别示出了图5的放大区域B和与区域B对应的放大区域。
参照图8A，放大并示出了第一单元接触插塞260的上部中的布线结构的布置。如上面参照图5所述，第一下接触插塞262、第一位线270a、第二下接触插塞264和第一接合焊盘280顺序地设置在第一单元接触插塞260的上部上。设置在第一单元接触插塞260的上部中的第一位线270a不是用作半导体器件中图2A所示的第一位线BL1_0至BL1_2的层，但可以是用作用于垂直连接的布线的层。
参照图8B，示出了根据另一示例实施方式的布线结构的结构。布线结构可以包括顺序地堆叠在第一单元接触插塞260的上部上的第一下接触插塞262、附加接触插塞263、第一位线270a、第二下接触插塞264和第一接合焊盘280。换句话说，在一示例实施方式中，附加接触插塞263可以进一步设置在第一下接触插塞262与第一位线270a之间。此外，根据一示例实施方式的半导体器件还可以包括围绕第一接合焊盘280的接合电介质层293。
如图7A至8B所示，设置在第一沟道CH1的上部和第一单元接触插塞260上的布线结构的结构和形式可以在示例实施方式中被不同地改变。此外，在单个半导体器件中，设置在第一沟道CH1的上部和第一单元接触插塞260的上部中的布线结构的结构不必相同，并且可以在其上提供不同的布线结构。
图9至12是根据示例实施方式的半导体器件的示意性剖视图。
参照图9，在半导体器件100a中，如图2B的电路图所示，第一栅电极230当中形成第一存储单元MC1的栅极的第一存储栅电极232至236以及形成第一地选择晶体管GST1的栅极的第一下栅电极231可以分别电连接到第二栅电极330当中形成第二存储单元MC2的栅极的第二存储栅电极332至336以及形成第二地选择晶体管GST2的栅极的第二下栅电极331。在一示例实施方式中，串选择晶体管SST1_1、SST1_2、SST2_1和SST2_2被单独控制，因此沿第一沟道CH1和第二沟道CH2设置的第一存储单元MC1和第二存储单元MC2可以单独操作。
然而，根据示例实施方式，形成第一串选择晶体管SST1_1和SST1_2的栅极的第一上栅电极237和238以及形成第二串选择晶体管SST2_1和SST2_2的栅极的第二上栅电极337和338可以彼此电连接。在这种情况下，沿第一沟道CH1和第二沟道CH2设置的第一存储单元MC1和第二存储单元MC2可以以相同的方式操作。
彼此电连接的第一栅电极230和第二栅电极330可以通过包括第一接合焊盘280和第二接合焊盘380的布线结构在界面处直接连接。因此，在图中未示出的区域中，所有的第一和第二存储栅电极232至236可以通过第一接合焊盘280和第二接合焊盘380彼此连接。
第二单元接触插塞360可以仅设置在连接到第一基板结构S1的第一单元接触插塞260的第二栅电极330上。因此，连接到第二上栅电极337至338的第二单元接触插塞360可以在第二栅电极330的堆叠结构的X方向上的另一端处连接到第二栅电极330，但不限于此。
参照图10，对应于图4的栅极分隔区域SR的区域与图5的实施方式一起示出。半导体器件100b的第一基板结构S1还可以包括设置在栅极分隔区域SR中的第一源极导电层210和第一源极绝缘层215。第二基板结构S2还可以以类似的方式包括第二源极导电层310和第二源极绝缘层315。
第一源极导电层210可以通过第一源极绝缘层215与第一栅电极230绝缘。第一源极导电层210可以对应于图2A和2B的第一公共源极线CSL1。第一下接触插塞262、第一位线270、第二下接触插塞264和第一接合焊盘280顺序地设置在第一源极导电层210上。因此，通过第一接合焊盘280和第二接合焊盘380，形成第一公共源极线CSL1的第一源极导电层210和形成第二公共源极线CSL2的第二源极导电层310可以彼此电连接。
参照图11，半导体器件100c的第一基板结构S1和第二基板结构S2还可以包括第一虚设接合焊盘280D和第二虚设接合焊盘380D，其位于与第一接合焊盘280和第二接合焊盘380的水平相同的水平处，并具有相同或相似的形状。
第一虚设接合焊盘280D和第二虚设接合焊盘380D可以设置在第一接合焊盘280与第二接合焊盘380之间，从而增强第一基板结构S1与第二基板结构S2之间的接合。根据示例实施方式，与第一接合焊盘280和第二接合焊盘380相比，第一虚设接合焊盘280D和第二虚设接合焊盘380D在平面上可以具有更小的尺寸，但是不限于此，并且可以具有与第一接合焊盘280和第二接合焊盘380的尺寸相同或不同的尺寸。此外，在示例实施方式中，第一虚设接合焊盘280D和第二虚设接合焊盘380D可以被布置同时与第一接合焊盘280和第二接合焊盘380一起形成均匀图案。
第一虚设接合焊盘280D和第二虚设接合焊盘380D不用于电连接。因此，作为示例，第一虚设接合焊盘280D可以不连接到下部中的第二下接触插塞264，并且其侧表面和下表面可以被设置同时被第一单元区域绝缘层290完全覆盖。或者，每个第一虚设接合焊盘280D可以不连接到第二下接触插塞264、第一下接触插塞262以及第一位线270和270a中的任何一个。第二接合焊盘380D可以以与第一虚设接合焊盘280D的描述类似的方式设置同时被电绝缘。
参照图12，在半导体器件100d中，第一沟道CH1a和第二沟道CH2a可以具有U形。第一沟道CH1a可以穿过第一栅电极230的堆叠结构，并且可以在第一基板201中具有弯折形式。第一沟道CH1a可以包括第一沟道区域240、第一栅极电介质层245、第一沟道绝缘层250和第一沟道焊盘255，而第一沟道区域240、第一栅极电介质层245和第一沟道绝缘层250也可以设置为U形。沟道分隔绝缘层296可以进一步设置在第一沟道CH1a之间以及第一沟道CH1a的具有弯折形式的部分之间。第二沟道CH2a可以以与第一沟道CH1a的描述类似的方式设置为U形。
此外，在半导体器件100d中，第一源极导电层210a和第二源极导电层310a可以设置在第一沟道CH1a和第二沟道CH2a的一侧。
图13是根据示例实施方式的半导体器件的示意性剖视图。
参照图13，半导体器件200可以包括顺序和垂直堆叠的第一基板结构S1、第三基板结构S3和第二基板结构S2。第一基板结构S1可以包括第一存储单元区域CELL1，第三基板结构S3可以包括外围电路区域PERI，第二基板结构S2可以包括第二存储单元区域CELL2。
第一存储单元区域CELL1可以包括第一基板201、第一栅电极230和第一沟道CH1，并且可以包括第一单元接触插塞260、第一贯通接触插塞261、第一下接触插塞262、第一位线270和270a、第二下接触插塞264和第一接合焊盘280，它们是布线结构。以与第一存储单元区域CELL1类似的方式，
第二存储单元区域CELL2可以包括第二基板301、第二栅电极330和第二沟道CH2，并且可以包括第二单元接触插塞360、第二贯通接触插塞361、第一上接触插塞362、第二位线370和370a、第二上接触插塞364和第二接合焊盘380，它们是布线结构。每个部件的描述可以类似地应用于以上参照图4和5描述的描述。然而，在第一基板201和第二基板301的情况下，以与基底基板101类似的方式，可以包括外延层或半导体材料的单晶层。在第一基板结构S1和第二基板结构S2中，第一存储单元区域CELL1和第二存储单元区域CELL2可以具有基于第三基板结构S3的对称结构。
外围电路区域PERI可以包括基底基板101、设置在基底基板101上的电路元件120、电路接触插塞160(包括第一至第三电路接触插塞162、164和166)、以及电路布线170(包括第一电路布线172和第二电路布线174)。详细地，半导体器件200的外围电路区域PERI还包括穿过基底基板101的电路贯通接触插塞161、以及分别暴露于第一外围区域绝缘层190的下表面和第二外围区域绝缘层195的上表面的第三接合焊盘180A和第四接合焊盘180B。
电路贯通接触插塞161可以将分别设置在基底基板101的两表面上的第三接合焊盘180A连接到第四接合焊盘180B。电路贯通接触插塞161可以穿过基底基板101以及第一外围区域绝缘层190的一部分。电路贯通接触插塞161可以通过设置在侧表面的一部分上的基板绝缘层140与基底基板101绝缘。电路贯通接触插塞161可以具有下部的宽度大于上部的宽度的形状，但是它们不限于此。
第三接合焊盘180A和第四接合焊盘180B分别设置在第三基板结构S3的两表面上，并且可以通过电路贯通接触插塞161、第二电路布线174和第三电路接触插塞166彼此连接。然而，在示例实施方式中，可以不同地改变设置在第三接合焊盘180A与第四接合焊盘180B之间的电路布线结构的结构。第四接合焊盘180B可以设置为与基底基板101的上表面接触。第三接合焊盘180A和第四接合焊盘180B可以包括例如铜(Cu)。
第三接合焊盘180A可以接合到第一基板结构S1的第一接合焊盘280，
第四接合焊盘180B可以接合到第二基板结构S2的第二接合焊盘380。因此，第三接合焊盘180A电连接到第一位线270和第一单元接触插塞260，并且第四接合焊盘180B可以电连接到第二位线370和第二单元接触插塞360。因此，第一基板结构S1、第二基板结构S2和第三基板结构S3可以通过第三接合焊盘180A和第四接合焊盘180B彼此电连接。
第一基板结构S1的第一位线270和第二基板结构S2的第二位线370可以通过第二下接触插塞264、第一接合焊盘280和第三接合焊盘180A、第三电路接触插塞166、第二电路布线174、电路贯通接触插塞161、第四接合焊盘180B和第二接合焊盘380以及第二上接触插塞364物理地和电地连接。第一基板结构S1的第一栅电极230和第二基板结构S2的第二栅电极330的至少一部分可以彼此电连接。详细地，第一栅电极230和第二栅电极330可以通过第一单元接触插塞260、第一下接触插塞262、第一位线270a、第二下接触插塞264、第一接合焊盘280和第三接合焊盘180A、第三电路接触插塞166、第二电路布线174、电路贯通接触插塞161、第四接合焊盘180B和第二接合焊盘380、第二上接触插塞364、第二位线370a、第一上接触插塞362和第二单元接触插塞360物理地和电地彼此连接。
图14A至14H是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图。图14A至14H示出了对应于图5的区域。
参照图14A，电路元件120和电路布线结构形成在基底基板101上，从而形成外围电路区域PERI。
首先，电路栅极电介质层122和电路栅电极125可以顺序地形成在基底基板101上。电路栅极电介质层122和电路栅电极125可以使用原子层沉积(ALD)或者化学气相沉积(CVD)而形成。电路栅极电介质层122可以由硅氧化物形成，并且电路栅电极层125可以由多晶硅或金属硅化物中的至少一种形成，但是示例实施方式不限于此。然后，间隔物层124和源极/漏极区域105可以形成在电路栅极电介质层122和电路栅电极125的两个侧壁上。根据示例实施方式，间隔物层124可以由多个层形成。然后，可以通过执行离子注入工艺来形成源极/漏极区域105。
电路布线结构的电路接触插塞160可以通过形成外围区域绝缘层190的一部分、蚀刻和去除一部分并嵌入导电材料来提供。作为示例，电路布线170可以通过沉积和图案化导电材料来提供。
外围区域绝缘层190可以由多个绝缘层形成。通过在用于形成电路布线结构的相应操作中形成一部分并在第三电路布线176的上部中形成一部分，可以最终提供外围区域绝缘层190以覆盖电路元件120和电路布线结构。
参照图14B，为了形成第一存储单元区域CELL1，第一基板201可以形成在外围区域绝缘层190的上部。然后，牺牲层225和第一层间绝缘层220交替地堆叠在第一基板201上，并且牺牲层225和第一层间绝缘层220的一部分可以被去除以允许牺牲层225延伸不同的长度。
第一基板201可以形成在外围区域绝缘层190上。第一基板201可以由例如多晶硅形成，并且可以使用CVD工艺形成。形成第一基板201的多晶硅可以含有杂质。第一基板201可以形成为小于基底基板101，但是不限于此。
牺牲层225可以是通过后续工艺由第一栅电极230替换的层。牺牲层225可以由对第一层间绝缘层220具有蚀刻选择性的待蚀刻材料形成。例如，第一层间绝缘层220可以包括硅氧化物和硅氮化物中的至少一种，并且牺牲层225可以包括选自硅、硅氧化物、硅碳化物和硅氮化物的与第一层间绝缘层220的材料不同的材料。在示例实施方式中，第一层间绝缘层220的所有厚度可以不相同。
然后，为了允许上部中的牺牲层225比下部中的牺牲层225延伸得更少，用于牺牲层225和第一层间绝缘层220的光刻工艺和蚀刻工艺可以被重复执行。因此，牺牲层225可以具有台阶形式。在示例实施方式中，牺牲层225可以形成为在端部(例如在Z方向上)具有相对厚的厚度，并且可以进一步执行对其的处理。然后，可以提供覆盖牺牲层225和第一层间绝缘层220的堆叠结构的上部的第一单元区域绝缘层290。
参照图14C，穿过牺牲层225和第一层间绝缘层220的堆叠结构的贯通布线绝缘层295和第一沟道CH1被提供。
贯通布线绝缘层295可以通过使用掩模图案去除牺牲层225和第一层间绝缘层220的一部分来形成开口并沉积填充开口的绝缘材料而形成。根据示例实施方式，在形成开口期间，第一基板201的一部分可以被凹入。
为了形成第一沟道CH1，首先，堆叠结构可以被各向异性地蚀刻以形成沟道孔。由于堆叠结构的高度，沟道孔的侧壁可以不垂直于第一基板201的上表面，因此沟道孔和第一沟道CH1可以具有朝向第一基板201逐渐变细的锥形形状。在示例实施方式中，沟道孔可以形成为使第一基板201的一部分凹入。
然后，第一外延层207、第一沟道区域240、第一栅极电介质层245、第一沟道绝缘层250和第一沟道焊盘255形成在沟道孔中，从而形成第一沟道CH1。第一外延层207可以使用选择性外延生长(SEG)工艺形成。第一外延层207可以包括单层或多个层。第一外延层207可以包含掺杂有杂质或不包括杂质的多晶硅(Si)、单晶Si、多晶锗(Ge)或单晶Ge。第一栅极电介质层245可以使用ALD或CVD形成为具有均匀的厚度。在上述操作中，可以提供第一栅极电介质层245的沿第一沟道区域240垂直延伸的至少一部分。第一沟道区域240可以形成在第一沟道CH1中的第一栅极电介质层245上。第一沟道绝缘层250可以形成为填充第一沟道CH1，并且可以是绝缘材料。然而，根据示例实施方式，导电材料而不是第一沟道绝缘层250可以填充第一沟道区域240的空间。第一沟道焊盘255可以由导电材料形成，例如多晶硅。
参照图14D，提供穿过牺牲层225和第一层间绝缘层220的堆叠结构的开口，并且牺牲层225可以通过开口被去除。
开口可以在未示出的区域中以沿X方向延伸的沟槽形式被提供。牺牲层225可以使用例如湿蚀刻相对于第一层间绝缘层220被选择性地去除。因此，第一沟道CH1和贯通布线绝缘层295的侧壁的一部分可以暴露在第一层间绝缘层220之间。
参照图14E，第一栅电极230可以提供在去除了牺牲层225的区域中。
导电材料被嵌入在去除了牺牲层225的区域中，以提供第一栅电极230。第一栅电极230可以包含金属、多晶硅或金属硅化物材料。在示例实施方式中，在提供第一栅电极230之前，当提供第一栅极电介质层245的沿第一栅电极230在第一基板201上水平延伸的区域时，可以首先提供上述区域。
然后，在未示出的区域中，以类似于图10的示例实施方式的方式，第一源极绝缘层215和第一源极导电层210可以提供在开口中。通过形成绝缘材料并从第一基板201去除绝缘材料以允许第一基板201的上表面被暴露，可以以间隔物的形式提供第一源极绝缘层215。第一源极导电层210可以通过在第一源极绝缘层215之间沉积导电材料而形成。第一栅电极230可以通过第一源极绝缘层215和第一源极导电层210在Y方向上彼此间隔开预定距离。然而，第一源极导电层210的形成不是必要的，并且根据示例实施方式可以被省略。在这种情况下，提供源极导电层的功能的层可以形成在第一基板201中。
参照图14F，第一单元接触插塞260、第一贯通接触插塞261、第一下接触插塞262、第一位线270和270a、第二下接触插塞264和第一接合焊盘280(它们是布线结构)可以提供在第一栅电极230上。
第一单元接触插塞260可以通过蚀刻第一单元区域绝缘层290以在接触区域CP上形成接触孔并嵌入导电材料来形成。然后，可以提供形成第一单元区域绝缘层290同时覆盖第一单元接触插塞260的上表面的绝缘层。每个第一单元接触插塞260可以是在第一下接触插塞262与相应栅电极230之间延伸的连续形成的柱。
通过形成穿过贯通布线绝缘层295和第一基板201的通孔、在第一基板201的暴露侧壁上形成侧绝缘层292、然后沉积导电材料，第一贯通接触插塞261可以被提供。通过蚀刻第一单元区域绝缘层290并在第一沟道焊盘155、第一单元接触插塞260和第一贯通接触插塞261上沉积导电材料，第一下接触插塞262可以被形成。每个第一贯通接触插塞261可以是在第一下接触插塞262与外围区域绝缘层190之间延伸的连续形成的柱，并且可以具有在Z方向上比第一栅电极230的堆叠长的长度。
第一位线270和270a可以通过导电材料的沉积和图案化工艺形成，或者通过形成用于形成第一单元区域绝缘层290的单个绝缘层然后将其图案化并沉积导电材料而形成。第二下接触插塞264可以通过蚀刻第一单元区域绝缘层290并在第一位线270和270a上沉积导电材料而形成。
第一接合焊盘280可以通过例如在第二下接触插塞264上的导电材料的沉积和图案化工艺来形成。第一接合焊盘280的上表面可以通过第一单元区域绝缘层290暴露，并且第一接合焊盘可以形成第一基板结构S1的上表面的一部分。根据示例实施方式，与第一单元区域绝缘层290的上表面相比，第一接合焊盘280的上表面可以以进一步向上突出的形式被提供。然而，在一些实施方式中，第一接合焊盘280的上表面被提供为与第一单元区域绝缘层290的上表面共面。由于上述操作，第一存储单元区域CELL1被完成，并且第一基板结构S1可以被最终准备。
参照图14G，第二基板结构S2可以被提供。
第二基板结构S2可以使用与以上参照图14B至14F描述的第一基板结构S1的第一存储单元区域CELL1的操作相同的操作来制造。
根据示例实施方式，在形成第一栅电极230和第二栅电极330之后，第一位线270和第二位线370被提供。因此，即使当第一位线270和第二位线370由相对易受高温工艺影响的材料(例如铜(Cu))形成时，位线也可以被形成而不受工艺限制。
参照图14H，第二基板结构S2可以接合到第一基板结构S1。
第一基板结构S1和第二基板结构S2可以通过例如经施加压力接合第一接合焊盘280和第二接合焊盘380而彼此连接。通过倒置第二基板结构以允许第二接合焊盘380面向下，第二基板结构S2可以被接合到第一基板结构S1。第一基板结构S1和第二基板结构S2可以直接接合而无需诸如单独的粘合剂层的粘合剂的介入。例如，第一接合焊盘280和第二接合焊盘380的原子级的接合可以通过如上所述施加压力而提供。以这种方式，第一接合焊盘280和第二接合焊盘380彼此接触。根据示例实施方式，在接合之前，为了增强接合力，可以在第一基板结构S1的上表面和第二基板结构S2的下表面上进一步执行诸如氢等离子体处理的表面处理工艺。
在示例实施方式中，如图7B和8B所示，当接合电介质层293设置在第一单元区域绝缘层290的上部并且第二基板结构S2也具有相同的层时，由于不仅在第一接合焊盘280与第二接合焊盘380之间的接合，而且在接合电介质层293与设置在其上的接合电介质层之间的电介质接合，可以进一步确保接合力。以这种方式，第一基板结构S1的接合电介质层293接触第二基板结构S2的接合电介质层293。由于上述接合工艺，图5的半导体器件100可以被最终制造。
图15A至15G是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图。图15A至15G示出了对应于图13的区域。
参照图15A，第一基板结构S1可以被提供。
第一基板结构S1可以通过形成第一存储单元区域CELL1、通过执行与以上参照图14B至14F描述的操作相同的操作来制造。
参照图15B，第二基板结构S2可以被提供。
第二基板结构S2也可以通过形成第二存储单元区域CELL2、通过执行与以上参照图14B至14F描述的操作相同的操作来制造。
参照图15C，为了形成包括外围电路区域PERI的第三基板结构S3，电路元件120和电路贯通接触插塞161可以提供在基底基板101上。
电路元件120可以使用与参照图14A描述的相同的操作来形成。在提供电路元件120之后，第一外围区域绝缘层190可以形成在电路元件120上。
形成电路贯通接触插塞161可以包括通过从第一外围区域绝缘层190的上表面去除第一外围区域绝缘层190和基底基板101的一部分来形成接触孔。然后，基板绝缘层140可以形成在已经通过接触孔暴露的基底基板101的侧壁和下表面上。然后，导电材料被嵌入到接触孔中以提供电路贯通接触插塞161。
参照图15D，可以提供形成外围电路区域PERI的电路布线结构。
电路布线结构的电路接触插塞160可以通过形成第一外围区域绝缘层190的一部分、蚀刻和去除一部分并嵌入导电材料而提供。作为示例，电路布线170可以通过沉积和图案化导电材料而提供。然后，第三接合焊盘180A可以形成在第三电路接触插塞166上。
参照图15E，第三基板结构S3可以接合到第一基板结构S1。
第一基板结构S1和第三基板结构S3可以通过经施加压力接合第一接合焊盘280和第三接合焊盘180A而彼此连接。倒置形式的第三基板结构S3可以被接合到第一基板结构S1，以允许基底基板101面向上。第一基板结构S1和第三基板结构S3可以直接接合而无需诸如单独的粘合剂层的粘合剂的介入。在示例实施方式中，如图7B和8B所示，当接合电介质层293设置在第一单元区域绝缘层290的上部中并且第三基板结构S3也具有相同的电介质层时，由于电介质接合可以进一步确保接合力。
参照图15F，基底基板101从基底基板101的未接合表面(也就是第一基板结构S1和第三基板结构S3的接合结构的上表面)被去除预定厚度，以形成第四接合焊盘180B。
基底基板101的一部分可以使用研磨工艺、平坦化工艺等被去除以暴露电路贯通接触插塞161。在去除工艺期间，图15F中已经形成在上表面上的基板绝缘层140、电路贯通接触插塞161的底表面可以被去除。然后，第四接合焊盘180B可以形成在电路贯通接触插塞161上。围绕第四接合焊盘180B的第二外围区域绝缘层195可以被提供。然而，根据示例实施方式，可以在提供第四接合焊盘180B之前首先提供第二外围区域绝缘层195。
参照图15G，第二基板结构S2可以接合到第一基板结构S1和第三基板结构S3的接合结构。
第一基板结构S1和第三基板结构S3的接合结构以及第二基板结构S2可以通过经施加压力接合第四接合焊盘180B和第二接合焊盘380而彼此连接。倒置形式的第二基板结构S2可以被接合到第一基板结构S1和第三基板结构S3的接合结构，以允许第二基板301面向上。第一基板结构S1和第三基板结构S3的接合结构中的第三基板结构S3与第二基板结构S2可以直接结合而不需要诸如单独的粘合剂层的粘合剂的介入。在示例实施方式中，第二基板结构S2和第三基板结构S3可以在接合表面上具有接合电介质层。在这种情况下，可以通过电介质接合进一步确保接合力。
由于上述接合工艺，图13的半导体器件200可以被最终制造。
尽管未在图5或13中示出，但是半导体基板的背向半导体器件100或200的一个或更多个面向外的表面可以包括其上的外部连接端子(例如焊料凸块或球)，其连接到半导体基板内的电路以允许半导体器件100或200的内部电路与半导体器件外部的器件之间的电通信。例如，半导体器件100或200可以被描述为半导体芯片，其可以是半导体封装(例如包括通过使用外部连接端子连接到半导体芯片的封装基板)的一部分。
图16是示出根据示例实施方式的包括半导体器件的电子设备的框图。
参照图16，根据一示例实施方式的电子设备1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
通信单元1010可以包括有线/无线通信模块，诸如无线互联网模块、本地通信模块、全球定位系统(GPS)模块或移动通信模块。通信单元1010中包括的有线/无线通信模块可以基于各种通信标准连接到外部通信网络以发送和接收数据。输入单元1020可以包括机械开关、触摸屏、语音识别模块等作为为用户提供的控制电子设备1000的操作的模块，并且还可以包括用户可向其输入数据的各种传感器模块。输出单元1030可以以音频或视频格式输出由电子设备1000处理的信息，并且存储器1040可以存储数据或者用于处理或控制处理器1050的程序。存储器1040可以包括根据以上参照图4至13描述的各种示例实施方式的一个或更多个半导体器件，并且可以嵌入在电子设备1000中，或者可以通过单独的接口与处理器1050通信。处理器1050可以控制电子设备1000中包括的每个部件的操作。处理器1050可以执行与语音呼叫、视频呼叫、数据通信等相关联的控制和处理，或者可以进行用于多媒体再现和管理的控制和处理。此外，处理器1050可以经由输入单元1020处理来自用户的输入，并通过输出单元1030输出其结果，并且可以将控制电子设备1000的操作所需的数据存储在存储器1040中或者从存储器1040检索数据。
如上所述，根据本发明构思的示例实施方式，由于其中两个或更多个基板结构被接合的位线共用结构，可以提供具有改善的集成度的半导体器件。
此外，通过使用接合焊盘接合两个或更多个基板结构来形成位线共用结构，可以提供制造具有改善的可靠性的半导体器件的方法。
虽然已经在上面示出和描述了示例实施方式，但是对本领域技术人员来说将明显的是，可以进行修改和变化而不背离由所附权利要求限定的本公开的范围。
本申请要求享有2018年10月1日在韩国知识产权局提交的韩国专利申请第10-2018-0116804号的优先权的权益，其公开通过引用全文在此合并。

Claims (24)

1.一种半导体器件，包括：
第一基板结构，其包括第一基板、在垂直于所述第一基板的第一表面的方向上堆叠且彼此间隔开的第一栅电极、垂直于所述第一基板延伸且穿过所述第一栅电极的第一沟道、连接到所述第一沟道的第一位线、以及设置在所述第一位线上从而电连接到所述第一位线的第一接合焊盘，其中，在垂直于所述第一基板的所述第一表面的所述方向上，所述第一位线设置在所述第一沟道与所述第一接合焊盘之间，并且所述第一沟道在所述第一基板与所述第一位线之间延伸；以及
第二基板结构，其在所述第一基板结构上连接到所述第一基板结构，并且包括第二基板、在垂直于所述第二基板的第一表面的方向上堆叠且彼此间隔开的第二栅电极、垂直于所述第二基板延伸同时穿过所述第二栅电极的第二沟道、连接到所述第二沟道的第二位线、以及设置在所述第二位线上从而电连接到所述第二位线的第二接合焊盘，所述第二基板的所述第一表面面向所述第一基板的所述第一表面，其中，在垂直于所述第二基板的所述第一表面的所述方向上，所述第二位线设置在所述第二沟道与所述第二接合焊盘之间，并且所述第二沟道在所述第二基板与所述第二位线之间延伸，
其中所述第一基板结构和所述第二基板结构通过所述第一接合焊盘和所述第二接合焊盘接合在一起并且彼此连接，并且所述第一位线分别通过所述第一接合焊盘和所述第二接合焊盘电连接到所述第二位线。
2.如权利要求1所述的半导体器件，其中所述第一位线电连接到所述第二位线，并且相应的第一位线和第二位线平行设置且彼此垂直交叠。
3.如权利要求2所述的半导体器件，其中所述第一位线通过布线结构连接到所述第二位线，以及
所述布线结构包括设置在所述第一接合焊盘与所述第一位线之间的至少一个接触插塞以及设置在所述第二接合焊盘与所述第二位线之间的至少一个接触插塞。
4.如权利要求1所述的半导体器件，其中所述第一沟道通过相应的接触插塞连接到所述第一位线，并且所述第二沟道通过相应的接触插塞连接到所述第二位线。
5.如权利要求1所述的半导体器件，其中所述第一栅电极和所述第二栅电极分别在平行于所述第一基板的所述第一表面和所述第二基板的所述第一表面的一个方向上延伸不同的长度，以在所述第一栅电极和所述第二栅电极的端部处提供接触区域。
6.如权利要求5所述的半导体器件，还包括：
第一单元接触插塞，其垂直于所述第一基板的所述第一表面延伸并在一个第一栅电极的所述接触区域中连接到所述第一栅电极中的所述一个第一栅电极；
第二单元接触插塞，其垂直于所述第二基板的所述第一表面延伸并在一个第二栅电极的所述接触区域中连接到所述第二栅电极中的所述一个第二栅电极；
第三接合焊盘，设置在所述第一单元接触插塞上，使得在垂直于所述第一基板的所述第一表面的所述方向上，所述第一单元接触插塞在所述一个第一栅电极与所述第三接合焊盘之间；以及
第四接合焊盘，设置在所述第二单元接触插塞上，使得在垂直于所述第二基板的所述第一表面的所述方向上，所述第二单元接触插塞在所述一个第二栅电极与所述第四接合焊盘之间，
其中所述第三接合焊盘和所述第四接合焊盘彼此接合。
7.如权利要求6所述的半导体器件，其中所述第三接合焊盘和所述第四接合焊盘将所述第一单元接触插塞电连接到所述第二单元接触插塞。
8.如权利要求1所述的半导体器件，其中所述第一栅电极和所述第二栅电极以及所述第一沟道和所述第二沟道关于所述第一基板结构与所述第二基板结构之间的界面对称地设置。
9.如权利要求1所述的半导体器件，其中所述第一基板结构还包括基底基板以及设置在所述第一基板与所述基底基板之间的电路元件。
10.如权利要求9所述的半导体器件，其中所述电路元件的一部分电连接到所述第二基板结构的所述第二栅电极。
11.如权利要求9所述的半导体器件，其中所述基底基板和所述第二基板包括单晶层，并且所述第一基板包括多晶层或外延层。
12.如权利要求1所述的半导体器件，还包括：
第三基板结构，其设置在所述第一基板结构与所述第二基板结构之间并连接到所述第一基板结构和所述第二基板结构，并且包括第三基板和设置在所述第三基板上的电路元件。
13.如权利要求12所述的半导体器件，其中所述第三基板具有第一表面和与所述第一表面相反的第二表面，所述电路元件布置在所述第一表面上，以及
所述第三基板结构还包括第三接合焊盘和第四接合焊盘，所述第三接合焊盘和所述第四接合焊盘设置在所述第三基板的所述第一表面和所述第二表面的每个上，并分别连接到所述第一接合焊盘和所述第二接合焊盘。
14.如权利要求13所述的半导体器件，其中所述第三基板结构还包括贯通接触插塞，所述贯通接触插塞分别将所述第三接合焊盘连接到所述第四接合焊盘同时穿过所述第三基板。
15.如权利要求1所述的半导体器件，其中所述第一基板结构和所述第二基板结构还包括第一源极导电层和第二源极导电层，所述第一源极导电层和所述第二源极导电层分别设置在所述第一基板和所述第二基板上或在所述第一基板和所述第二基板中，以及
所述第一源极导电层和所述第二源极导电层彼此电连接。
16.如权利要求1所述的半导体器件，其中所述第一基板结构和所述第二基板结构还包括第一电介质层和第二电介质层，所述第一电介质层和所述第二电介质层彼此接合同时分别围绕所述第一接合焊盘和所述第二接合焊盘。
17.一种半导体器件，包括：
第一基板结构，其包括第一基板、在垂直于所述第一基板的第一表面的方向上堆叠并彼此间隔开并且在一个方向上延伸不同长度以提供第一接触区域的第一栅电极、垂直于所述第一基板延伸同时穿过所述第一栅电极的第一沟道、连接到所述第一接触区域中的所述第一栅电极并垂直于所述第一基板的所述第一表面延伸的第一单元接触插塞、连接到所述第一沟道的第一位线、以及设置在所述第一基板结构的第一表面处的第一接合焊盘，其中所述第一位线在垂直于所述第一基板的所述第一表面的方向上设置在所述第一沟道与所述第一接合焊盘之间；以及
第二基板结构，其在所述第一基板结构上连接到所述第一基板结构，并且包括第二基板、在垂直于所述第二基板的第一表面的方向上堆叠并彼此间隔开并且在一个方向上延伸不同长度以提供第二接触区域的第二栅电极、垂直于所述第二基板延伸同时穿过所述第二栅电极的第二沟道、在所述第二接触区域中连接到所述第二栅电极并垂直于所述第二基板的所述第一表面延伸的第二单元接触插塞、连接到所述第二沟道的第二位线、以及接合到所述第一接合焊盘并设置在所述第二基板结构的第一表面处的第二接合焊盘，
其中所述第一基板的所述第一表面面向所述第二基板的所述第一表面，并且所述第一基板结构的所述第一表面面向所述第二基板结构的所述第一表面，
其中所述第一位线通过所述第一接合焊盘和所述第二接合焊盘中的相应接合焊盘电连接到所述第二位线，并且所述第一单元接触插塞中的一些分别通过所述第一接合焊盘和所述第二接合焊盘中的相应接合焊盘电连接到所述第二单元接触插塞。
18.如权利要求17所述的半导体器件，其中所述第一位线电连接到所述第二位线，并且相应的第一位线和第二位线平行设置并且彼此垂直交叠，以及
所述第一单元接触插塞电连接到所述第二单元接触插塞并且彼此垂直交叠。
19.如权利要求17所述的半导体器件，其中所述第一单元接触插塞具有在从所述第一接合焊盘朝向所述第一基板延伸的方向上逐渐变细的锥形形状，并且所述第二单元接触插塞具有在从所述第二接合焊盘朝向所述第二基板延伸的方向上逐渐变细的锥形形状。
20.一种半导体器件，包括：
第一基板结构，其包括基底基板、设置在所述基底基板上的电路元件、设置在所述电路元件上的第一基板、设置在所述第一基板上并电连接到所述电路元件的第一存储单元、设置在所述第一存储单元上并连接到所述第一存储单元的第一位线、以及设置在所述第一位线上以分别连接到所述第一位线的第一接合焊盘；以及
第二基板结构，其在所述第一基板结构上连接到所述第一基板结构，并且包括第二基板、设置在所述第二基板上的第二存储单元、设置在所述第二存储单元上且连接到所述第二存储单元的第二位线、以及设置在所述第二位线上以分别连接到所述第二位线的第二接合焊盘，
其中所述第一基板结构和所述第二基板结构通过将所述第一接合焊盘接合到所述第二接合焊盘而彼此连接，
其中所述第一接合焊盘和所述第二接合焊盘垂直地在所述第一位线与所述第二位线之间，而所述第一基板或所述第二基板不垂直地设置在所述第一位线与所述第二位线之间，以及
其中所述第一位线分别电连接到所述第二位线。
21.如权利要求20所述的半导体器件，其中所述第一位线分别通过所述第一接合焊盘和所述第二接合焊盘电连接到所述第二位线。
22.一种制造半导体器件的方法，包括：
形成第一基板结构，所述第一基板结构通过在第一基板上形成在垂直于所述第一基板的第一表面的方向上堆叠且彼此间隔开的第一栅电极、垂直于所述第一基板延伸同时穿过所述第一栅电极的第一沟道、连接到所述第一沟道的第一位线、以及设置在所述第一位线上以分别电连接到所述第一位线的第一接合焊盘而形成；
形成第二基板结构，所述第二基板结构通过在第二基板上形成在垂直于所述第二基板的第一表面的方向上堆叠且彼此间隔开的第二栅电极、垂直于所述第二基板延伸同时穿过所述第二栅电极的第二沟道、连接到所述第二沟道的第二位线、以及设置在所述第二位线上以分别电连接到所述第二位线的第二接合焊盘而形成；
形成第三基板结构，所述第三基板结构通过在第三基板的第一表面上形成在所述第三基板上的电路元件、穿过所述第三基板结构至预定深度的贯通接触插塞、以及设置在所述电路元件上的第三接合焊盘而形成；
通过将所述第一接合焊盘接合到所述第三接合焊盘而将所述第三基板结构接合到所述第一基板结构；
通过从所述第三基板的与所述第一表面相反的第二表面去除所述第三基板的一部分来暴露所述贯通接触插塞的第一端；
在通过所述第三基板的所述第二表面暴露的所述贯通接触插塞上形成第四接合焊盘；以及
通过将所述第二接合焊盘接合到所述第四接合焊盘而将所述第二基板结构接合到所述第三基板结构，
其中所述第一位线通过所述第一接合焊盘、所述第三接合焊盘、所述贯通接触插塞、所述第四接合焊盘和所述第二接合焊盘电连接到所述第二位线。
23.如权利要求22所述的制造半导体器件的方法，其中所述第一至第三基板结构还包括分别围绕所述第一至第四接合焊盘的第一至第四电介质层，
在将所述第三基板结构接合到所述第一基板结构时，所述第一电介质层接合到所述第三电介质层，以及
在将所述第二基板结构接合到所述第三基板结构时，所述第四电介质层接合到所述第二电介质层。
24.如权利要求23所述的制造半导体器件的方法，其中所述第一至第四电介质层中的每个是防止所述第一至第四接合焊盘的材料扩散的扩散防止层。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102612197B1 (ko) * 2019-01-11 2023-12-12 삼성전자주식회사 반도체 장치
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
US11335712B2 (en) * 2019-05-13 2022-05-17 Boe Technology Group Co., Ltd. Array substrate, display apparatus, and method of fabricating array substrate
JP7414411B2 (ja) * 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置
US10998316B2 (en) 2019-07-26 2021-05-04 SK Hynix Inc. Vertical memory device and method for fabricating vertical memory device
KR20210035446A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 장치
US11201069B2 (en) * 2019-09-24 2021-12-14 Samsung Electronics Co., Ltd. Semiconductor device
KR102676269B1 (ko) * 2019-09-26 2024-06-19 에스케이하이닉스 주식회사 반도체 장치
KR20210152147A (ko) * 2020-06-08 2021-12-15 에스케이하이닉스 주식회사 수직형 구조를 갖는 메모리 장치
KR20220026654A (ko) 2020-08-25 2022-03-07 삼성전자주식회사 3차원 반도체 메모리 장치
US11963352B2 (en) 2020-08-31 2024-04-16 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
WO2022046239A1 (en) * 2020-08-31 2022-03-03 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
US11296113B2 (en) 2020-08-31 2022-04-05 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
US11569215B2 (en) 2020-08-31 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
KR20220029987A (ko) 2020-09-02 2022-03-10 에스케이하이닉스 주식회사 3차원 구조의 반도체 장치
WO2022052029A1 (en) * 2020-09-11 2022-03-17 Yangtze Memory Technologies Co., Ltd Semiconductor devices with shielding structures
JP2022050956A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
KR20220042932A (ko) * 2020-09-28 2022-04-05 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220056549A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템
KR20220126539A (ko) 2021-03-09 2022-09-16 삼성전자주식회사 반도체 패키지
CN112802855B (zh) * 2021-03-27 2023-06-02 长江存储科技有限责任公司 三维存储器件及其制造方法、以及三维存储器
KR20220151341A (ko) * 2021-05-06 2022-11-15 삼성전자주식회사 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법
US11810901B2 (en) 2021-06-10 2023-11-07 Micron Technology, Inc. Microelectronic devices, related memory devices and electronic systems, and methods of forming microelectronic devices
US11848309B2 (en) * 2021-06-10 2023-12-19 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
WO2023272555A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN115735424A (zh) 2021-06-30 2023-03-03 长江存储科技有限责任公司 三维存储器器件及其形成方法
CN116058101A (zh) * 2021-06-30 2023-05-02 长江存储科技有限责任公司 三维存储器器件及其形成方法
CN113711356B (zh) * 2021-06-30 2024-06-14 长江存储科技有限责任公司 三维存储器器件及其形成方法
JP2023044255A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028223A (zh) * 2015-08-25 2018-05-11 桑迪士克科技有限责任公司 包含垂直共享位线的多层级三维存储器器件

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2765407B2 (ja) * 1992-10-09 1998-06-18 富士ゼロックス株式会社 電子写真感光体の製造方法
TW201101476A (en) 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
KR20100052597A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
KR101040154B1 (ko) 2009-11-04 2011-06-09 한양대학교 산학협력단 3차원 플래시 메모리 소자
JP2011204829A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP2012146861A (ja) 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
KR20140088384A (ko) 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150002001A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
JP6292049B2 (ja) 2013-09-02 2018-03-14 ソニー株式会社 半導体装置およびその製造方法
TWI676279B (zh) * 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
KR20150076764A (ko) 2013-12-27 2015-07-07 에스케이하이닉스 주식회사 반도체 장치
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
WO2016009942A1 (ja) 2014-07-15 2016-01-21 ブリルニクスジャパン株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9876031B1 (en) * 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) * 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10651153B2 (en) * 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
CN111415941B (zh) * 2018-09-20 2021-07-30 长江存储科技有限责任公司 多堆叠层三维存储器件
KR102650996B1 (ko) * 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
US10665581B1 (en) * 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
KR102637645B1 (ko) * 2019-05-17 2024-02-19 삼성전자주식회사 반도체 장치
WO2021072588A1 (en) * 2019-10-14 2021-04-22 Yangtze Memory Technologies Co., Ltd. Structure and method for isolation of bit-line drivers for three-dimensional nand

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028223A (zh) * 2015-08-25 2018-05-11 桑迪士克科技有限责任公司 包含垂直共享位线的多层级三维存储器器件

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Publication number Publication date
CN110970439A (zh) 2020-04-07
KR102480631B1 (ko) 2022-12-26
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US11171116B2 (en) 2021-11-09
US20200105721A1 (en) 2020-04-02
US20220045035A1 (en) 2022-02-10

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