KR20210035446A - 반도체 장치 - Google Patents

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KR20210035446A
KR20210035446A KR1020190117239A KR20190117239A KR20210035446A KR 20210035446 A KR20210035446 A KR 20210035446A KR 1020190117239 A KR1020190117239 A KR 1020190117239A KR 20190117239 A KR20190117239 A KR 20190117239A KR 20210035446 A KR20210035446 A KR 20210035446A
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KR
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semiconductor chip
sensing
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electrically connected
sensing wire
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KR1020190117239A
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손재익
변대석
임봉순
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 그 내부에, 비트 라인과, 워드 라인과, 비트 라인 및 워드 라인에 전기적으로 연결된 메모리 셀이 배치되고, 그 표면에, 비트 라인에 전기적으로 연결된 제1 본딩 패드와, 워드 라인에 전기적으로 연결된 제2 본딩 패드가 배치된 제1 반도체 칩, 그 표면에, 제1 본딩 패드와 전기적으로 연결되는 제3 본딩 패드와, 제2 본딩 패드와 전기적으로 연결되는 제4 본딩 패드가 배치되고, 그 내부에, 제3 본딩 패드와 제4 본딩 패드를 통해 메모리 셀에 데이터를 라이트하는 입출력 회로가 배치된 제2 반도체 칩, 제1 반도체 칩과 제2 반도체 칩 중 적어도 하나의 에지부(edge portion)를 따라 연장되는 감지 배선, 및 제2 반도체 칩에 배치되고, 감지 배선을 이용하여 제1 반도체 칩과 제2 반도체 칩 중 적어도 하나에 발생되는 결함을 감지하는 감지 회로를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치를 제조하는 과정에서, 예를 들어, 커팅 공정과 가열 공정 등에서 발생하는 스트레스는 반도체 칩에 예를 들어, 크랙(crack)과 같은 결함을 발생시킬 수 있다.
이렇게 공정 중에 반도체 칩에 발생된 결함을 감지하는 방안으로 다양한 방법들이 제시되고 있는데, 그 중 하나의 방법은 반도체 칩의 에지부(edge portion)에 감지 배선을 배치하고, 배치된 감지 배선을 이용하여 반도체 칩에 발생된 결함을 감지하는 방법이 있다.
그런데 반도체 장치의 구조가 복잡해지고 다양화됨에 따라, 반도체 장치를 구성하는 반도체 칩 각각에 이러한 결함 감지 요소를 배치할 경우, 반도체 장치의 제조 공정이 복잡해지고, 반도체 장치의 크기 또한 증가할 수 있다. 따라서, 효율적인 결함 감지 요소의 배치가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 칩에 발생하는 결함 감지 기능을 유지하면서 반도체 칩의 제조 공정을 단순화할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 두께가 서로 다른 반도체 칩에 대해서도 결함 감지 기능 유지가 가능한 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 그 내부에, 비트 라인과, 워드 라인과, 비트 라인 및 워드 라인에 전기적으로 연결된 메모리 셀이 배치되고, 그 표면에, 비트 라인에 전기적으로 연결된 제1 본딩 패드와, 워드 라인에 전기적으로 연결된 제2 본딩 패드가 배치된 제1 반도체 칩, 그 표면에, 제1 본딩 패드와 전기적으로 연결되는 제3 본딩 패드와, 제2 본딩 패드와 전기적으로 연결되는 제4 본딩 패드가 배치되고, 그 내부에, 제3 본딩 패드와 제4 본딩 패드를 통해 메모리 셀에 데이터를 라이트하는 입출력 회로가 배치된 제2 반도체 칩, 제1 반도체 칩과 제2 반도체 칩 중 적어도 하나의 에지부(edge portion)를 따라 연장되는 감지 배선, 및 제2 반도체 칩에 배치되고, 감지 배선을 이용하여 제1 반도체 칩과 제2 반도체 칩 중 적어도 하나에 발생되는 결함을 감지하는 감지 회로를 포함한다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 감지 배선이 배치된 제1 반도체 칩으로, 제1 감지 배선이 제1 반도체 칩의 에지부를 따라 제1 반도체 칩을 둘러싸는 형상으로 배치된 제1 반도체 칩, 제1 반도체 칩 하부에 배치되는 제2 반도체 칩으로, 제2 감지 배선이 제2 반도체 칩의 에지부를 따라 제2 반도체 칩을 둘러싸는 형상으로 배치된 제2 반도체 칩, 및 제1 감지 배선을 이용하여 제1 반도체 칩에 발생되는 결함을 감지하고, 제2 감지 배선을 이용하여 제2 반도체 칩에 발생되는 결함을 감지하는 감지 회로를 포함하되, 감지 회로는 제2 반도체 칩에는 배치되고, 제1 반도체 칩에는 배치되지 않는다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 반도체 칩, 제1 반도체 칩 하부에 배치된 제2 반도체 칩, 제1 반도체 칩과 제2 반도체 칩 중 적어도 하나의 에지부를 따라 연장되는 배치된 감지 배선, 및 감지 배선과 전기적으로 연결되고, 제2 반도체 칩에 배치된 감지 회로를 포함하되, 감지 회로는, 감지 배선을 이용하여 제1 반도체 칩과 제2 반도체 칩 중 적어도 하나에 발생되는 결함을 감지하고, 제1 반도체 칩의 제1 기판의 하면으로부터 제1 반도체 칩의 상면까지 측정한 제1 높이와, 제2 반도체 칩의 제2 기판의 하면으로부터 제2 반도체 칩의 상면까지 측정한 제2 높이는 서로 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치의 개념적인 분리 사시도이다.
도 2는 도 1의 A-A´선을 따라 절단한 단면도이다.
도 3은 도 1의 컨택 영역의 부분 사시도이다.
도 4는 도 1의 메모리 셀 어레이와 주변 회로를 설명하기 위한 블록도이다.
도 5는 도 4의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 6은 도 4의 메모리 셀 어레이의 회로도이다.
도 7은 도 1의 감지 회로의 예시적인 블록도이다.
도 8은 몇몇 실시예에 따른 반도체 장치의 결함 감지 동작을 설명하기 위한 도면이다.
도 9는 몇몇 실시예에 따른 반도체 장치의 개념적인 분리 레이아웃이다.
도 10은 도 9의 반도체 장치에 대한 개념적인 통합 레이아웃이다.
도 11은 도 10의 B-B´선을 따라 절단한 단면도이다.
도 12는 도 10의 C-C´선을 따라 절단한 단면도이다.
도 13은 도 10의 감지 회로의 예시적인 블록도이다.
도 14는 몇몇 실시예에 따른 반도체 장치의 개념적인 분리 레이아웃이다.
도 15는 몇몇 실시예에 따른 반도체 장치의 개념적인 분리 레이아웃이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치의 개념적인 분리 사시도이다. 도 2는 도 1의 A-A´선을 따라 절단한 단면도이다. 도 3은 도 1의 컨택 영역의 부분 사시도이다. 도 4는 도 1의 메모리 셀 어레이와 주변 회로를 설명하기 위한 블록도이다. 도 5는 도 4의 메모리 셀 어레이를 설명하기 위한 도면이다. 도 6은 도 4의 메모리 셀 어레이의 회로도이다.
먼저, 도 1을 참조하면, 반도체 장치(1)는 제1 반도체 칩(SC1)과 제2 반도체 칩(SC2)을 포함한다.
제1 반도체 칩(SC1)은 제2 반도체 칩(SC2) 상(예를 들어, Z방향)에 배치될 수 있다. 비록 도 1에서는 다른 구성요소들의 상세 도시를 위해, 제1 반도체 칩(SC1)과 제2 반도체 칩(SC2)을 분리하여 도시하였으나, 제1 반도체 칩(SC1)은 제2 반도체 칩(SC2) 상면에 접촉하도록 배치될 수 있다. 다시 말해, 제1 반도체 칩(SC1)의 하면과 제2 반도체 칩(SC2)의 상면은 서로 맞닿는 상태로 배치될 수 있다.
이하에서는 반도체 장치(1)가 비휘발성 메모리 장치인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다.
제1 반도체 칩(SC1)에는 메모리 셀 어레이(MCA)가 배치되고, 제2 반도체 칩(SC2)에는 메모리 셀 어레이(MCA)의 동작에 관련된 주변 회로(PC)가 배치될 수 있다. 구체적으로, 제1 반도체 칩(SC1)의 내부에는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(MCA)가 배치되고, 제2 반도체 칩(SC2)의 내부에는 제1 반도체 칩(SC1)에 배치된 메모리 셀 어레이(MCA)의 동작을 제어하는 복수의 기능 소자들을 포함하는 주변 회로(PC)가 배치될 수 있다.
이하, 도 4 내지 도 6을 참조하여, 메모리 셀 어레이(MCA)와 주변 회로(PC)의 예시에 대해 보다 구체적으로 설명할 것이나, 실시예들이 이하에서 설명되는 구성에 제한되는 것은 아니다.
도 4를 참조하면, 몇몇 실시예에서, 반도체 장치(1)는, 전압 생성기(110), 어드레스 디코더(130), 입출력 회로(140), 컨트롤러(150), 메모리 셀 어레이(160)를 포함할 수 있다.
여기서, 전압 생성기(110), 어드레스 디코더(130), 입출력 회로(140), 컨트롤러(150)는 도 1의 주변 회로(PC)의 구성 요소로 제2 반도체 칩(SC2)에 배치될 수 있고, 메모리 셀 어레이(160)는 제1 반도체 칩(SC1)에 배치될 수 있다.
반도체 장치(1)는, 예를 들어, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magneto resistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등을 포함할 수 있으나, 실시예들이 이러한 예시들에 제한되는 것은 아니다.
이하에서는 반도체 장치(1)가 수직형 낸드 플래시 메모리(VNAND)인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 본 발명의 기술적 사상에 따른 실시예들이 이러한 예시에 제한되는 것은 아니다. 즉, 본 발명의 기술적 사상에 따른 실시예들은 앞서 설명한 비휘발성 메모리들에 얼마든지 적용 가능하다.
전압 생성기(110)는, 전원 전압(Vcc)을 이용하여 반도체 장치(1)의 동작에 필요한 동작 전압(Vg)을 생성할 수 있다. 이러한 동작 전압(Vg)의 예로는, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰 전압 등을 들 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
전압 생성기(110)는, 메모리 셀 어레이(160)에 배치된 메모리 셀에 새로운 데이터를 프로그램하거나, 메모리 셀에 저장된 데이터를 리드하거나, 메모리 셀에 저장된 데이터를 소거하는데 필요한 워드 라인 전압을 생성할 수 있다.
몇몇 실시예에서, 메모리 셀 어레이(160)에 배치된 메모리 셀에 새로운 데이터를 프로그램하기 위해 전압 생성기(110)가 생성하는 워드 라인 전압은, 프로그램 동작 속도를 향상시키기 위해, 예를 들어, 계단식으로 그 전압 레벨이 변경될 수 있다.
어드레스 디코더(130)는 어드레스(ADDR)에 응답하여 복수의 메모리 블록(BLK1~BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(130)는 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(160)에 접속될 수 있다.
어드레스 디코더(130)는 디코딩된 로우(row) 어드레스를 이용하여 워드 라인(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택할 수 있다. 또한, 어드레스 디코더(130)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전송될 수 있다. 몇몇 실시예에서, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
입출력 회로(140)는 비트 라인(BL)을 통해 메모리 셀 어레이(160)에 접속될 수 있다. 입출력 회로(140)는 어드레스 디코더(130)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 수 있다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트 라인들(BL)을 선택할 수 있다.
입출력 회로(140)는 반도체 장치(1)가 프로그램 동작을 수행할 때 프로그램 될 데이터를 저장하거나, 리드 동작을 수행할 때 리드된 데이터를 저장하는 복수의 페이지 버퍼(141)를 포함할 수 있다. 여기서 복수의 페이지 버퍼(141) 각각은 복수의 래치를 포함할 수 있다.
프로그램 동작 시, 복수의 페이지 버퍼(141)에 저장된 데이터는 비트 라인(BL)을 통해 선택된 메모리 블록에 대응하는 페이지(예를 들어, 메모리 셀의 집합)에 프로그램 될 수 있다. 리드 동작 시 선택 메모리 블록에 대응하는 페이지로부터 리드된 데이터는 비트 라인(BL)을 통하여 페이지 버퍼(141)에 저장될 수 있다.
몇몇 실시예에서, 복수의 페이지 버퍼(141)에는 메모리 셀 어레이(160)에 포함된 메모리 셀이 이전 프로그램 루프에서 비트 라인에 포싱 전압이 인가된 셀에 대한 정보가 일시적으로 저장될 수 있다.
프로그램 동작 시에 어드레스 디코더(130)가 선택된 워드 라인(WL)에 프로그램 워드 라인 전압을 인가할 때, 입출력 회로(140)는 라이트 드라이버(write driver)로 동작하여 메모리 셀에 연결된 비트 라인들(BL)에 프로그램 금지 전압(program inhibit voltage), 프로그램 포싱 전압(program forcing voltage) 및 프로그램 전압(program voltage)과 같은 프로그램 비트 라인 전압을 인가할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 이러한 구성은 얼마든지 변형되어 실시 가능하다.
한편, 입출력 회로(140)는 메모리 셀 어레이(160)의 제1 영역으로부터 데이터를 리드하고, 리드된 데이터를 메모리 셀 어레이(160)의 제2 영역에 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수도 있다.
컨트롤러(150)는 반도체 장치(1)의 전반적인 동작(프로그램, 리드, 소거 등)을 제어할 수 있다. 구체적으로, 컨트롤러(150)는 반도체 장치(1)가 동작하는 동안, 전압 생성기(110), 어드레스 디코더(130), 및 입출력 회로(140)의 동작을 제어할 수 있다. 컨트롤러(150)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 수 있다. 비록 도면에서는 컨트롤러(150)가 전압 생성기(110), 어드레스 디코더(130), 및 입출력 회로(140)의 동작을 제어하는 구성만 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라 반도체 장치(1)는 도시된 구성요소 외에 더 많은 구성요소를 포함할 수 있고, 컨트롤러(150)는 이들 구성요소들의 전반적인 동작을 제어할 수 있다.
제1 반도체 칩(도 1의 SC1)에 배치되는 메모리 셀 어레이(160)는 예를 들어, 3차원 어레이 구조(three-dimensional memory array structure)로 구현될 수 있다. 3차원 메모리 어레이는 수직 방향으로 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 복수의 수직 NAND 스트링을 포함할 수 있다. 적어도 하나의 메모리 셀은 예를 들어, 전하 트랩 층을 포함할 수 있다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식(monolithically)으로 형성될 수 있다. 모놀리식이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착되는 것을 의미한다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인 또는 비트 라인이 배치될 수 있다. 반도체 장치(1)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치일 수 있고, 또는 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF) 메모리 장치일 수도 있다. 이하에서는 반도체 장치(1)가 수직형 낸드 플래시 메모리 장치임을 예로들어 설명한다.
메모리 셀 어레이(160)는 복수의 메모리 블록(BLK1 ~ BLKz)을 포함할 수 있다. 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(130)에 접속되고, 복수의 비트 라인(BL)을 통해 입출력 회로(140)에 접속될 수 있다. 몇몇 실시예에서, 복수의 워드 라인(WL)은 적층된 판 형태 구조를 가질 수 있다.
복수의 메모리 블록(BLK1 ~ BLKz) 각각은 기판 상에서 제1 방향 및 제1 "?향?* 다른 제2 방향에 따라 배열되고, 제1 및 제2 방향에 의해 형성된 평면에 수직한 제3 방향으로 배열되는 3차원 구조의 복수의 스트링(string)을 포함할 수 있다. 여기서 복수의 스트링 각각은, 비트 라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀, 적어도 하나의 접지 선택 트랜지스터로 구성될 수 있다. 여기서 복수의 메모리 셀 각각은 적어도 하나의 비트를 저장할 수 있다. 몇몇 실시예에서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀 사이에 적어도 하나의 더미 셀이 포함될 수 있다. 몇몇 실시예에서, 복수의 메모리 셀과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀이 포함될 수 있다. 이하, 도 5 및 도 6을 참조하여, 메모리 셀 어레이(160)의 메모리 블록(BLK1 ~ BLKz)에 대해 보다 구체적으로 설명한다.
도 5를 참조하면, 메모리 블록(BLK1)은 기판(10)과 수직 방향으로 형성될 수 있다. 기판(10)에는 불순물을 포함하는 예를 들어, n+ 도핑 영역(166)이 형성될 수 있다. 이러한 도핑 영역(166)은 예를 들어, 공통 소스 라인(도 6의 CSL)으로 이용될 수 있다.
기판(10) 상에는 게이트 전극(165)과 절연막(164)이 교대로 적층될 수 있다. 게이트 전극(165)과 절연막(164) 사이에는 데이터 저장막(161)이 형성될 수 있다.
필라(168)는 게이트 전극(165)과 절연막(164)을 수직 방향으로 관통할 수 있다. 필라(168)는 도시된 것과 같이 V자 형상으로 형성될 수 있다. 필라(168)는 게이트 전극(165)과 절연막(164)을 관통하여 기판(10)과 연결될 수 있다. 필라(168)의 내부는 충전 유전 패턴(163)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(162)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극(165)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 접속될 수 있다. 그리고 메모리 블록(BLK1)의 필라 외부에 형성되고 채널로 이용되는 수직 활성 패턴(162)은 비트 라인 컨택(BC)을 통해 복수의 비트 라인(BL1 ~ BL3)에 접속될 수 있다. 도 5에서는, 하나의 메모리 블록(BLK1)이 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라 배선의 수는 이와 다르게 얼마든지 변형되어 실시될 수 있다.
도 6을 참조하면, 비트 라인(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(NS11 ~ NS33)이 배치될 수 있다. 각각의 셀 스트링(예를 들면, NS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 접속될 수 있다. 스트링 선택 라인(SSL)은 제1 내지 제3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL1 ~ GSL3)에 접속될 수 있다. 몇몇 실시예에서, 접지 선택 라인들(GSL1 ~ GSL3)은 서로 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 접속되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; common source line)에 접속될 수 있다.
복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 접속될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부를 수 있다. 메모리 블록(BLK1)은 도시된 것과 같이 복수의 페이지를 포함할 수 있다. 또한, 하나의 워드 라인에는 복수의 페이지들이 접속될 수 있다. 도 6을 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 접속될 수 있다.
이러한 페이지는 데이터 프로그램과 리드의 단위가 될 수 있고, 메모리 블록(BLK1)은 데이터 소거의 단위가 될 수 있다. 즉, 비휘발성 메모리 장치가 프로그램이나 리드 동작을 수행할 때, 페이지 단위의 데이터가 프로그램되거나 리드될 수 있고, 비휘발성 메모리 장치가 소거 동작을 수행할 때, 메모리 블록 단위로 데이터가 소거될 수 있다. 즉, 하나의 메모리 블록에 포함된 모든 메모리 셀(MC1 ~ MC8)에 저장된 데이터가 한꺼번에 소거될 수 있다.
한편, 각각의 메모리 셀(MC1~MC8)은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀(MC1~MC8)에 한 비트의 데이터를 저장할 수 있는 메모리 셀을 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 칭할 수 있다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀을 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)이라 칭할 수 있다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장될 수 있다. 따라서 워드 라인(WL4)에 연결된 메모리 셀(MC4)에는 6개의 페이지 데이터가 저장될 수 있다. 몇몇 실시예에서, 메모리 셀(MC1~MC8)은 세 비트 또는 그 이상의 데이터를 저장할 수도 있다. 이 경우 하나의 물리적 페이지에 3개 또는 그 이상의 페이지 데이터가 저장될 수 있다.
다시 도 1 및 도 2를 참조하면, 제1 반도체 칩(SC1)에 배치된 메모리 셀 어레이(MCA)의 일측(예를 들어, 좌측과 우측)에는 제1 워드 라인 본딩 패드(WBP1)가 배치될 수 있고, 메모리 셀 어레이(MCA)의 다른 일측(예를 들어, 상측과 하측)에는 제1 비트 라인 본딩 패드(BBP1)가 배치될 수 있다.
구체적으로, 메모리 셀 어레이(MCA)의 가로 방향(예를 들어, X방향)의 제1 반도체 칩(SC1)의 표면에는 제1 워드 라인 본딩 패드(WBP1)가 배치될 수 있고, 메모리 셀 어레이(MCA)의 세로 방향(예를 들어, Y방향)의 표면에는 제1 비트 라인 본딩 패드(BBP1)가 배치될 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 제1 워드 라인 본딩 패드(WBP1)와 제1 비트 라인 본딩 패드(BBP1)의 배치는 이와 다르게 변형되어 실시될 수 있다.
비록 도 1에서는 예시적으로 하나의 메모리 셀 어레이(MCA)와 그에 전기적으로 연결된 제1 워드 라인 본딩 패드(WBP1) 및 제1 비트 라인 본딩 패드(BBP1)만을 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라, 메모리 셀 어레이(MCA)의 개수는 얼마든지 많아질 수 있으며, 이에 따라, 제1 워드 라인 본딩 패드(WBP1)와 제1 비트 라인 본딩 패드(BBP1)의 수도 도시된 것 이상으로 얼마든지 늘어날 수 있다.
제1 워드 라인 본딩 패드(WBP1)와 제1 비트 라인 본딩 패드(BBP1)는 제2 반도체 칩(SC2)과 대향하는 면(예를 들어, 제1 반도체 칩(SC1)의 하면)에 배치될 수 있다.
제1 워드 라인 본딩 패드(WBP1)는 앞서 설명한 메모리 셀 어레이(MCA)의 각 워드 라인(WL1, WL2)에 전기적으로 연결될 수 있다. 예시적으로, 도 2에는 제1 워드 라인 본딩 패드(WBP1)가 메탈 컨택들(WMC1, WMC2, MC3, MC4)과 배선들(M1, M2)을 통해 각 워드 라인(WL1, WL2)에 전기적으로 연결된 것이 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 제1 비트 라인 본딩 패드(BBP1) 역시 메모리 셀 어레이(MCA)의 각 비트 라인(BL)에 전기적으로 연결될 수 있다. 제1 비트 라인 본딩 패드(BBP1) 역시 메탈 컨택들과 배선들을 통해 비트 라인(BL)에 전기적으로 연결될 수 있다.
제2 반도체 칩(SC2)의 표면에는 제2 워드 라인 본딩 패드(WBP2)와 제2 비트 라인 본딩 패드(BBP2)가 배치될 수 있다. 구체적으로, 제2 워드 라인 본딩 패드(WBP2)와 제2 비트 라인 본딩 패드(BBP2)는 제1 반도체 칩(SC1)과 대향하는 면(예를 들어, 제2 반도체 칩(SC2)의 상면)에 배치될 수 있다.
이러한 제2 워드 라인 본딩 패드(WBP2)와 제2 비트 라인 본딩 패드(BBP2)는, 제1 워드 라인 본딩 패드(WBP1)와 제1 비트 라인 본딩 패드(BBP1)와 대응되는 위치에 배치될 수 있다. 즉, 제2 워드 라인 본딩 패드(WBP2)는 제1 워드 라인 본딩 패드(WBP1)가 배치된 위치에 대응하여 배치될 수 있고, 제2 비트 라인 본딩 패드(BBP2)는 제1 비트 라인 본딩 패드(BBP1)가 배치된 위치에 대응하여 배치될 수 있다.
이에 따라, 제1 반도체 칩(SC1)의 하면과 제2 반도체 칩(SC2)의 상면이 접촉할 때, 제1 워드 라인 본딩 패드(WBP1)가 제2 워드 라인 본딩 패드(WBP2)에 직접 접촉하여 서로 전기적으로 연결되고, 제1 비트 라인 본딩 패드(BBP1)가 제2 비트 라인 본딩 패드(BBP2)에 직접 접촉하여 서로 전기적으로 연결될 수 있다.
제1 워드 라인 본딩 패드(WBP1)와 제2 워드 라인 본딩 패드(WBP2)는 직접 접촉하여, 도 4에 도시된 것과 같이, 메모리 셀 어레이(160)의 각 워드 라인(WL)을 주변 회로(PC)와 전기적으로 연결하는 역할을 할 수 있다. 그리고, 제1 비트 라인 본딩 패드(BBP1)와 제2 비트 라인 본딩 패드(BBP2)는 직접 접촉하여, 도 4에 도시된 것과 같이, 메모리 셀 어레이(160)의 각 비트 라인(BL)을 주변 회로(PC)와 전기적으로 연결하는 역할을 할 수 있다.
예시적으로, 도 2에는 제2 워드 라인 본딩 패드(WBP2)가 메탈 컨택들(MC2, MC3, MC4)과 배선들(M1, M2)을 통해 주변 회로(PC)에 전기적으로 연결된 것이 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 한편, 제2 비트 라인 본딩 패드(BBP2) 역시 메탈 컨택들과 배선들을 통해 주변 회로(PC)에 전기적으로 연결될 수 있다.
배선들(M1, M2)은 예를 들어, 금속(예를 들어, 구리(Cu) 또는 알루미늄(Al))을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 또한, 도 2에서는 설명의 편의를 위해 일부 배선들(M1, M2)만 도시하였으나, 배선들(M1, M2)의 숫자는 이와 다르게 얼마든지 변형되어 실시될 수 있다.
메탈 컨택들(MC1, MC2, MC3, MC4, WMC1, WMC2)은 예를 들어, 텅스텐(W) 또는 구리(Cu)를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 또한, 도 2에서는 설명의 편의를 위해 메탈 컨택들(MC1, MC2, MC3, MC4, WMC1, WMC2)만 도시하였으나, 메탈 컨택들(MC1, MC2, MC3, MC4, WMC1, WMC2)의 숫자는 이와 다르게 얼마든지 변형되어 실시될 수 있다.
기판(10, 20)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(10, 20)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 기판(10, 20)은 예를 들어, p형 반도체 기판일 수 있으나, 이에 제한되는 것은 아니다.
도 1 및 도 2를 참조하면, 본 실시예에서는 제1 반도체 칩(SC1)에 메모리 셀 어레이(MCA)가 배치되고, 제2 반도체 칩(SC2)에 메모리 셀 어레이(MCA)의 동작에 관련된 주변 회로(PC)가 배치된다. 즉, 제1 반도체 칩(SC1)에는 메모리 셀 어레이(MCA)의 동작에 관련된 주변 회로(PC)가 배치되지 않고, 제2 반도체 칩(SC2)에는 메모리 셀 어레이(MCA)가 배치되지 않는다.
이처럼, 제1 반도체 칩(SC1)에 메모리 셀 어레이(MCA)가 배치되고, 제2 반도체 칩(SC2)에 메모리 셀 어레이(MCA)의 동작에 관련된 주변 회로(PC)가 배치됨에 따라, 제1 반도체 칩(SC1)의 두께와 제2 반도체 칩(SC2)의 두께가 서로 다를 수 있다.
구체적으로, 메모리 셀 어레이(MCA)가 배치된 제1 반도체 칩(SC1)의 기판(10)의 하면으로부터 제1 반도체 칩(SC1)의 상면까지 측정한 제1 높이(H1)는 제2 반도체 칩(SC2)의 기판(20)의 하면으로부터 제2 반도체 칩(SC2)의 상면까지 측정한 제2 높이(H2)와 서로 다를 수 있다.
더욱 구체적으로, 메모리 셀 어레이(MCA)가 배치된 제1 반도체 칩(SC1)의 기판(10)의 하면으로부터 제1 반도체 칩(SC1)의 상면까지 측정한 제1 높이(H1)는 제2 반도체 칩(SC2)의 기판(20)의 하면으로부터 제2 반도체 칩(SC2)의 상면까지 측정한 제2 높이(H2)보다 클 수 있다.
몇몇 실시예에서, 제1 높이(H1)와 제2 높이(H2)의 비는 2:1 이상일 수 있다. 이에 따라, 제1 반도체 칩(SC1)에 배치된 메모리 셀 어레이(MCA)에 많은 메모리 셀을 배치하여 메모리 장치의 집적도를 높일 수 있다. 또한, 몇몇 실시예에서, 제1 높이(H1)와 제2 높이(H2)의 비는 100:1 이하일 수 있다. 이에 의해서 반도체 장치(1)의 전체 크기가 지나치게 증가하는 것을 방지할 수 있다.
제1 반도체 칩(SC1)에는 제1 감지 배선(SL1)이 배치될 수 있다. 구체적으로, 제1 반도체 칩(SC1) 내부에는 제1 감지 배선(SL1)이 배치되고, 제1 반도체 칩(SC1)의 하면에는 제1 감지 배선(SL1)을 외부로 노출시키는 제1 본딩 메탈(BM1)이 배치될 수 있다.
도 2에는 게이트 배선(GL), 메탈 컨택들(MC1, MC3, MC4) 및 배선들(M1, M2)을 포함하는 제1 감지 배선(SL1)이 제1 본딩 메탈(BM1)과 전기적으로 연결된 것을 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라, 제1 감지 배선(SL1)의 구성은 얼마든지 변형되어 실시될 수 있다.
제2 반도체 칩(SC2)에는 제2 감지 배선(SL2)이 배치될 수 있다. 구체적으로, 제2 반도체 칩(SC2) 내부에는 제2 감지 배선(SL1)이 배치되고, 제2 반도체 칩(SC2)의 상면에는 제2 감지 배선(SL2)을 외부로 노출시키는 제2 본딩 메탈(BM2)이 배치될 수 있다.
도 2에는 게이트 배선(GL), 메탈 컨택들(MC2, MC3, MC4) 및 배선들(M1, M2)을 포함하는 제2 감지 배선(SL1)이 제2 본딩 메탈(BM2)과 전기적으로 연결된 것을 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라, 제2 감지 배선(SL2)의 구성은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 제1 감지 배선(SL1)의 높이(H3)와 제2 감지 배선(SL2)의 높이(H4)는 서로 다를 수 있다. 구체적으로, 제1 감지 배선(SL1)의 높이(H3)는 제2 감지 배선(SL2)의 높이(H4) 보다 클 수 있다.
또한, 제1 감지 배선(SL1)을 구성하는 메탈 컨택(MC1)의 높이와 제2 감지 배선(SL2)을 구성하는 메탈 컨택(MC2)의 높이는 서로 다를 수 있다. 구체적으로, 제1 감지 배선(SL1)을 구성하는 메탈 컨택(MC1)의 높이는 제2 감지 배선(SL2)을 구성하는 메탈 컨택(MC2)의 높이 보다 클 수 있다.
제1 감지 배선(SL1)은 제1 반도체 칩(SC1)의 에지부(edge portion)를 따라 연장된 형태로 배치되고, 제2 감지 배선(SL2)은 제2 반도체 칩(SC2)의 에지부를 따라 연장된 형태로 배치될 수 있다. 구체적으로, 제1 감지 배선(SL1)은 제1 반도체 칩(SC1)의 에지부를 따라 제1 반도체 칩(SC1)을 감싸는 형태로 연장되고, 제2 감지 배선(SL2)은 제2 반도체 칩(SC2)의 에지부를 따라 제2 반도체 칩(SC2)을 감싸는 형태로 연장될 수 있다. 이에 따라, 제1 감지 배선(SL1)은 제1 반도체 칩(SC1)에 배치된 메모리 셀 어레이(MCA)를 감싸는 형태로 연장되고, 제2 감지 배선(SL2)은 제2 반도체 칩(SC2)에 배치된 주변 회로(PC)를 감싸는 형태로 연장될 수 있다.
제1 감지 배선(SL1)과 제2 감지 배선(SL2)이 각각 제1 및 제2 반도체 칩(SC1, SC2)의 에지부를 따라 연장된 형태로 배치되는 것은, 제1 및 제2 반도체 칩(SC1, SC2)의 제조 공정에서, 중앙부에 비해 에지부에 결함이 발생할 가능성이 크기 때문일 수 있다.
몇몇 실시예에서, 제1 본딩 메탈(BM1)과 제2 본딩 메탈(BM2)은 도 3에 도시된 것과 같이, 제1 감지 배선(SL1)과 제2 감지 배선(SL2)을 따라 연장되는 것이 아니라, 특정 영역(예를 들어, 컨택 영역(CA))에만 배치될 수 있다. 즉, 제1 감지 배선(SL1)과 제2 감지 배선(SL2)은 특정 영역(예를 들어, 컨택 영역(CA))에 배치된 제1 본딩 메탈(BM1)과 제2 본딩 메탈(BM2)을 통해 서로 전기적으로 연결될 수 있다. 이렇게 제1 본딩 메탈(BM1)과 제2 본딩 메탈(BM2)을 특정 영역(예를 들어, 컨택 영역(CA))에만 배치함으로써, 제1 및 제2 감지 배선(SL1, SL2)과 인접하여 배치된 다른 배선들 간에 발생할 수 있는 기생 캐패시턴스를 줄일 수 있다.
하지만, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 제1 본딩 메탈(BM1)과 제2 본딩 메탈(BM2) 역시 제1 감지 배선(SL1)과 제2 감지 배선(SL2)을 따라 연장되도록 실시예가 변형되어 실시될 수 있다.
제2 반도체 칩(SC2)의 내부에는 감지 회로(DC1)가 배치될 수 있다. 감지 회로(DC1)의 주변에는 반도체 장치(1)의 외부로부터 데이터를 제공받거나, 반도체 장치(1)의 외부로 데이터를 제공하는 입출력 패드(IOP)가 배치될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
이러한 감지 회로(DC1)는 제1 반도체 칩(SC1)에는 배치되지 않고, 제2 반도체 칩(SC2)에만 배치될 수 있다. 제2 감지 배선(SL2)은 감지 회로(DC1)에 전기적으로 연결될 수 있다. 제1 감지 배선(SL1)은 앞서 설명한 제1 및 제2 본딩 메탈(BM1, BM2)을 통해 제2 감지 배선(SL2)에 전기적으로 연결되므로, 제1 감지 배선(SL1) 역시 감지 회로(DC1)에 전기적으로 연결될 수 있다.
이러한 감지 회로(DC1)는 제1 감지 배선(SL1)과 제2 감지 배선(SL2)에 발생하는 결함을 감지하는 역할을 할 수 있다. 이러한 결함의 예로는 제1 및 제2 반도체 칩(SC1, SC2)을 제조하는 공정(예를 들어, 커팅 또는 테스트 공정 등)에서 제1 및 제2 반도체 칩(SC1, SC2)에 발생하는 크랙을 들 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
감지 회로(DC1)는 다양한 방법을 이용하여 제1 감지 배선(SL1)과 제2 감지 배선(SL2)에 발생하는 결함을 감지할 수 있다. 몇몇 실시예에서, 감지 회로(DC1)는 제1 감지 배선(SL1)과 제2 감지 배선(SL2)의 저항 변화를 감지하여 제1 감지 배선(SL1)과 제2 감지 배선(SL2)에 발생하는 결함을 감지할 수 있다. 이하에서는 도 7 및 도 8을 참조하여, 몇몇 실시예에 따른 감지 회로(DC1)의 구성 및 동작을 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다.
도 7은 도 1의 감지 회로의 예시적인 블록도이다. 도 8은 몇몇 실시예에 따른 반도체 장치의 결함 감지 동작을 설명하기 위한 도면이다.
먼저 도 7을 참조하면, 감지 회로(DC1)는 신호 제공부(SPR1)와 신호 수신부(SRE1)를 포함할 수 있다. 신호 제공부(SPR1)는 감지 신호(SS)를 생성하여 제1 및 제2 감지 배선(SL1, SL2)에 출력하고, 신호 수신부(SRE1)는 제1 및 제2 감지 배선(SL1, SL2)으로부터 감지 신호(SS)를 수신할 수 있다.
만약, 제1 및 제2 감지 배선(SL1, SL2)에 결함이 존재하지 않는 경우, 신호 제공부(SPR1)로부터 출력된 감지 신호(SS)는 제1 및 제2 감지 배선(SL1, SL2)을 경유하여 신호 수신부(SRE1)에 수신될 수 있다.
그런데, 도 8에 도시된 것과 같이, 제1 및 제2 감지 배선(SL1, SL2)에 결함(예를 들어, 크랙(CR))이 존재하는 경우, 신호 제공부(SPR1)로부터 출력된 감지 신호(SS)는 제1 및 제2 감지 배선(SL1, SL2)의 크랙이 발생된 부위(CR)에서 더 이상 전달되지 않아 신호 수신부(SRE1)는 감지 신호(SS)를 수신할 수 없다. 이에 의해, 감지 회로(DC1)는 제1 감지 배선(SL1)과 제2 감지 배선(SL2) 중 적어도 하나에 결함이 존재함을 감지할 수 있다.
이처럼 본 실시예에 따른 반도체 장치(1)는, 제1 및 제2 감지 배선(SL1, SL2)과 감지 회로(DC1)를 이용하여, 제1 및 제2 반도체 칩(SC1, SC2)에 발생하는 결함을 감지할 수 있다. 또한, 제1 반도체 칩(SC1)에 감지 회로(DC1)를 배치하지 않기 때문에, 제1 반도체 칩(SC1)의 두께가 지나치게 증가하는 것을 방지할 수 있으며, 제1 반도체 칩(SC1)의 제조 공정을 보다 단순화할 수 있다. 또한, 제1 반도체 칩(SC1)에 배치된 메모리 셀 어레이(MCA)의 집적도 역시 향상시킬 수 있다.
이하 도 9 내지 도 13을 참조하여, 다른 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 이하에서는 앞서 충분히 설명한 구성 요소들에 대한 중복 설명은 생략하고, 차이점을 위주로 설명한다. 도 9 내지 도 13에서도 앞서 설명한 실시예와 중복된 구성요소의 도시는 생략하고 차이나는 구성요소를 중심으로 도시하였다.
도 9는 몇몇 실시예에 따른 반도체 장치의 개념적인 분리 레이아웃이다. 도 10은 도 9의 반도체 장치에 대한 개념적인 통합 레이아웃이다.
도 9 및 도 10을 참조하면, 반도체 장치(2)의 제3 반도체 칩(SC3)에는 제3 감지 배선(SL3)이 제3 반도체 칩(SC3)을 감싸는 형태로 배치되고, 제4 반도체 칩(SC4)에는 제4 감지 배선(SL4)이 제4 반도체 칩(SC4)을 감싸는 형태로 배치되되, 제3 감지 배선(SL3)과 제4 감지 배선(SL4)은 수직으로(vertically) 오버랩되지 않는 형태로 배치될 수 있다.
구체적으로, 제3 감지 배선(SL3)은 제3 반도체 칩(SC3)의 에지부로부터 제1 거리(L1) 이격된 형태로 제3 반도체 칩(SC3)에 배치되고, 제4 감지 배선(SL4)은 제4 반도체 칩(SC4)의 에지부로부터 제2 거리(L2) 이격된 형태로 제4 반도체 칩(SC3)에 배치될 수 있다. 여기서, 제1 거리(L1)와 제2 거리(L2)가 다르기 때문에, 제3 반도체 칩(SC3)과 제4 반도체 칩(SC4)이 결합되어도, 제3 감지 배선(SL3)과 제4 감지 배선(SL4)은 수직으로 오버랩되지 않을 수 있다.
몇몇 실시예에서, 제1 거리(L1)는 제2 거리(L2)보다 클 수 있다. 이에 따라, 제3 감지 배선(SL3)은 제4 감지 배선(SL4)에 비해 더 안쪽에 배치될 수 있다.
연결 배선(CL1)은 제4 반도체 칩(SC4)에 배치될 수 있다. 이러한 연결 배선(CL1)은 제3 감지 배선(SL3)과 감지 회로(DC2)를 전기적으로 연결하는 역할을 할 수 있다. 또한, 제3 감지 배선(SL3)과 제4 감지 배선(SL4)은 전기적으로 연결되지 않을 수 있다. 이하 도 11 및 도 12를 참조하여 보다 구체적으로 설명한다.
도 11은 도 10의 B-B´선을 따라 절단한 단면도이다. 도 12는 도 10의 C-C´선을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 몇몇 실시예에서, 연결 배선(CL1)은 게이트 배선(GL), 메탈 컨택들(MC2, MC3, MC4) 및 배선들(M1, M2)을 포함하고, 제2 본딩 메탈(BM2)을 통해 제3 감지 배선(SL3)과 전기적으로 연결될 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 연결 배선(CL1)과 제3 감지 배선(SL3)의 구성은 이와 얼마든지 다르게 변형되어 실시될 수 있다.
도 11 및 도 12를 참조하면, 제4 감지 배선(SL4)에는 앞서 설명한 제2 감지 배선(도 2의 SL2)과 달리 제2 본딩 메탈(BM2)과 메탈 컨택(MC4)이 존재하지 않는다. 또한, 제3 감지 배선(SL3)에는 앞서 설명한 제1 감지 배선(도 2의 SL1)과 달리 제1 본딩 메탈(BM1)과 메탈 컨택(MC4)이 존재하지 않는다. 이에 따라, 설혹 제3 반도체 칩(SC3)과 제4 반도체 칩(SC4)이 결합되는 과정에서 제3 감지 배선(SL3)과 제4 감지 배선(SL4)이 수직으로 오버랩되는 부분이 발생하여도, 제3 감지 배선(SL3)과 제4 감지 배선(SL4)은 서로 전기적으로 연결되지 않을 수 있다.
다시 도 9 및 도 10을 참조하면, 제4 반도체 칩(SC4)에는 감지 회로(DC2)가 배치될 수 있다. 이러한 감지 회로(DC2)는 제3 반도체 칩(SC3)에는 배치되지 않을 수 있다. 물론, 제3 반도체 칩(SC3)에는 앞서 설명한 메모리 셀 어레이(도 1의 MCA)가 배치되고, 제4 반도체 칩(SC4)에는 앞서 설명한 주변 회로(도 1의 PC)가 배치될 수 있다.
제4 감지 배선(SL4)은 감지 회로(DC2)에 전기적으로 연결될 수 있다. 제3 감지 배선(SL3)은 연결 배선(CL1)을 통해 감지 회로(DC2)에 전기적으로 연결될 수 있다.
감지 회로(DC2)는 다양한 방법을 이용하여 제3 감지 배선(SL3)과 제4 감지 배선(SL4)에 발생하는 결함을 감지할 수 있다. 이하에서는 도 13을 참조하여, 몇몇 실시예에 따른 감지 회로(DC2)의 구성을 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다.
도 13은 도 10의 감지 회로의 예시적인 블록도이다.
도 13을 참조하면, 감지 회로(DC2)는 신호 제공부들(SPR2, SPR3)과 신호 수신부들(SRE2, SRE3)을 포함할 수 있다.
신호 제공부(SPR2)는 제1 감지 신호(SS1)를 생성하여 제3 감지 배선(SL3)에 출력하고, 신호 수신부(SRE2)는 제3 감지 배선(SL3)으로부터 제1 감지 신호(SS1)를 수신할 수 있다. 신호 제공부(SPR3)는 제2 감지 신호(SS2)를 생성하여 제4 감지 배선(SL4)에 출력하고, 신호 수신부(SRE3)는 제4 감지 배선(SL4)으로부터 제2 감지 신호(SS2)를 수신할 수 있다.
제1 감지 신호(SS1)의 수신 여부를 통해 감지 회로(DC2)는 제3 감지 배선(SL3)에 결함 여부를 감지할 수 있고, 제2 감지 신호(SS2)의 수신 여부를 통해 감지 회로(DC2)는 제4 감지 배선(SL4)에 결함 여부를 감지할 수 있다. 즉, 본 실시예에 따른 감지 회로(DC2)는, 제3 반도체 칩(SC3)의 결함 여부와 제4 반도체 칩(SC4)의 결함 여부를 각각 독립적으로 판단할 수 있다.
도 14는 몇몇 실시예에 따른 반도체 장치의 개념적인 분리 레이아웃이다.
이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고, 차이점을 위주로 설명한다.
도 14를 참조하면, 반도체 장치(3)의 제5 반도체 칩(SC5)에는 제5 감지 배선(SL5)이 제5 반도체 칩(SC5)을 감싸는 형태로 배치되나, 제5 반도체 칩(SC5)의 하부에 배치되는 제6 반도체 칩(SC6)에는 감지 배선이 배치되지 않을 수 있다.
제6 반도체 칩(SC6)에는 감지 회로(DC3)가 배치될 수 있다. 이러한 감지 회로(DC3)는 제5 반도체 칩(SC5)에는 배치되지 않을 수 있다. 물론, 제5 반도체 칩(SC5)에는 앞서 설명한 메모리 셀 어레이(도 1의 MCA)가 배치되고, 제6 반도체 칩(SC6)에는 앞서 설명한 주변 회로(도 1의 PC)가 배치될 수 있다.
연결 배선(CL2)은 제6 반도체 칩(SC6)에 배치될 수 있다. 이러한 연결 배선(CL2)은 제5 감지 배선(SL5)과 감지 회로(DC3)를 전기적으로 연결하는 역할을 할 수 있다.
도 15는 몇몇 실시예에 따른 반도체 장치의 개념적인 분리 레이아웃이다.
이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고, 차이점을 위주로 설명한다.
도 15를 참조하면, 반도체 장치(4)의 제8 반도체 칩(SC8)에는 제6 감지 배선(SL6)이 제8 반도체 칩(SC8)을 감싸는 형태로 배치되나, 제8 반도체 칩(SC8)의 상부에 배치되는 제7 반도체 칩(SC7)에는 감지 배선이 배치되지 않을 수 있다.
제8 반도체 칩(SC8)에는 감지 회로(DC4)가 배치될 수 있다. 이러한 감지 회로(DC4)는 제7 반도체 칩(SC7)에는 배치되지 않을 수 있다. 물론, 제7 반도체 칩(SC7)에는 앞서 설명한 메모리 셀 어레이(도 1의 MCA)가 배치되고, 제8 반도체 칩(SC8)에는 앞서 설명한 주변 회로(도 1의 PC)가 배치될 수 있다. 제6 감지 배선(SL6)은 감지 회로(DC4)에 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
MCA: 메모리 셀 어레이
PC: 주변 회로
DC1~DC4: 감지 회로
SL1~SL6: 감지 배선

Claims (20)

  1. 그 내부에, 비트 라인과, 워드 라인과, 상기 비트 라인 및 워드 라인에 전기적으로 연결된 메모리 셀이 배치되고, 그 표면에, 상기 비트 라인에 전기적으로 연결된 제1 본딩 패드와, 상기 워드 라인에 전기적으로 연결된 제2 본딩 패드가 배치된 제1 반도체 칩;
    그 표면에, 상기 제1 본딩 패드와 전기적으로 연결되는 제3 본딩 패드와, 상기 제2 본딩 패드와 전기적으로 연결되는 제4 본딩 패드가 배치되고, 그 내부에, 상기 제3 본딩 패드와 상기 제4 본딩 패드를 통해 상기 메모리 셀에 데이터를 라이트하는 입출력 회로가 배치된 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 중 적어도 하나의 에지부(edge portion)를 따라 연장되는 감지 배선; 및
    상기 제2 반도체 칩에 배치되고, 상기 감지 배선을 이용하여 상기 제1 반도체 칩과 상기 제2 반도체 칩 중 적어도 하나에 발생되는 결함을 감지하는 감지 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 감지 배선은, 상기 제1 반도체 칩과 상기 제2 반도체 칩 중 적어도 하나를 감싸는 형상으로 상기 에지부를 따라 연장되는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 반도체 칩에는 상기 입출력 회로가 배치되지 않고, 상기 제2 반도체 칩에는 상기 메모리 셀이 배치되지 않는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 본딩 패드는, 상기 제1 반도체 칩의 제1 면에 배치되고,
    상기 제3 및 제4 본딩 패드는, 상기 제1 면에 대향하는 상기 제2 반도체 칩의 제2 면에 배치되는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 본딩 패드는 상기 제3 본딩 패드에 직접 접촉(directly contact)하고, 상기 제2 본딩 패드는 상기 제4 본딩 패드에 직접 접촉하는 반도체 장치.
  6. 제1항에 있어서,
    상기 감지 배선은, 상기 제1 반도체 칩에 배치된 제1 감지 배선과, 상기 제2 반도체 칩에 배치된 제2 감지 배선을 포함하고,
    상기 제1 감지 배선과 상기 제2 감지 배선은 서로 전기적으로 연결되고,
    상기 제1 반도체 칩에는 상기 입출력 회로가 배치되지 않고, 상기 제2 반도체 칩에는 상기 메모리 셀이 배치되지 않는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 반도체 칩의 제1 면에 배치되고, 상기 제1 감지 배선과 전기적으로 연결되는 제1 본딩 메탈을 포함하고,
    상기 제2 반도체 칩은, 상기 제1 면에 대향하는 상기 제2 반도체 칩의 제2 면에 배치되고, 상기 제2 감지 배선과 전기적으로 연결되는 제2 본딩 메탈을 포함하고,
    상기 제1 본딩 메탈과 상기 제2 본딩 메탈은 직접 접촉하는 반도체 장치.
  8. 제1항에 있어서,
    상기 감지 배선은, 상기 제1 반도체 칩에 배치된 제1 감지 배선과, 상기 제2 반도체 칩에 배치된 제2 감지 배선을 포함하고,
    상기 제1 감지 배선과 상기 제2 감지 배선은 상기 감지 회로에 전기적으로 연결되고,
    상기 제1 감지 배선과 상기 제2 감지 배선은, 서로 전기적으로 연결되지 않는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 반도체 칩은,
    상기 감지 회로에 전기적으로 연결되고, 상기 제2 감지 배선과 전기적으로 연결되지 않는 연결 배선을 포함하고,
    상기 제1 감지 배선은 상기 연결 배선에 전기적으로 연결되는 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 감지 배선이 상기 제1 반도체 칩의 상기 에지부로부터 이격된 제1 거리는, 상기 제2 감지 배선이 상기 제2 반도체 칩의 상기 에지부로부터 이격된 제2 거리 다른 반도체 장치.
  11. 제10항에 있어서,
    제1 거리는 제2 거리보다 큰 반도체 장치.
  12. 제1항에 있어서,
    상기 감지 배선은, 상기 제1 반도체 칩에 배치되고, 상기 제2 반도체 칩에 배치되지 않고,
    상기 제2 반도체 칩은 상기 감지 회로에 전기적으로 연결되는 연결 배선을 포함하고,
    상기 감지 배선은 상기 연결 배선에 전기적으로 연결되는 반도체 장치.
  13. 제1항에 있어서,
    상기 감지 배선은, 상기 제1 반도체 칩에 배치되지 않고, 상기 제2 반도체 칩에 배치되고,
    상기 감지 배선은 상기 감지 회로에 전기적으로 연결되는 반도체 장치.
  14. 제1 감지 배선이 배치된 제1 반도체 칩으로, 상기 제1 감지 배선이 상기 제1 반도체 칩의 에지부를 따라 상기 제1 반도체 칩을 둘러싸는 형상으로 배치된 제1 반도체 칩;
    상기 제1 반도체 칩 하부에 배치되는 제2 반도체 칩으로, 제2 감지 배선이 상기 제2 반도체 칩의 에지부를 따라 상기 제2 반도체 칩을 둘러싸는 형상으로 배치된 제2 반도체 칩; 및
    상기 제1 감지 배선을 이용하여 상기 제1 반도체 칩에 발생되는 결함을 감지하고, 상기 제2 감지 배선을 이용하여 상기 제2 반도체 칩에 발생되는 결함을 감지하는 감지 회로를 포함하되,
    상기 감지 회로는 상기 제2 반도체 칩에는 배치되고, 상기 제1 반도체 칩에는 배치되지 않는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 반도체 칩의 제1 면에 배치되고, 상기 제1 감지 배선과 전기적으로 연결되는 제1 본딩 메탈을 포함하고,
    상기 제2 반도체 칩은, 상기 제1 면에 대향하는 상기 제2 반도체 칩의 제2 면에 배치되고, 상기 제2 감지 배선과 전기적으로 연결되는 제2 본딩 메탈을 포함하고,
    상기 제1 본딩 메탈과 상기 제2 본딩 메탈은 직접 접촉하는 반도체 장치.
  16. 제14항에 있어서,
    상기 제1 감지 배선과 상기 제2 감지 배선은 상기 감지 회로에 전기적으로 연결되고,
    상기 제1 감지 배선과 상기 제2 감지 배선은, 서로 전기적으로 연결되지 않는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 감지 배선과 상기 제2 감지 배선은 수직으로 오버랩되지 않는 반도체 장치.
  18. 제1 반도체 칩;
    상기 제1 반도체 칩 하부에 배치된 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 중 적어도 하나의 에지부를 따라 연장되는 배치된 감지 배선; 및
    상기 감지 배선과 전기적으로 연결되고, 상기 제2 반도체 칩에 배치된 감지 회로를 포함하되,
    상기 감지 회로는, 상기 감지 배선을 이용하여 제1 반도체 칩과 상기 제2 반도체 칩 중 적어도 하나에 발생되는 결함을 감지하고,
    상기 제1 반도체 칩의 제1 기판의 하면으로부터 상기 제1 반도체 칩의 상면까지 측정한 제1 높이와, 상기 제2 반도체 칩의 제2 기판의 하면으로부터 상기 제2 반도체 칩의 상면까지 측정한 제2 높이는 서로 다른 반도체 장치.
  19. 제18항에 있어서,
    제1 높이는 제2 높이보다 크고,
    제1 높이와 제2 높이의 비는 2:1 내지 100:1인 반도체 장치.
  20. 제18항에 있어서,
    상기 감지 배선은,
    상기 제1 반도체 칩에 배치된 제1 감지 배선과,
    상기 제2 반도체 칩에 배치된 제2 감지 배선을 포함하고,
    상기 제1 감지 배선의 제3 높이는 상기 제2 감지 배선의 제4 높이보다 큰 반도체 장치.
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