KR20170051085A - 3차원 크랙 검출 구조물을 포함하는 반도체 장치 및 크랙 검출 방법 - Google Patents

3차원 크랙 검출 구조물을 포함하는 반도체 장치 및 크랙 검출 방법 Download PDF

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Abstract

반도체 장치는, 반도체 다이, 반도체 집적 회로 및 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함한다. 상기 반도체 다이는 중앙 영역과 상기 중앙 영역을 둘러싸는 주변 영역을 포함한다. 상기 반도체 집적 회로는 상기 중앙 영역에 형성된다. 상기 3차원 크랙 검출 구조물은 수직 방향으로 확장되고 상기 중앙 영역을 둘러싸도록 상기 주변 영역에 환형으로 형성된다. 상기 반도체 장치는 수직 방향으로 확장되고 반도체 집적 회로가 형성되는 중앙 영역을 둘러싸도록 상기 주변 영역에 환형으로 형성되는 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.

Description

3차원 크랙 검출 구조물을 포함하는 반도체 장치 및 크랙 검출 방법{Embedded refresh controller and memory device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 3차원 크랙 검출 구조물을 포함하는 반도체 장치 및 크랙 검출 방법에 관한 것이다.
일반적으로 집적 회로들은 반도체 물질의 웨이퍼에 반복적인 패턴으로 형성된다. 상기 웨이퍼는 많은 수의 개별적인 반도체 다이(semiconductor die)들로 절단되고, 절단된 반도체 다이들은 각각 반도체 칩들로 패키징된다. 이러한 절단 및 패키징 공정을 수행하는 중에 반도체 다이에 크랙이 발생될 수 있다. 이러한 크랙을 정밀하게 검출함으로써 불량 제품의 출하를 방지하는 것이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 다양한 경로의 크랙 침투에 대한 감지 능력을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 다양한 경로의 크랙 침투에 대한 감지 능력을 향상시킬 수 있는 반도체 장치의 크랙 검출 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는, 반도체 다이, 반도체 집적 회로 및 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함한다. 상기 반도체 다이는 중앙 영역과 상기 중앙 영역을 둘러싸는 주변 영역을 포함한다. 상기 반도체 집적 회로는 상기 중앙 영역에 형성된다. 상기 3차원 크랙 검출 구조물은 수직 방향으로 확장되고 상기 중앙 영역을 둘러싸도록 상기 주변 영역에 환형으로 형성된다.
일 실시예에 있어서, 상기 반도체 다이는 제1 도전층 및 상기 제1 도전층 하부의 제2 도전층을 포함하고, 상기 3차원 크랙 검출 구조물은, 상기 제1 도전층 및 상기 제2 도전층에 걸쳐서 상기 수직 방향으로 확장되는 도전 루프(conduction loop)를 포함할 수 있다.
일 실시예에 있어서, 상기 도전 루프는, 상기 제1 도전층에 형성되는 복수의 상부 수평 라인들, 상기 제2 도전층에 형성되는 복수의 하부 수평 라인들 및 상기 상부 수평 라인들 및 상기 하부 수평 라인들을 각각 연결하는 복수의 수직 라인들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전층은 상기 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 금속층에 상응하고, 상기 제2 도전층은 상기 반도체 기판의 상부에 형성되는 폴리층에 상응할 수 있다.
일 실시예에 있어서, 상기 상부 수평 라인들은 상기 금속층에 형성되는 금속 라인 패턴들을 포함하고, 상기 하부 수평 라인들은 상기 폴리층에 형성되는 폴리실리콘 라인 패턴들을 포함하고, 상기 수직 라인들은 상기 금속 라인 패턴들과 상기 폴리실리콘 라인 패턴들을 각각 연결하는 수직 콘택들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전층은 상기 반도체 기판의 상부에 형성되는 복수의 금속층들 중에서 최상부의 금속층에 상응할 수 있다.
일 실시예에 있어서, 상기 제2 도전층은 상기 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층에 상응할 수 있다.
일 실시예에 있어서, 상기 제2 도전층은 상기 반도체 집적 회로의 비트라인들이 형성되는 비트라인 폴리층에 상응할 수 있다.
일 실시예에 있어서, 상기 하부 수평 라인들은 상기 상부 수평 라인들보다 짧을 수 있다.
일 실시예에 있어서, 상기 도전 루프는 입력되는 신호를 증폭하여 출력하는 하나 이상의 리피터들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전층은 상기 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 금속층에 상응하고, 상기 제2 도전층은 상기 반도체 기판의 하부 표면에 형성되는 금속층에 상응할 수 있다.
일 실시예에 있어서, 상기 수직 라인들은 상기 반도체 기판을 관통하는 관통-실리콘 비아들을 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 다이는 제1 도전층, 상기 제1 도전층 하부의 제2 도전층 및 상기 제2 도전층 하부의 제3 도전층을 포함하고, 상기 3차원 크랙 검출 구조물은, 상기 제2 도전층 및 상기 제3 도전층에 걸쳐서 상기 수직 방향으로 확장되는 제1 도전 루프 및 상기 제1 도전층에 형성되는 제2 도전 루프를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전층 및 상기 제2 도전층은 상기 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 금속층들에 상응하고, 상기 제3 도전층은 상기 반도체 기판의 상부에 형성되는 폴리층에 상응할 수 있다.
일 실시예에 있어서, 상기 제1 도전층 및 상기 제2 도전층은 상기 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 금속층들에 상응하고, 상기 제3 도전층은 상기 반도체 기판의 하부 표면에 형성되는 금속층에 상응할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는 복수의 반도체 다이들, 복수의 반도체 집적 회로들 및 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함한다. 상기 반도체 다이들은 중앙 영역들과 상기 중앙 영역들의 각각을 둘러싸는 주변 영역들을 각각 포함한다. 상기 반도체 집적 회로들은 상기 중앙 영역들에 각각 형성된다. 상기 3차원 크랙 검출 구조물은 상기 적층된 복수의 반도체 다이들에 걸쳐서 상기 수직 방향으로 확장되고 상기 중앙 영역들을 둘러싸도록 상기 주변 영역들에 환형으로 형성된다.
일 실시예에 있어서, 상기 반도체 다이들 중에서 최상부의 반도체 다이는 제1 도전층을 포함하고, 상기 반도체 다이들 중에서 최하부의 반도체 다이는 제2 도전층을 포함하고, 상기 3차원 크랙 검출 구조물은,
상기 제1 도전층 및 상기 제2 도전층에 걸쳐서 상기 수직 방향으로 확장되는 도전 루프(conduction loop)를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전층은 상기 최상부의 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 금속층에 상응하고, 상기 제2 도전층은 상기 최하부의 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 폴리층에 상응할 수 있다.
일 실시예에 있어서, 상기 제1 도전층은 상기 최상부의 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 금속층에 상응하고, 상기 제2 도전층은 상기 최하부의 반도체 다이에 포함되는 반도체 기판의 하부 표면에 형성되는 금속층에 상응할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치의 크랙 검출 방법은, 중앙 영역과 상기 중앙 영역을 둘러싸는 주변 영역을 포함하는 반도체 다이의 크랙 검출 방법으로서, 수직 방향으로 확장되고 상기 중앙 영역을 둘러싸도록 상기 주변 영역에 환형으로 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 형성하는 단계, 상기 3차원 크랙 검출 구조물의 입력 종단 노드를 통하여 테스트 입력 신호를 인가하는 단계, 상기 3차원 크랙 검출 구조물의 출력 종단 노드를 통하여 상기 테스트 입력 신호가 상기 3차원 크랙 검출 구조물을 경유한 신호에 상응하는 테스트 출력 신호를 수신하는 단계 및 상기 테스트 입력 신호 및 상기 테스트 출력 신호를 비교하여 상기 반도체 다이의 크랙의 발생 여부를 결정하는 단계를 포함한다.
본 발명의 실시예들에 따른 반도체 장치 및 크랙 검출 방법은 수직 방향으로 확장되고 반도체 집적 회로가 형성되는 중앙 영역을 둘러싸도록 상기 주변 영역에 환형으로 형성되는 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 및 크랙 검출 방법은 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출함으로써 불량 제품의 출하 확률을 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 2a는 도 1의 반도체 장치에 포함되는 3차원 크랙 검출 구조물의 기본 형태를 나타내는 사시도이다.
도 2b는 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물에 의한 크랙 검출을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 4, 도 5 및 도 6은 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 도면이다.
도 8은 도 7의 3차원 크랙 검출 구조물의 수직 구조의 일 예를 나타내는 단면도이다.
도 9는 도 8의 3차원 크랙 검출 구조물에 포함되는 리피터의 일 예를 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 크랙 검출 방법을 나타내는 순서도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 13은 도 10의 방법을 수행하기 위한 신호들의 일 예를 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 15, 도 16 및 도 17은 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 크랙 검출 방법을 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 20은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 21 및 도 22는 본 발명의 실시예들에 따른 적층형 반도체 장치의 3차원 크랙 검출 구조물을 나타내는 사시도들이다.
도 23은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 모바일 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 1을 참조하면, 반도체 장치(100)는 적어도 하나의 반도체 다이(semiconductor die)(SD)를 포함한다.
반도체 다이(SD)는 중앙 영역(central region)(CREG) 및 중앙 영역(CREG)을 둘러싸는 주변 영역(peripheral region)(PREG)을 포함한다.
중앙 영역(CREG)에는 반도체 장치(100)의 종류에 따라서 다양한 반도체 집적 회로가 형성된다. 예를 들어, 반도체 장치(100)는 반도체 메모리 장치일 수 있고, 이 경우, 반도체 다이(SD)의 중앙 영역(CREG)에는 도 11에 도시된 바와 같은 메모리 집적 회로가 형성될 수 있다.
주변 영역(PREG)에는 3차원 크랙 검출 구조물(three-dimensional crack detection structure)(CDST)이 형성된다. 3차원 크랙 검출 구조물(CDST)은 수직 방향(Z)으로 확장되고 중앙 영역(CREG)을 둘러싸도록 주변 영역(PREG)에 환형으로 형성된다.
일 실시예에서, 반도체 장치(100)는 하나의 반도체 다이를 포함할 수도 있다. 이 경우, 3차원 크랙 검출 구조물(CDST)은 도 4, 5, 6, 15, 16 및 17에 도시된 바와 같이 하나의 반도체 다이 내에서 수직 방향(Z)으로 확장될 수 있다.
다른 실시예에서, 반도체 장치(100)는 수직 방향(Z)으로 적층되는 복수의 반도체 다이들을 포함할 수 있다. 이 경우, 3차원 크랙 검출 구조물(CDST)은 도 21 및 22에 도시된 바와 같이 복수의 반도체 다이들에 걸쳐서 수직 방향(Z)으로 확장될 수 있다.
도 2a는 도 1의 반도체 장치에 포함되는 3차원 크랙 검출 구조물의 기본 형태를 나타내는 사시도이고, 도 2b는 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물에 의한 크랙 검출을 설명하기 위한 도면이다.
도 2a를 참조하면, 3차원 크랙 검출 구조물(CDST)은 행 방향(X), 열 방향(Y) 및 수직 방향(Z)으로 각각 일정한 길이들(Lx, Ly, Lz)을 가질 수 있다. 도 2a에는 사각 실린더 형상의 3차원 크랙 검출 구조물(CDST)이 도시되어 있으나, 3차원 크랙 검출 구조물(CDST)은 원형 실린더, 삼각 실린더, 오각 실린더 등과 같이 임의의 환형 실린더일 수 있다.
도 2b에는 반도체 다이(SD)에 형성되는 2차원 크랙 검출 구조물(CDST_2D)과 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물(CDST_3D)이 함께 도시되어 있다.
종래의 방식으로는 반도체 다이(SD)의 상부에 수평으로 배치되는 2차원 크랙 검출 구조물(CDST_2D)을 이용하여 수직 크랙(CRv)과 같이 반도체 다이(SD)의 상부로 침투하는 크랙들을 검출할 수는 있으나 2차원 크랙 검출 구조물(CDST_2D)에 영향을 미치지 않는 수평 크랙(CRh)과 같이 하부로 침투하는 크랙들을 확인할 수는 없다.
본 발명의 실시예들에 따른 반도체는 수직 방향으로 확장되고 반도체 집적 회로가 형성되는 중앙 영역을 둘러싸도록 상기 주변 영역에 환형으로 형성되는 3차원 크랙 검출 구조물(CDST_3D)을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있고 불량 제품의 출하 확률을 감소할 수 있다.
도 3은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 3을 참조하면, 3차원 크랙 검출 구조물(CDSTa)은 하나의 도전 루프(conduction loop)(LOOPa)를 포함할 수 있다. 후술하는 바와 같이, 반도체 다이는 제1 도전층 및 상기 제1 도전층 하부의 제2 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 도전 루프(LOOPa)는 상기 제1 도전층 및 상기 제2 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다.
도전 루프(LOOPa)는 상기 제1 도전층에 형성되는 복수의 상부 수평 라인들(HLT), 상기 제2 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 도전 루프(LOOPa) 내에서 교번적으로(alternatively) 배치되어 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 환형으로 연결할 수 있다.
일 실시예에서, 입력 종단 노드(ENI)와 출력 종단 노드(ENO)는 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 도전 루프(LOOPa)는 상기 입출력 패드들을 통하여 외부의 테스터에 연결될 수 있다. 다른 실시예에서, 입력 종단 노드(ENI)와 출력 종단 노드(ENO)는 반도체 다이의 중앙 영역의 일 부분에 형성되는 크랙 검출기와 같은 테스트 회로에 연결될 수 있다.
도 4, 도 5 및 도 6은 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 4를 참조하면, 반도체 다이는 반도체 기판(SUB) 및 반도체 기판(SUB)의 상부 구조물들이 형성되는 유전층을 포함할 수 있다. 상기 유전층은 도전 라인 패턴들이 형성되는 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)을 포함할 수 있다. 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)은 하나 이상의 금속층들(ML1, ML2, ML3) 및 하나 이상의 폴리층들(PL1, PL2)을 포함할 수 있다. 상기 폴리층들은 반도체 다이의 중앙 영역에 형성되는 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층(PL1)을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 상기 폴리층들은 비트라인들이 형성되는 비트라인 폴리층(PL2)을 더 포함할 수 있다.
도전 루프(LOOPa)는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 4의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL2)은 비트라인 폴리층에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 비트라인 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 비트라인 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP)을 각각 연결하는 수직 콘택들(VC1, VC2, VC3)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML2, ML3)에 각각 형성되는 도전 라인 패턴들(MP2, MP3)을 더 포함할 수 있고, 중간의 도전 라인 패턴들(MP2, MP3) 중 적어도 하나는 생략될 수 있다. 예를 들어, 제2 금속층(ML2)의 금속 라인 패턴들(MP2)이 생략될 수 있고, 이 경우 도 4에 도시된 2개의 수직 콘택들(VC1, VC1)은 하나의 수직 콘택으로서 일체적으로 형성될 수 있다.
도전 루프(LOOPa)의 전체 저항은 가능한 작을수록 바람직하고, 일반적으로 금속 라인은 폴리실리콘 라인보다 작은 저항을 갖는다. 따라서, 도전 루프(LOOPa)의 전체 저항을 감소할 수 있도록, 하부 수평 라인들(HLB)의 길이(LB)는 상부 수평 라인들(HLT)의 길이(LT)보다 짧을 수 있다.
도 5를 참조하면, 반도체 다이는 반도체 기판(SUB) 및 반도체 기판(SUB)의 상부 구조물들이 형성되는 유전층을 포함할 수 있다. 상기 유전층은 도전 라인 패턴들이 형성되는 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)을 포함할 수 있다. 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)은 하나 이상의 금속층들(ML1, ML2, ML3) 및 하나 이상의 폴리층들(PL1, PL2)을 포함할 수 있다. 상기 폴리층들은 반도체 다이의 중앙 영역에 형성되는 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층(PL1)을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 상기 폴리층들은 비트라인들이 형성되는 비트라인 폴리층(PL2)을 더 포함할 수 있다.
도전 루프(LOOPa)는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(PL1)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 5의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL1)은 게이트 폴리층에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 게이트 폴리층(PL1)에 형성되는 폴리실리콘 라인 패턴들(PP1)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 게이트 폴리층(PL1)의 폴리실리콘 라인 패턴들(PP1)을 각각 연결하는 수직 콘택들(VC1, VC2, VC3, VC4)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML2, ML3, PL2)에 각각 형성되는 도전 라인 패턴들(MP2, MP3, PP2)을 더 포함할 수 있고, 중간의 도전 라인 패턴들(MP2, MP3, PP2) 중 적어도 하나는 생략될 수 있다. 예를 들어, 비트라인 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP2)이 생략될 수 있고, 이 경우 도 5에 도시된 2개의 수직 콘택들(VC3, VC4)은 하나의 수직 콘택으로서 일체적으로 형성될 수 있다.
도전 루프(LOOPa)의 전체 저항은 가능한 작을수록 바람직하고, 일반적으로 금속 라인은 폴리실리콘 라인보다 작은 저항을 갖는다. 따라서, 도전 루프(LOOPa)의 전체 저항을 감소할 수 있도록, 하부 수평 라인들(HLB)의 길이(LB)는 상부 수평 라인들(HLT)의 길이(LT)보다 짧을 수 있다.
도 6을 참조하면, 반도체 다이는 반도체 기판(SUB), 반도체 기판(SUB)의 상부 구조물들이 형성되는 유전층 및 반도체 기판(SUB)의 하부 표면의 금속층(MLB)을 포함할 수 있다. 상기 유전층은 도전 라인 패턴들이 형성되는 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)을 포함할 수 있다. 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)은 하나 이상의 금속층들(ML1, ML2, ML3) 및 하나 이상의 폴리층들(PL1, PL2)을 포함할 수 있다. 상기 폴리층들은 반도체 다이의 중앙 영역에 형성되는 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층(PL1)을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 상기 폴리층들은 비트라인들이 형성되는 비트라인 폴리층(PL2)을 더 포함할 수 있다.
도전 루프(LOOPa)는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(MLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 6의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(MLB)은 반도체 기판(SUB)의 하부 표면에 형성되는 금속층(MLB)에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 반도체 기판(SUB)의 하부 표면의 금속층(MLB))에 형성되는 금속 라인 패턴들(MPB)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 하부 표면의 금속층(MLB)의 금속 라인 패턴들(MPB)을 각각 연결하는 수직 콘택들(VC1, VC2, VC3, VC4, TSV)을 포함할 수 있다. 특히 상기 수직 콘택들은 반도체 기판(SUB)을 관통하는 관통-실리콘 비아(TSV)를 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML2, ML3, PL1, PL2)에 각각 형성되는 도전 라인 패턴들(MP2, MP3, PP1, PP2)을 더 포함할 수 있고, 중간의 도전 라인 패턴들(MP2, MP3, PP1, PP2) 중 적어도 하나는 생략될 수 있다. 예를 들어, 비트라인 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP2)이 생략될 수 있고, 이 경우 도 6에 도시된 2개의 수직 콘택들(VC3, VC4)은 하나의 수직 콘택으로서 일체적으로 형성될 수 있다.
수직 라인들(VL)이 균일한 간격으로 배치될 수 있도록, 하부 수평 라인들(HLB)의 길이(LB)는 상부 수평 라인들(HLT)의 길이(LT)와 실질적으로 동일할 수 있다.
도 4, 도 5 및 도 6을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다. 이러한 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 7은 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 도면이다.
도 7을 참조하면, 도전 루프(LOOPb)는 도 1 내지 도 6을 참조하여 설명한 바와 같이 도전 루프(LOOPb)는 제1 도전층에 형성되는 복수의 상부 수평 라인들(HLT), 상기 제1 도전층 하부의 제2 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 도전 루프(LOOPb) 내에서 교번적으로(alternatively) 배치되어 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 환형으로 연결할 수 있다. 크랙 검출을 위해, 입력 종단 노드(ENI)를 통하여 테스트 입력 신호(TSI)를 인가하고, 출력 종단 노드(ENO)를 통하여 테스트 입력 신호(TSI)가 3차원 크랙 검출 구조물, 즉 도전 루프(LOOPb)를 경유한 신호에 상응하는 테스트 출력 신호(TSO)를 수신할 수 있다. 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)를 비교하여 반도체 다이의 크랙의 발생 여부를 결정할 수 있다.
도 7에 도시된 바와 같이, 도전 루프(LOOPb)는 입력되는 신호를 증폭하여 출력하는 하나 이상의 리피터들(DRI, REP1, REP2, REP3, DRO)을 포함할 수 있다. 도전 루프(LOOPb)의 저항이 큰 경우에는 테스트 출력 신호(TSO)가 현저히 약화되어 테스트가 곤란할 수 있다. 도전 루프(LOOPb)의 경로 상에 하나 이상의 리피터들(DRI, REP1, REP2, REP3, DRO)을 삽입함으로써 테스트 출력 신호(TSO)를 강화할 수 있다. 입력 종단 노드(ENI) 근처의 리피터는 입력 드라이버(DRI)에 해당할 수 있고, 출력 종단 노드(ENO) 근처의 리피터는 출력 드라이버(DRO)에 해당할 수 있다.
도 8은 도 7의 3차원 크랙 검출 구조물의 수직 구조의 일 예를 나타내는 단면도이다. 도 8의 도전 루프(LOOPb)는 도 5의 도전 루프(LOOPa)와 유사하므로 중복되는 설명은 생략한다.
도 5의 도전 루프(LOOPa)와 비교하면, 도 8의 도전 루프(LOOPb)는 제2 도전층, 예를 들어, 게이트 폴리층(PL1)에 형성되는 일부의 하부 수평 라인(HLB)이 생략되고 상응하는 위치에 리피터(REP)를 포함할 수 있다. 리피터(REP)는 하나의 수직 라인(VL)을 통하여 입력 신호(SI)를 수신하여 증폭하고, 증폭된 출력 신호(SO)를 인접한 수직 라인(VL)을 통하여 출력할 수 있다.
도 9는 도 8의 3차원 크랙 검출 구조물에 포함되는 리피터의 일 예를 나타내는 회로도이다.
도 9에는 입력 신호(SI)가 수신되는 입력 노드 및 출력 신호(SO)를 출력하는 출력 노드 사이에 두 개의 단일 스택 인버터들(INV1, INV2)이 직렬로 연결된 리피터를 예시하고 있다. 다른 실시예에서, 리피터는 상기 입력 노드 및 상기 출력 노드 사이에 직렬로 연결되는 세 개 이상의 단일 스택 인버터들을 포함할 수 있다. 여기서 단일 스택이라 함은 제1 전압(VDD)과 제2 전압(VSS) 사이에 연결된 피형 트랜지스터들(TP1, TP2) 및 엔형 트랜지스터들(TN1, TN2)의 개수가 각각 1개인 것을 말한다.
상기 입력 노드 및 상기 출력 노드 사이에 홀수 개의 인버터들이 직렬로 연결되는 경우에는 리피터는 입력 신호(SI)를 반전 증폭하여 출력 신호(SO)를 발생한다. 반면에 상기 입력 노드 및 상기 중간 노드 사이에 짝수 개의 인버터들이 직렬로 연결되는 경우에는 리피터는 입력 신호(SI)를 반전 없이 증폭하여 출력 신호(SO)를 발생한다. 직렬로 연결된 짝수 개의 인버터들은 버퍼라 칭할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 크랙 검출 방법을 나타내는 순서도이다.
반도체 다이(SD)는 도 1을 참조하여 설명한 바와 같이 반도체 집적 회로가 형성되는 중앙 영역(CREG)과 중앙 영역(CREG)을 둘러싸는 주변 영역(PREG)을 포함할 수 있다.
도 10을 참조하면, 반도체 다이(CD)의 크랙 검출을 위하여, 먼저 수직 방향(Z)으로 확장되고 중앙 영역(CREG)을 둘러싸도록 주변 영역(PREG_에 환형으로 3차원 크랙 검출 구조물(three-dimensional crack detection structure)(CDST)을 형성한다(S100). 3차원 크랙 검출 구조물(CDST)은 전술한 바와 같이 복수의 도전층들에 걸쳐서 형성되는 도전 루프를 포함할 수 있다.
3차원 크랙 검출 구조물(CDST)의 입력 종단 노드(ENI)를 통하여 테스트 입력 신호(TSI)를 인가한다(S200). 3차원 크랙 검출 구조물(CDST)의 출력 종단 노드(ENO)를 테스트 출력 신호(TSO)를 수신한다(S300). 테스트 출력 신호(TSO)는 테스트 입력 신호(TSI)가 3차원 크랙 검출 구조물(CDST)을 경유한 신호에 상응한다.
테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)를 비교하여 반도체 다이(CD)의 크랙의 발생 여부를 결정한다(S400). 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)의 비교는 다양한 방법으로 수행될 수 있다. 일 실시예에서, 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)의 전압 레벨들을 비교하여 3차원 크랙 검출 구조물(CDST)을 통한 전압 강하를 측정함으로써 크랙의 발생 여부를 결정할 수 있다. 다른 실시예에서, 도 13에 도시된 바와 같이 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)의 위상들을 비교하여 3차원 크랙 검출 구조물(CDST)을 통한 지연 시간(즉, 위상차)을 측정함으로써 크랙의 발생 여부를 결정할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 11을 참조하면, 메모리 장치(400)는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(440), 컬럼 어드레스 래치(450), 로우 디코더(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495), 리프레쉬 카운터(445), 크랙 검출기(CDET)(500) 및 3차원 크랙 검출 구조물(CDST)를 포함할 수 있다. 전술한 바와 같이, 3차원 크랙 검출 구조물(CDST)은 주변 영역(PREG)에 형성되고 다른 구성요소들은 주변 영역(PREG)에 의해 둘러싸인 중앙 영역(CREG)에 형성될 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 로우 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 로우 디코더들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(450)는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(450)는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
3차원 크랙 검출 구조물(CDST)은 전술한 바와 같은 도전 루프를 포함할 수 있다. 상기 도전 루프는 제1 도전층에 형성되는 복수의 상부 수평 라인들(HLT), 상기 제1 도전층 하부의 제2 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 도전 루프(LOOPb) 내에서 교번적으로(alternatively) 배치되어 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 환형으로 연결할 수 있다.
크랙 검출기(500)는 입력 종단 노드(ENI)를 통하여 테스트 입력 신호(TSI)를 인가하고, 출력 종단 노드(ENO)를 통하여 테스트 입력 신호(TSI)가 3차원 크랙 검출 구조물(CDST), 즉 도전 루프를 경유한 신호에 상응하는 테스트 출력 신호(TSO)를 수신할 수 있다. 크랙 검출기(500)는 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)를 비교하여 반도체 다이의 크랙의 발생 여부를 결정할 수 있다.
도 12는 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 12를 참조하면, 테스트 시스템은 테스터(50) 및 반도체 장치(100)를 포함한다.
반도체 장치(100)는 3차원 크랙 검출 구조물(CDST), 즉 전술한 바와 같은 도전 루프를 포함할 수 있다. 상기 도전 루프는 제1 도전층에 형성되는 복수의 상부 수평 라인들(HLT), 상기 제1 도전층 하부의 제2 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 도전 루프(LOOPb) 내에서 교번적으로(alternatively) 배치되어 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 환형으로 연결할 수 있다. 입력 종단 노드(ENI)와 출력 종단 노드(ENO)는 반도체 장치(100), 즉 반도체 다이의 표면에 형성되는 테스트 입력 패드(PTI) 및 테스트 출력 패드(PTO)에 각각 연결될 수 있고, 상기 도전 루프는 테스트 입출력 패드들(PTI, PTO)을 통하여 외부의 테스터(50)에 연결될 수 있다.
테스터(50)는 크랙 검출기(CDET)(510)를 포함할 수 있다. 크랙 검출기(510)는 테스트 입력 패드(PTI)를 통하여 테스트 입력 신호(TSI)를 인가하고, 테스트 출력 노드(PTO)를 통하여 테스트 입력 신호(TSI)가 3차원 크랙 검출 구조물(CDST), 즉 도전 루프를 경유한 신호에 상응하는 테스트 출력 신호(TSO)를 수신할 수 있다. 크랙 검출기(510)는 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)를 비교하여 반도체 다이의 크랙의 발생 여부를 결정할 수 있다.
도 13은 도 10의 방법을 수행하기 위한 신호들의 일 예를 나타내는 타이밍도이다.
도 13을 참조하면, 도 11의 크랙 검출기(500) 및/또는 도 12의 크랙 검출기(510)는 테스트 입력 신호(TSI) 및 테스트 출력 신호(TSO)의 위상들을 비교하여 3차원 크랙 검출 구조물(CDST)을 통한 지연 시간(tRT)(즉, 위상차)을 측정함으로써 크랙의 발생 여부를 결정할 수 있다.
크랙 검출기(500, 510)는 시점 t1에서 펄스 형태로 활성화되는 테스트 입력 신호(TSI)를 발생하여 3차원 크랙 검출 구조물(CDST)에 인가하고, 시점 t2에서 펄스 형태로 활성화되는 테스트 출력 신호(TSO)를 수신할 수 있다. 테스트 출력 신호(TSO)가 펄스를 포함하지 않는 경우에는 3차원 크랙 검출 구조물(CDST)의 도전 루프가 완전히 절단된 경우에 해당한다. 테스트 출력 신호(TSO)가 펄스를 포함하는 경우에는 지연 시간(tRT)을 미리 결정된 기준 시간과 비교하고 지연 시간(tRT)이 상기 기준 시간보다 큰 경우에는 크랙이 발생한 것으로 결정하고 반도체 장치를 불량으로 처리할 수 있다.
도 14는 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 14를 참조하면, 3차원 크랙 검출 구조물(CDSTb)은 제1 도전 루프(LOOPc) 및 제2 도전 루프(LOOPd)를 포함할 수 있다. 반도체 다이는 제1 도전층, 상기 제1 도전층 하부의 제2 도전층 및 상기 제2 도전층 하부의 제3 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 제1 도전 루프(LOOPc)는 상기 제2 도전층 및 상기 제3 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다. 제2 도전 루프(LOOPd)는 상기 제1 도전층에 2차원 형상으로 형성될 수 있다.
제1 도전 루프(LOOPc)는 상기 제2 도전층에 형성되는 복수의 제1 상부 수평 라인들(HLT), 상기 제3 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 제1 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 상기 제1 도전층에 형성되는 복수의 제2 상부 수평 라인들(HL)을 포함할 수 있다. 제1 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 교번적으로(alternatively) 배치되어 제1 도전 루프(LOOPc)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제1 입력 종단 노드(ENI1)와 제1 출력 종단 노드(ENO1)를 환형으로 연결할 수 있다. 제2 상부 수평 라인들(HL)은 제2 도전 루프(LOOPd)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)를 환형으로 연결할 수 있다.
일 실시예에서, 입력 종단 노드들(ENI1, ENI2)과 출력 종단 노드들(ENO1, ENO2)은 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 도전 루프들(LOOPc, LOOPd)은 상기 입출력 패드들을 통하여 외부의 테스터에 연결될 수 있다. 다른 실시예에서, 입력 종단 노드들(ENI1, ENI2)과 출력 종단 노드들(ENO1, ENO2)은 반도체 다이의 중앙 영역의 일 부분에 형성되는 크랙 검출기와 같은 테스트 회로에 연결될 수 있다.
도 15, 도 16 및 도 17은 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 15를 참조하면, 반도체 다이는 반도체 기판(SUB) 및 반도체 기판(SUB)의 상부 구조물들이 형성되는 유전층을 포함할 수 있다. 상기 유전층은 도전 라인 패턴들이 형성되는 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)을 포함할 수 있다. 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)은 하나 이상의 금속층들(ML1, ML2, ML3) 및 하나 이상의 폴리층들(PL1, PL2)을 포함할 수 있다. 상기 폴리층들은 반도체 다이의 중앙 영역에 형성되는 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층(PL1)을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 상기 폴리층들은 비트라인들이 형성되는 비트라인 폴리층(PL2)을 더 포함할 수 있다.
제1 도전 루프(LOOPc)는 제2 도전층(ML2)에 형성되는 복수의 제1 상부 수평 라인들(HLT), 제2 도전층(ML2) 하부의 제3 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 제2 도전층(ML2) 상부의 제1 도전층(ML1)에 형성되는 제2 상부 수평 라인들(HL)을 포함한다.
도 15의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(ML2)은 최상부 금속층(ML1) 하부의 금속층에 상응하고, 제3 도전층(PL2)은 비트라인 폴리층에 상응한다. 제1 상부 수평 라인들(HLT)은 제2 금속층(ML2)에 형성되는 금속 라인 패턴들(MP2)을 포함하고, 하부 수평 라인들(HLB)은 비트라인 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP)을 포함한다. 제2 상부 수평 라인들(HL)은 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함한다.
수직 라인들(VL)은 제2 금속층(ML2)의 금속 라인 패턴들(MP2)과 비트라인 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP)을 각각 연결하는 수직 콘택들(VC1, VC2)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML3)에 각각 형성되는 도전 라인 패턴들(MP3)을 더 포함할 수 있고, 중간의 도전 라인 패턴들(MP3) 중 적어도 하나는 생략될 수 있다. 예를 들어, 제3 금속층(ML3)의 금속 라인 패턴들(MP3)이 생략될 수 있고, 이 경우 도 15에 도시된 2개의 수직 콘택들(VC1, VC1)은 하나의 수직 콘택으로서 일체적으로 형성될 수 있다.
제1 도전 루프(LOOPc)의 전체 저항은 가능한 작을수록 바람직하고, 일반적으로 금속 라인은 폴리실리콘 라인보다 작은 저항을 갖는다. 따라서, 제1 도전 루프(LOOPc)의 전체 저항을 감소할 수 있도록, 하부 수평 라인들(HLB)의 길이(LB)는 제1 상부 수평 라인들(HLT)의 길이(LT)보다 짧을 수 있다.
도 16을 참조하면, 반도체 다이는 반도체 기판(SUB) 및 반도체 기판(SUB)의 상부 구조물들이 형성되는 유전층을 포함할 수 있다. 상기 유전층은 도전 라인 패턴들이 형성되는 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)을 포함할 수 있다. 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)은 하나 이상의 금속층들(ML1, ML2, ML3) 및 하나 이상의 폴리층들(PL1, PL2)을 포함할 수 있다. 상기 폴리층들은 반도체 다이의 중앙 영역에 형성되는 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층(PL1)을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 상기 폴리층들은 비트라인들이 형성되는 비트라인 폴리층(PL2)을 더 포함할 수 있다.
제1 도전 루프(LOOPc)는 제2 도전층(ML2)에 형성되는 복수의 제1 상부 수평 라인들(HLT), 제2 도전층(ML2) 하부의 제3 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 제2 도전층(ML2) 상부의 제1 도전층(ML1)에 형성되는 제2 상부 수평 라인들(HL)을 포함한다.
도 16의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(ML2)은 최상부 금속층(ML1) 하부의 금속층에 상응하고, 제3 도전층(PL2)은 게이트 폴리층에 상응한다. 제1 상부 수평 라인들(HLT)은 제2 금속층(ML2)에 형성되는 금속 라인 패턴들(MP2)을 포함하고, 하부 수평 라인들(HLB)은 게이트 폴리층(PL1)에 형성되는 폴리실리콘 라인 패턴들(PP1)을 포함한다. 제2 상부 수평 라인들(HL)은 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함한다.
수직 라인들(VL)은 제2 금속층(ML2)의 금속 라인 패턴들(MP2)과 게이트 폴리층(PL1)의 폴리실리콘 라인 패턴들(PP1)을 각각 연결하는 수직 콘택들(VC1, VC2, VC3)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML3, PL2)에 각각 형성되는 도전 라인 패턴들(MP3, PP2)을 더 포함할 수 있고, 중간의 도전 라인 패턴들(MP3, PP2) 중 적어도 하나는 생략될 수 있다. 예를 들어, 비트라인 폴리층(PP2)의 폴리실리콘 라인 패턴들(PP2)이 생략될 수 있고, 이 경우 도 16에 도시된 2개의 수직 콘택들(VC2, VC3)은 하나의 수직 콘택으로서 일체적으로 형성될 수 있다.
제1 도전 루프(LOOPc)의 전체 저항은 가능한 작을수록 바람직하고, 일반적으로 금속 라인은 폴리실리콘 라인보다 작은 저항을 갖는다. 따라서, 제1 도전 루프(LOOPc)의 전체 저항을 감소할 수 있도록, 하부 수평 라인들(HLB)의 길이(LB)는 제1 상부 수평 라인들(HLT)의 길이(LT)보다 짧을 수 있다.
도 17을 참조하면, 반도체 다이는 반도체 기판(SUB), 반도체 기판(SUB)의 상부 구조물들이 형성되는 유전층 및 반도체 기판(SUB)의 하부 표면의 금속층(MLB)을 포함할 수 있다. 상기 유전층은 도전 라인 패턴들이 형성되는 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)을 포함할 수 있다. 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)은 하나 이상의 금속층들(ML1, ML2, ML3) 및 하나 이상의 폴리층들(PL1, PL2)을 포함할 수 있다. 상기 폴리층들은 반도체 다이의 중앙 영역에 형성되는 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층(PL1)을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 상기 폴리층들은 비트라인들이 형성되는 비트라인 폴리층(PL2)을 더 포함할 수 있다.
제1 도전 루프(LOOPc)는 제2 도전층(ML2)에 형성되는 복수의 제1 상부 수평 라인들(HLT), 제2 도전층(ML2) 하부의 제3 도전층(MLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 제2 도전층(ML2) 상부의 제1 도전층(ML1)에 형성되는 제2 상부 수평 라인들(HL)을 포함한다.
도 17의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(ML2)은 최상부 금속층(ML1) 하부의 금속층에 상응하고, 제3 도전층(PL2)은 반도체 기판(SUB)의 하부 표면에 형성되는 금속층(MLB)에 상응한다. 제1 상부 수평 라인들(HLT)은 제2 금속층(ML2)에 형성되는 금속 라인 패턴들(MP2)을 포함하고, 반도체 기판(SUB)의 하부 표면의 금속층(MLB))에 형성되는 금속 라인 패턴들(MPB)을 포함한다. 제2 상부 수평 라인들(HL)은 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함한다.
수직 라인들(VL)은 제2 금속층(ML2)의 금속 라인 패턴들(MP2)과 하부 표면의 금속층(MLB)의 금속 라인 패턴들(MPB)을 각각 연결하는 수직 콘택들(VC1, VC2, VC3, TSV)을 포함할 수 있다. 특히 상기 수직 콘택들은 반도체 기판(SUB)을 관통하는 관통-실리콘 비아(TSV)를 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML3, PL1, PL2)에 각각 형성되는 도전 라인 패턴들(MP3, PP1, PP2)을 더 포함할 수 있고, 중간의 도전 라인 패턴들(MP3, PP1, PP2) 중 적어도 하나는 생략될 수 있다. 예를 들어, 비트라인 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP2)이 생략될 수 있고, 이 경우 도 17에 도시된 2개의 수직 콘택들(VC3, VC4)은 하나의 수직 콘택으로서 일체적으로 형성될 수 있다.
수직 라인들(VL)이 균일한 간격으로 배치될 수 있도록, 하부 수평 라인들(HLB)의 길이(LB)는 상부 수평 라인들(HLT)의 길이(LT)와 실질적으로 동일할 수 있다.
도 15, 도 16 및 도 17을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다. 이러한 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 크랙 검출 방법을 설명하기 위한 도면이다.
반도체 장치는 3차원 크랙 검출 구조물(CDST)을 포함하고, 3차원 크랙 검출 구조물(CDST)은 전술한 바와 같은 제1 도전 루프(LOOPc) 및 제2 도전 루프(LOOPd)를 포함할 수 있다. 제1 도전 루프(LOOPc)는 상기 제2 도전층에 형성되는 복수의 제1 상부 수평 라인들(HLT), 상기 제3 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 제1 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 상기 제1 도전층에 형성되는 복수의 제2 상부 수평 라인들(HL)을 포함할 수 있다. 제1 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 제1 도전 루프(LOOPc) 내에서 교번적으로(alternatively) 배치되어 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제1 입력 종단 노드(ENI1)와 제1 출력 종단 노드(ENO1)를 환형으로 연결할 수 있다. 제2 상부 수평 라인들(HL)은 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)를 환형으로 연결할 수 있다.
도 11 및 도 12를 참조하여 설명한 바와 같이 크랙 검출기(CDET)(520)는 외부의 테스터에 포함될 수도 있고, 반도체 장치의 내부에 포함될 수도 있다. 크랙 검출기(520)는 제1 테스트 입력 패드(PTI1)를 통하여 제1 테스트 입력 신호(TSI1)를 인가하고, 제1 테스트 출력 노드(PTO1)를 통하여 제1 테스트 출력 신호(TSO1)를 수신할 수 있다. 또한 크랙 검출기(520)는 제2 테스트 입력 패드(PTI2)를 통하여 제2 테스트 입력 신호(TSI2)를 인가하고, 제2 테스트 출력 노드(PTO2)를 통하여 제2 테스트 출력 신호(TSO2)를 수신할 수 있다. 제1 테스트 출력 신호(TSO1)는 제1 테스트 입력 신호(TSI1)가 제1 도전 루프(LOOPc)를 경유한 신호에 상응하고, 제2 테스트 출력 신호(TSO2)는 제2 테스트 입력 신호(TSI2)가 제2 도전 루프(LOOPd)를 경유한 신호에 상응한다. 크랙 검출기(510)는 제1 테스트 입력 신호(TSI1)와 제1 테스트 출력 신호(TSO1)를 비교하고, 제2 테스트 입력 신호(TSI2)와 제2 테스트 출력 신호(TSO2)를 비교하여 반도체 다이의 크랙의 발생 여부를 결정할 수 있다.
도 19는 본 발명의 일 실시예에 따른 3차원 크랙 검출 구조물을 나타내는 사시도이다.
도 19를 참조하면, 3차원 크랙 검출 구조물(CDSTc)은 제1 도전 루프(LOOPe) 및 제2 도전 루프(LOOPf)를 포함할 수 있다. 반도체 다이는 제1 도전층, 상기 제1 도전층 하부의 제2 도전층 및 상기 제2 도전층 하부의 제3 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 제1 도전 루프(LOOPe)는 상기 제2 도전층 및 상기 제3 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다. 제2 도전 루프(LOOPf)는 상기 제1 도전층에 2차원 형상으로 형성될 수 있다.
제1 도전 루프(LOOPe)는 상기 제2 도전층에 형성되는 복수의 제1 상부 수평 라인들(HLT), 상기 제3 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 제1 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPf)는 상기 제1 도전층에 형성되는 복수의 제2 상부 수평 라인들(HL)을 포함할 수 있다. 제1 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 교번적으로(alternatively) 배치되어 제1 도전 루프(LOOPe)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제1 입력 종단 노드(ENI1)와 제1 출력 종단 노드(ENO1)를 환형으로 연결할 수 있다. 제2 상부 수평 라인들(HL)은 제2 도전 루프(LOOPf)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)를 환형으로 연결할 수 있다. 도 19에 도시된 바와 같이, 제1 도전 루프(LOOPe)의 종단 노드들(ENI1, ENO1)은 제2 도전 루프(LOOPf)의 중간 노드들(N1, N2)과 각각 연결됨으로써, 제1 도전 루프(LOOPe)와 제2 도전 루프(LOOPf)가 하나의 통합된 도전 루프를 형성할 수 있다.
일 실시예에서, 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)는 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 하나의 통합된 도전 루프(LOOPe, LOOPf)는 상기 입출력 패드들을 통하여 외부의 테스터에 연결될 수 있다. 다른 실시예에서, 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)는 반도체 다이의 중앙 영역의 일 부분에 형성되는 크랙 검출기와 같은 테스트 회로에 연결될 수 있다.
도 20은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 20을 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 각각의 집적 회로들이 형성된다. 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 동일한 집적 회로들이 형성될 수도 있고, 서로 다른 집적 회로들이 형성될 수도 있다. 예를 들어, 제1 웨이퍼(WF1)에는 픽셀 어레이들이 형성되고 제2 웨이퍼(WF2)에는 그 밖의 회로들이 형성될 수 있다. 도 20에는 2개의 웨이퍼들이 적층되는 예를 도시하였으나, 3개 이상의 웨이퍼들이 적층될 수도 있음을 쉽게 이해할 수 있을 것이다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)의 집적 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 접착한다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 적층된 반도체 다이들(SD1, SD2)을 포함하는 반도체 장치(100)에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 제1 반도체 다이(SD1)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 제2 반도체 다이(SD2)에 해당한다.
본 발명의 실시예들에 따라서, 각각의 반도체 장치(100)는 중앙 영역들과 상기 중앙 영역들의 각각을 둘러싸는 주변 영역들을 각각 포함하고 수직 방향으로 적층되는 복수의 반도체 다이들(SD1, SD2)을 포함한다. 상기 중앙 영역들에는반도체 집적 회로들이 각각 형성된다. 상기 주변 영역들에는 상기 적층된 복수의 반도체 다이들(SD1, SD2)에 걸쳐서 수직 방향으로 확장되고 상기 중앙 영역들을 둘러싸도록 환형의 3차원 크랙 검출 구조물(three-dimensional crack detection structure)이 형성된다. 일 실시예에서, 상기 3차원 크랙 검출 구조물은 도 3을 참조하여 설명한 바와 같이, 하나의 도전 루프(LOOPa)를 포함할 수 있다. 다른 실시예에서, 상기 3차원 크랙 검출 구조물은 도 14를 참조하여 설명한 바와 같이, 제1 도전 루프(LOOPc) 및 제2 도전 루프(LOOPd)를 포함할 수 있다. 이하 도 21 및 도 22를 참조하여 하나의 도전 루프(LOOPa)가 복수의 반도체 다이들(SD1, SD2)에 걸쳐서 형성되는 실시예들을 설명하지만, 2개의 도전 루프들(LOOPc, LOOPd)이 복수의 반도체 다이들(SD1, SD2)에 걸쳐서 형성될 수 있음을 이해할 수 있을 것이다.
도 21 및 도 22는 본 발명의 실시예들에 따른 적층형 반도체 장치의 3차원 크랙 검출 구조물을 나타내는 사시도들이다.
도 21을 참조하면, 제1 반도체 다이(SD1)는 제1 반도체 기판(SUB1) 및 제1 반도체 기판(SUB1)의 상부 구조물들이 형성되는 제1 유전층(DLY1)을 포함할 수 있고, 제2 반도체 다이(SD2)는 제2 반도체 기판(SUB2) 및 제2 반도체 기판(SUB2)의 상부 구조물들이 형성되는 제2 유전층(DLY2)을 포함할 수 있다. 상기 유전층들(DLY1, DLY2)의 각각은 도전 라인 패턴들이 형성되는 복수의 도전층들을 포함할 수 있다. 예를 들어, 제1 유전층(DLY1)은 제1 금속층(ML1) 및 제1 폴리층(PL1)을 포함할 수 있고, 제2 유전층(DLY2)은 제2 금속층(ML2) 및 제2 폴리층(PL2)을 포함할 수 있다. 금속층들(ML1, ML2)의 각각은 상기 유전층들(DLY1, DLY2)의 각각의 최상부의 금속층에 상응할 수 있다. 폴리층들(PL1, PL2)은 트랜지스터들의 게이트들이 형성되는 게이트 폴리층을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 폴리층들(PL1, PL2)은 비트라인들이 형성되는 비트라인 폴리층을 더 포함할 수 있다.
도전 루프(LOOPa)는 최상부의 반도체 다이, 즉 제1 반도체 다이(SD1)에 포함되는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 최하부의 반도체 다이, 즉 제2 반도체 다이(SD2)에 포함되는 제2 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 21의 실시예에서, 제1 도전층(ML1)은 제1 반도체 다이(SD1)의 상부에 형성되는 복수의 금속층들 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL2)은 제2 반도체 다이(SD2)의 폴리층에 상응한다. 상부 수평 라인들(HLT)은 제1 반도체 다이(SD1)의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 제2 반도체 다이(SD2)의 제2 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP2)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 제2 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP2)을 각각 연결하는 수직 콘택들(VC1, TSV, VC2)을 포함할 수 있다. 특히 상기 수직 콘택들은 제1 반도체 기판(SUB1)을 관통하는 관통-실리콘 비아(TSV)를 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(PL1, ML2)에 각각 형성되는 도전 라인 패턴들(PP1, MP2)을 더 포함할 수 있다.
도 22를 참조하면, 제1 반도체 다이(SD1)는 제1 반도체 기판(SUB1) 및 제1 반도체 기판(SUB1)의 상부 구조물들이 형성되는 제1 유전층(DLY1)을 포함할 수 있고, 제2 반도체 다이(SD2)는 제2 반도체 기판(SUB2), 제2 반도체 기판(SUB2)의 상부 구조물들이 형성되는 제2 유전층(DLY2) 및 제2 반도체 기판(SUB2)의 하부 표면의 금속층(MLB)을 포함할 수 있다. 상기 유전층들(DLY1, DLY2)의 각각은 도전 라인 패턴들이 형성되는 복수의 도전층들을 포함할 수 있다. 예를 들어, 제1 유전층(DLY1)은 제1 금속층(ML1) 및 제1 폴리층(PL1)을 포함할 수 있고, 제2 유전층(DLY2)은 제2 금속층(ML2) 및 제2 폴리층(PL2)을 포함할 수 있다. 금속층들(ML1, ML2)의 각각은 상기 유전층들(DLY1, DLY2)의 각각의 최상부의 금속층에 상응할 수 있다. 폴리층들(PL1, PL2)은 트랜지스터들의 게이트들이 형성되는 게이트 폴리층을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 폴리층들(PL1, PL2)은 비트라인들이 형성되는 비트라인 폴리층을 더 포함할 수 있다.
도전 루프(LOOPa)는 최상부의 반도체 다이, 즉 제1 반도체 다이(SD1)에 포함되는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 최하부의 반도체 다이, 즉 제2 반도체 다이(SD2)에 포함되는 제2 도전층(MLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 22의 실시예에서, 제1 도전층(ML1)은 제1 반도체 다이(SD1)의 상부에 형성되는 복수의 금속층들 중에서 최상부의 금속층에 상응하고, 제2 도전층(MLB)은 제2 반도체 다이(SD2)의 하부 표면의 금속층에 상응한다. 상부 수평 라인들(HLT)은 제1 반도체 다이(SD1)의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 제2 반도체 다이(SD2)의 하부 표면의 금속층(MLB)에 형성되는 금속 라인 패턴들(MPB)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 하부 표면의 금속층(MLB)의 금속 라인 패턴들(MPB)을 각각 연결하는 수직 콘택들(VC1, TSV1, VC2, TSV2)을 포함할 수 있다. 특히 상기 수직 콘택들은 제1 반도체 기판(SUB1) 및 제2 반도체 기판(SUB2)을 각각 관통하는 관통-실리콘 비아들(TSV1, TSV2)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(PL1, ML2, PL2)에 각각 형성되는 도전 라인 패턴들(PP1, MP2, PP2)을 더 포함할 수 있다.
도 21 및 도 22를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다. 이러한 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 23은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 23에 도시된 바와 같이, 반도체 메모리 장치(901)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 칩 입출력 패드부를 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 상기 칩 입출력 패드부는 마스터 레이어(LA1)의 하면에 형성되거나 베이스 기판(미도시)에 형성될 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어는 각각 메모리 셀 어레이 영역(921)을 구동하기 위한 각종 주변 회로들(922)을 구비한다. 예컨데, 주변 회로들(922)은 각 메모리 셀 어레이 영역(921)의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(910)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(921)에 대한 액세스를 제어하고, 메모리 영역(921)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어(920)는 전술한 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물을 포함할 수 있다. 상기 3차원 크랙 검출 구조물은 수직 방향으로 확장되고 제1 반도체 레이어(910) 내지 제k 반도체 레이어(920)의 중앙 영역들을 둘러싸도록 제1 반도체 레이어(910) 내지 제k 반도체 레이어(920)의 주변 영역들에 환형으로 형성된다. 이와 같은 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 24를 참조하면, 메모리 시스템(1000)은 메모리 모듈(1010) 및 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 모듈(1010)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 칩(MEM, 1030)을 포함할 수 있다. 예컨대, 반도체 메모리 칩(1030)은 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 칩(1030)은 상하로 적층된 복수의 반도체 다이들을 포함할 수 있다. 상기 반도체 다이들은 하나의 인터페이스 다이(1031)와 적어도 하나의 메모리 다이 또는 슬레이브 다이(1032)를 포함할 수 있다. 서로 적층된 반도체 다이들 사이의 신호의 전달은 관통 실리콘 비아(TSV) 및/또는 본딩 와이어를 통하여 수행될 수 있다.
메모리 모듈(1010)은 시스템 버스를 통해 메모리 컨트롤러(1020)와 통신할 수 있다. 시스템 버스를 통하여 데이터 신호(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1010)과 메모리 컨트롤러(1020) 사이에서 송수신될 수 있다.
메모리 모듈(1010) 및 메모리 컨트롤러(1020) 중 적어도 하나는 전술한 바와 같은 3차원 크랙 검출 구조물을 포함할 수 있다. 이와 같은 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 25는 본 발명의 실시예들에 따른 모바일 시스템을 나타내는 블록도이다.
도 25를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240) 및 사용자 인터페이스(1250) 중 적어도 하나는 전술한 바와 같은 3차원 크랙 검출 구조물을 포함할 수 있다. 이와 같은 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 26은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 26을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 26에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 26에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 메모리 모듈(1340) 및 그래픽 카드(1350) 중 적어도 하나는 전술한 바와 같은 3차원 크랙 검출 구조물을 포함할 수 있다. 이와 같은 3차원 크랙 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
본 발명의 실시예들에 따른 3차원 크랙 검출 구조물은 집적 회로들이 반도체 다이에 형성되는 임의의 장치 또는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들에 따른 3차원 크랙 검출 구조물을 포함하는 반도체 장치는 고성능 및 저전력이 요구되는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 중앙 영역과 상기 중앙 영역을 둘러싸는 주변 영역을 포함하는 반도체 다이;
    상기 중앙 영역에 형성되는 반도체 집적 회로; 및
    수직 방향으로 확장되고 상기 중앙 영역을 둘러싸도록 상기 주변 영역에 환형으로 형성되는 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 반도체 다이는 제1 도전층 및 상기 제1 도전층 하부의 제2 도전층을 포함하고,
    상기 3차원 크랙 검출 구조물은,
    상기 제1 도전층 및 상기 제2 도전층에 걸쳐서 상기 수직 방향으로 확장되는 도전 루프(conduction loop)를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 도전 루프는,
    상기 제1 도전층에 형성되는 복수의 상부 수평 라인들;
    상기 제2 도전층에 형성되는 복수의 하부 수평 라인들; 및
    상기 상부 수평 라인들 및 상기 하부 수평 라인들을 각각 연결하는 복수의 수직 라인들을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 도전층은 상기 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 금속층에 상응하고,
    상기 제2 도전층은 상기 반도체 기판의 상부에 형성되는 폴리층에 상응하는 것을 특징으로 하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 상부 수평 라인들은 상기 금속층에 형성되는 금속 라인 패턴들을 포함하고,
    상기 하부 수평 라인들은 상기 폴리층에 형성되는 폴리실리콘 라인 패턴들을 포함하고,
    상기 수직 라인들은 상기 금속 라인 패턴들과 상기 폴리실리콘 라인 패턴들을 각각 연결하는 수직 콘택들을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 하부 수평 라인들은 상기 상부 수평 라인들보다 짧은 것을 특징으로 하는 반도체 장치.
  7. 제2 항에 있어서,
    상기 도전 루프는 입력되는 신호를 증폭하여 출력하는 하나 이상의 리피터들을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제3 항에 있어서,
    상기 제1 도전층은 상기 반도체 다이에 포함되는 반도체 기판의 상부에 형성되는 금속층에 상응하고,
    상기 제2 도전층은 상기 반도체 기판의 하부 표면에 형성되는 금속층에 상응하는 것을 특징으로 하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 반도체 다이는 제1 도전층, 상기 제1 도전층 하부의 제2 도전층 및 상기 제2 도전층 하부의 제3 도전층을 포함하고,
    상기 3차원 크랙 검출 구조물은,
    상기 제2 도전층 및 상기 제3 도전층에 걸쳐서 상기 수직 방향으로 확장되는 제1 도전 루프; 및
    상기 제1 도전층에 형성되는 제2 도전 루프를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 중앙 영역들과 상기 중앙 영역들의 각각을 둘러싸는 주변 영역들을 각각 포함하고 수직 방향으로 적층되는 복수의 반도체 다이들;
    상기 중앙 영역들에 각각 형성되는 반도체 집적 회로들; 및
    상기 적층된 복수의 반도체 다이들에 걸쳐서 상기 수직 방향으로 확장되고 상기 중앙 영역들을 둘러싸도록 상기 주변 영역들에 환형으로 형성되는 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함하는 반도체 장치.
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