CN102800352A - 集成电路存储器设备 - Google Patents

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辛忠善
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Abstract

一种半导体存储器设备包括：形成在一个芯片上的多个存储器区域，每个存储器区域具有形成为2k比特的密度或容量的多个易失性存储器单元和用于输入和输出易失性存储器单元的数据的多个输入/输出（I/O）端子，其中，K是大于或等于0的整数；以及至少一个外围区域，其基于从外部输入的命令和地址来控制用于将数据写入存储器区域的写操作和用于从存储器区域读取数据的读操作。因此，存储器区域的总体或整体密度对应于非标准（或“临时”）密度，从而半导体存储器设备可以具有临时密度。

Description

集成电路存储器设备
相关申请的交叉引用
本申请要求2011年5月27日向美国专利商标局提交的第61/490,835号美国临时申请、以及2011年11月11日向韩国知识产权局（KIPO）提交的第10-2011-0117380号韩国专利申请的权益，其内容通过引用整体并入本文。
技术领域
示例实施例一般涉及集成电路存储器设备。更具体地，本发明构思的实施例涉及具有多个易失性存储器单元(memory cell)的集成电路存储器设备。
背景技术
由于归功于技术进步而进行的工艺细化，动态随机存取存储器（DRAM）设备的密度（即，存储器单元的数目）已经增加了2M（在这里，M是正整数）倍（例如，4GB、8GB、16GB、32GB、64GB…）。可以通过增加行地址的数目、增加列地址的数目、和/或增加存储体(bank)地址的数目来增加DRAM设备的密度，然而，当接近过程细化的限制时，可能难以使用传统方法来在代与代之间两倍地增加DRAM设备的密度（即，存储器单元的数目）。
发明内容
一些示例实施例提供了具有2M+2N+2O+...（这里，M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度）的集成电路存储器设备。
一些示例实施例提供了包括具有“临时”密度的多个半导体存储器设备的集成电路存储器封装。
一些示例实施例提供了增加集成电路存储器设备的密度的方法，集成电路存储器设备具有“临时”密度。
根据一些示例实施例，集成电路存储器设备包括位于相同存储器芯片上的多个存储器区域。每个存储器区域具有以比特为单位定义的各自存储器容量，而且，位于相同存储器芯片上的存储器区域的各自存储器容量的总和不能表示为2的幂。该设备还包括至少一个外围区域，其被配置以响应于从外部存储器控制器接收到的地址信号和命令信号来控制多个存储器区域的读操作或写操作。
在一些示例实施例中，多个存储器区域可以包括：第一存储器区域，其包括具有2M比特（其中，M是大于或等于0的整数）的第一存储器容量的多个第一存储器单元以及耦合到存储器单元的多个第一输入/输出端子；以及第二存储器区域，其包括具有2N比特（其中，N是大于或等于0的整数并且N不等于M）的第二存储器容量的多个第二存储器单元以及耦合到存储器单元的多个第二输入/输出端子。第一存储器容量和第二存储器容量的总和不是2的幂。
在一些示例实施例中，该设备还可以包括I/O连接块，其被配置以将第一输入/输出端子和/或第二输入/输出端子连接到相同存储器芯片的芯片输入/输出端子。
在一些示例实施例中，芯片输入/输出端子的数量不是2的幂。
在一些示例实施例中，芯片输入/输出端子的数量可以对应于第一输入/输出端子的数量和第二输入/输出端子的数量的总和，而且I/O连接块可以被配置以将第一输入/输出端子和第二输入/输出端子同时连接到芯片输入/输出端子。
在一些示例实施例中，芯片输入/输出端子的数量可以对应于第一输入/输出端子的数量或第二输入/输出端子的数量，而且I/O连接块可以被配置以响应于至少一个芯片选择信号而将第一输入/输出端子或第二输入/输出端子选择性地连接到芯片输入/输出端子。
在一些示例实施例中，集成电路存储器设备可以包括多芯片存储器封装中的第一存储器芯片。存储器封装可以包括单片封装、多管芯封装、和/或穿透硅通孔多管芯堆叠封装。
在一些示例实施例中，多芯片存储器封装还可以包括具有第一存储器区域和第二存储器区域的第二存储器芯片。I/O连接块可以被配置以响应于芯片选择信号而将第一存储器芯片和第二存储器芯片的第二输入/输出端子同时连接到芯片输入/输出端子。
在一些示例实施例中，芯片选择信号可以是第一芯片选择信号，而且I/O连接块可以被配置以响应于第一芯片选择信号和第二芯片选择信号的逻辑组合而将第一存储器芯片和第二存储器芯片的第二输入/输出端子同时连接到芯片输入/输出端子。
在一些示例实施例中，芯片输入/输出端子可以包括第一芯片端子和不同于第一芯片端子的第二芯片端子，而且I/O连接块可以被配置以响应于芯片选择信号而将第一存储器芯片和第二存储器芯片的第二输入/输出端子同时分别连接到第一芯片端子和第二芯片端子。
根据另一些示例实施例，半导体存储器设备可以包括：形成在一个芯片上的多个存储器区域，每个存储器区域具有多个易失性存储器单元和多个输入/输出（I/O）端子，多个易失性存储器单元形成为2K比特密度，其中，K是大于或等于0的整数，多个I/O端子用于输入和输出易失性存储器单元的数据；以及至少一个外围区域，其基于从外部输入的命令和地址来控制用于将数据写入存储器区域的写操作和用于从存储器区域读取数据的读操作。在这里，存储器区域的整体密度对应于2M+2N+2O+...（这里，M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度）。
在示例实施例中，存储器区域可以包括：第一存储器区域，其具有形成为2M比特的密度的多个第一易失性存储器单元以及用于输入和输出第一易失性存储器单元的数据的多个第一I/O端子，其中，M是大于或等于0的整数；以及第二存储器区域，其具有形成为2N比特的密度的多个第二易失性存储器单元以及用于输入和输出第二易失性存储器单元的数据的多个第二I/O端子，其中，N是大于或等于0的整数并且N不等于M。
在示例实施例中，第一I/O端子的数目和/或第二I/O端子的数目分别能够以2L的形式表示，其中，L分别是大于或等于0的整数。
在示例实施例中，第一I/O端子的数目可以与第二I/O端子的数目相同。
在示例实施例中，第一I/O端子的数目可以与第二I/O端子的数目不同。
在示例实施例中，第一存储器区域和第二存储器区域可以属于半导体存储器模块的相同存储颗粒（rank）。
在示例实施例中，第一I/O端子和第二I/O端子可以作为芯片I/O端子同时操作。
在示例实施例中，芯片I/O端子的数目可以对应于第一I/O端子的数目和第二I/O端子的数目的总和。
在示例实施例中，第一存储器区域和第二存储器区域可以属于半导体存储器模块的不同存储颗粒。
在示例实施例中，第一I/O端子和第二I/O端子可以响应于至少一个芯片选择信号而作为芯片I/O端子选择性地操作。
在示例实施例中，芯片I/O端子的数目可以对应于第一I/O端子的数目或第二I/O端子的数目。
在示例实施例中，半导体存储器设备可以包括在半导体存储器封装中。
在示例实施例中，半导体存储器封装可以通过单片封装来实施。
在示例实施例中，半导体存储器封装可以通过双管芯封装来实施。
在示例实施例中，半导体存储器封装可以通过穿透硅通孔双管芯堆叠封装来实施。
根据一些示例实施例，半导体存储器封装可以包括多个半导体存储器设备。在这里，每个半导体存储器设备可以包括：形成在一个芯片上的多个存储器区域，每个存储器区域具有多个易失性存储器单元和多个输入/输出（I/O）端子，多个易失性存储器单元形成为2K比特密度，其中，K是大于或等于0的整数，多个输入/输出I/O端子用于输入和输出易失性存储器单元的数据，以及至少一个外围区域，其基于从外部输入的命令和地址来控制用于将数据写入存储器区域的写操作和用于从存储器区域读取数据的读操作。在这里，存储器区域的整体或总体密度对应于临时密度。
在示例实施例中，存储器区域可以包括：第一存储器区域，其具有形成为2M比特的密度的多个第一易失性存储器单元以及用于输入和输出第一易失性存储器单元的数据的多个第一I/O端子，其中，M是大于或等于0的整数；以及第二存储器区域，其具有形成为2N比特的密度的多个第二易失性存储器单元以及用于输入和输出第二易失性存储器单元的数据的多个第二I/O端子，其中，N是大于或等于0的整数并且N不等于M。
在示例实施例中，第一存储器区域和第二存储器区域可以属于半导体存储器模块的相同存储颗粒。
在示例实施例中，第一I/O端子和第二I/O端子可以作为芯片I/O端子同时操作。
在示例实施例中，芯片I/O端子的数目可以对应于第一I/O端子的数目和第二I/O端子的数目的总和。
在示例实施例中，第一存储器区域和第二存储器区域可以属于半导体存储器模块的不同存储颗粒。
在示例实施例中，第一I/O端子和第二I/O端子可以响应于至少一个芯片选择信号而作为芯片I/O端子选择性地操作。
在示例实施例中，芯片I/O端子的数目可以对应于第一I/O端子的数目或第二I/O端子的数目。
在示例实施例中，半导体存储器设备包括第一至第k半导体存储器设备，而且第一至第k半导体存储器设备耦合在单片封装中。
在示例实施例中，半导体存储器设备包括第一至第k半导体存储器设备，而且第一至第k半导体存储器设备耦合在双管芯封装中。
在示例实施例中，半导体存储器设备包括第一至第k半导体存储器设备，而且第一至第k半导体存储器设备耦合在穿透硅通孔双管芯堆叠封装中。
根据一些示例实施例，增加半导体存储器设备的密度的方法可以包括在一个芯片上形成多个存储器区域，每个存储器区域具有形成为2K比特密度的多个易失性存储器单元和用于输入和输出易失性存储器单元的数据的多个I/O端子，其中，K是大于或等于0的整数；以及将存储器区域的I/O端子确定为半导体存储器设备的芯片I/O端子的的步骤。在这里，存储器区域的整体或总体密度对应于临时密度。
在示例实施例中，每个存储器区域中的I/O端子的数目可以以2L的形式表示，其中，L是大于或等于0的整数。
在示例实施例中，在一个芯片上形成存储器区域的步骤可以包括将存储器区域耦合到半导体存储器模块的相同存储颗粒的步骤。
在示例实施例中，将存储器区域的I/O端子确定为芯片I/O端子的步骤可以包括将存储器区域的I/O端子作为芯片I/O端子同时操作的步骤。
在示例实施例中，芯片I/O端子的数目可以对应于存储器区域的I/O端子的总数。
在示例实施例中，在一个芯片上形成存储器区域的步骤可以包括将存储器区域耦合到半导体存储器模块的不同存储颗粒的步骤。
在示例实施例中，将存储器区域的I/O端子确定为芯片I/O端子的步骤可以包括响应于至少一个芯片选择信号而将存储器区域的I/O端子作为芯片I/O端子选择性地操作的步骤。
在示例实施例中，芯片I/O端子的数目可以对应于一个存储器区域的I/O端子的数目。
因此，根据示例实施例的半导体存储器设备可以具有2M+2N+2O+...（这里，M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度）。因此，与传统的半导体存储器设备相比，半导体存储器设备可以具有更小的尺寸，并且可以消耗更少的功率。
此外，根据示例实施例的半导体存储器封装可以包括具有非标准密度或“临时”密度的多个半导体存储器设备。因此，与传统的半导体存储器封装相比，半导体存储器封装可以具有更小的尺寸，并且可以消耗更少的功率。因此，可以改善具有半导体存储器封装的系统的性能。
此外，可以使用根据示例实施例的方法来制造具有“临时”密度的半导体存储器设备。
通过查看以下附图和详细说明，根据一些实施例的其它设备和/或制造方法将对本领域技术人员变得明显。预期所有这些附加方法和/或设备包括在本说明书内、本发明的范围内、并且受所附权利要求的保护。
附图说明
根据结合附图的以下详细描述，示例性的非限制性示例实施例将更加容易理解。
图1是示出根据示例实施例的集成电路存储器设备的示图。
图2是示出图1的集成电路存储器设备中的多个存储器区域的示图。
图3是示出当图2的存储器区域属于相同存储颗粒时的多个芯片输入/输出（I/O）端子的示图。
图4是示出当图2的存储器区域属于相同存储颗粒时集成电路存储器设备的框图。
图5是示出当图2的存储器区域属于不同存储颗粒时的多个芯片I/O端子的示图。
图6是示出当图2的存储器区域属于不同存储颗粒时集成电路存储器设备的框图。
图7A是示出包括图1的集成电路存储器设备的单存储颗粒半导体存储器模块的示例的示图。
图7B是示出包括图1的集成电路存储器设备的单存储颗粒半导体存储器模块的另一个示例的示图。
图8A是示出包括图1的集成电路存储器设备的多存储颗粒半导体存储器模块的示例的示图。
图8B是示出包括图1的集成电路存储器设备的多存储颗粒半导体存储器模块的另一个示例的示图。
图9是示出根据示例实施例的集成电路存储器设备的示图。
图10是示出根据示例实施例的集成电路存储器封装的示图。
图11是示出通过单片封装（monolithic package）来实施图10的集成电路存储器封装的示例的示图。
图12是示出通过单片封装来实施图10的集成电路存储器封装的另一个示例的示图。
图13是示出通过单片封装来实施图10的集成电路存储器封装的又一个示例的示图。
图14是示出通过单片封装来实施图10的集成电路存储器封装的又一个示例的示图。
图15是示出通过双管芯封装（dual-die package）来实施图10的集成电路存储器封装的示例的示图。
图16是示出通过双管芯封装来实施图10的集成电路存储器封装的另一个示例的示图。
图17是示出通过双管芯封装来实施图10的集成电路存储器封装的又一个示例的示图。
图18是示出通过双管芯封装来实施图10的集成电路存储器封装的又一个示例的示图。
图19是示出通过使用穿透硅通孔（Through Silicon Via）的双管芯堆叠（dual-die stack）封装来实施图10的集成电路存储器封装的示例的示图。
图20是示出通过使用穿透硅通孔的双管芯堆叠封装来实施图10的集成电路存储器封装的另一个示例的示图。
图21是示出通过使用穿透硅通孔的双管芯堆叠封装来实施图10的集成电路存储器封装的又一个示例的示图。
图22是示出通过使用穿透硅通孔的双管芯堆叠封装来实施图10的集成电路存储器封装的又一个示例的示图。
图23是示出根据示例实施例的、增加集成电路存储器设备的密度的方法的流程图。
图24是当存储器区域耦合到图23中的集成电路存储器模块的至少一存储颗粒时将存储器区域的I/O端子确定为芯片I/O端子的示例的流程图。
图25A至图25F是示出包括多个半导体存储器设备的集成电路存储器模块的示例的示图。
图26是示出根据示例实施例的存储器系统的框图。
图27是示出包括图26的存储器系统的移动系统的框图。
图28是示出包括图26的存储器系统的计算系统的框图。
具体实施方式
下文中将结合附图更全面地描述各种示例实施例，附图中显示了一些示例实施例。然而，本发明构思可以以很多不同形式实施，并且不应解释为限于这里提出的示例实施例。相反，提供这些示例实施例使得本公开全面且完整，并且将本发明构思的范围完全传达给本领域技术人员。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。相同数字始终指代相同元件。
将会理解，尽管这里可能使用术语第一、第二和第三等来描述各种元件，但这些元件不应当被这些术语所限制。这些术语只是用来将一个元件和另一个元件区分开。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件可以被称作第二元件。如在这里用到的，术语“和/或”包括相关列出项的一个或多个的任意和所有组合。
将会理解，当一个元件被称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到所述另一元件，或者也可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一元件时，不均在居间的元件。其他用于描述元件之间关系的词语应以类似方式解释（例如，“在...之间”与“直接在...之间”，“邻近”与“直接紧邻”，“在...之上”与“直接在...之上”等等）。
此处使用的术语仅仅是为了描述特定示例实施例，并非意图限制本发明构思。如此处所使用的，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文明确给出相反指示。还将理解，当在本说明书中使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
除非另作定义，这里所使用的所有术语（包括技术术语和科学术语）具有与本发明构思所属领域的普通技术人员的一般理解相同的含义。还将理解，在通常使用的字典中定义的那些术语，需要被理解为具有与相关领域的上下文保持一致的含义，除非在这里明确的定义，否则不能被解释为理想化的或超出正常认识的。
图1是示出根据示例实施例的集成电路存储器设备的示图。
参照图1，半导体存储器设备100可以包括多个存储器区域120和用于控制存储器区域120的外围区域140。
每个存储器区域120可以包括多个易失性存储器单元。易失性存储器单元的数目(number)或数量(quantity)与每个存储器区域120的密度或容量(capacity)有关。在这里，每个存储器区域120具有2K比特（这里还表示为2K比特，其中K是大于或等于0的整数）的“标准”密度或容量，而且一个存储器区域120的密度不同于另一个存储器区域120的密度。换句话说，这里所涉及的“标准”密度或容量可以按比特表示为2的幂（例如，2K）。此外，存储器区域120可以包括分别用于输入/输出易失性存储器单元的数据的多个I/O端子I/O_1至I/O_k。因此，包括存储器区域120的半导体存储器设备100可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的“临时(interim)”的密度或容量（即，非标准密度或容量），这是因为每个存储器区域120包括形成为2K比特的密度（即，标准密度）的多个易失性存储器单元。换句话说，这里所涉及的“临时”的密度或容量可以包括两个或两个以上标准的存储容量的存储器区域，其中两个或两个以上存储器区域的总存储容量（例如，标准存储容量的总和）按比特不能表示为2的幂。
根据一些示例实施例，每个存储器区域120可以包括存储器单元阵列单元、感测放大器单元、I/O门控单元等。为了描述方便，假设的存储器区域120包括第一存储器区域和第二存储器区域。在这种情况下，第一存储器区域可以包括形成为2M比特（这里，M是大于或等于0的整数）的密度的第一易失性存储器单元、以及用于输入/输出第一易失性存储器单元的数据的第一I/O端子I/O_1，而且第二存储器区域可以包括形成为2N（这里，N是大于或等于0的整数，并且N不同于M）比特的密度的第二易失性存储器单元、以及用于输入/输出第二易失性存储器单元的数据的第二I/O端子I/O_2。这里通过示例的方式描述了存储器区域120的数目，因此存储器区域120的数目不限于2。例如，存储器区域120可以至少包括三个存储器区域。在一个示例实施例中，第一I/O端子I/O_1的数目和第二I/O端子I/O_2的数目可以分别确定为2^L的形式（这里，L是大于或等于0的整数）。例如，第一I/O端子I/O_1的数目可以是1、2、4、8、16、32、64…，而且第一I/O端子I/O_1可以输入/输出1比特、2比特、4比特、8比特、16比特、32比特、64比特…的数据。同样，第二I/O端子I/O_2的数目可以是1、2、4、8、16、32、64、…，而且第二I/O端子I/O_2可以输入/输出1比特、2比特、4比特、8比特、16比特、32比特、64比特…的数据。因为第一I/O端子I/O_1的数目和第二I/O端子I/O_2的数目是示例性的，所以第一I/O端子I/O_1的数目和第二I/O端子I/O_2的数目不限于此。
一般来说，根据所需条件来确定第一存储器区域的第一I/O端子I/O_1的数目或数量以及第二存储器区域的第二I/O端子I/O_2的数目或数量。然而，根据一些示例实施例，可以根据第一存储器区域的密度和第二存储器区域的密度分别确定第一存储器区域的第一I/O端子I/O_1的数目和第二存储器区域的第二I/O端子I/O_2的数目。在一个示例实施例中，第一I/O端子I/O_1的数目可以与第二I/O端子I/O_2的数目相同。在这种情况下，第一存储器区域的密度可以与第二存储器区域的密度相同。在另一个示例实施例中，第一I/O端子I/O_1的数目可以不同于第二I/O端子I/O_2的数目。在这种情况下，第一存储器区域的密度可以不同于第二存储器区域的密度。
同时，在第一存储器区域和第二存储器区域属于半导体存储器模块的相同存储颗粒（rank）的情况下，第一I/O端子I/O_1和第二I/O端子I/O_2作为半导体存储器设备100的芯片I/O端子I/O同时操作，以便同时输入/输出第一存储器区域和第二存储器区域的数据。在这里，芯片I/O端子I/O的数目或数量可以对应于第一I/O端子I/O_1的数目和第二I/O端子I/O_2的数目的总和。在另一方面，在第一存储器区域和第二存储器区域属于半导体存储器模块的不同存储颗粒的情况下，第一I/O端子I/O_1和第二I/O端子I/O_2响应于至少一个芯片选择信号作为半导体存储器设备100的芯片I/O端子I/O选择性地操作以便选择性地输入/输出第一存储器区域和第二存储器区域的数据。在这里，芯片I/O端子I/O的数目或数量可以对应于第一I/O端子I/O_1的数目或第二I/O端子I/O_2的数目。
基于从外部输入的（例如，从诸如存储器控制器的外部设备接收的）命令CMD和地址ADDR，外围区域140可以控制用于将数据写入存储器区域120的写操作和用于从存储器区域120读取数据的读操作。对于此操作，外围区域140可以基于从外部输入的命令CMD和地址ADDR生成控制信号CTL，以便同时或选择性地向存储器区域120提供控制信号CTL。因此，基于控制信号CTL，存储器区域120可以将从外部输入的数据写入内部易失性存储器单元，或者可以读取存储在内部易失性存储器单元中的数据。根据一些示例实施例，外围区域140可以包括控制逻辑单元、地址寄存器单元、存储体控制逻辑单元、行解码器单元、列解码器单元、列地址锁存单元、数据I/O缓冲单元等。然而，可以如下对外围区域140进行详细描述。如上所述，因为每个存储器区域120都具有2K（在这里，K是大于或等于0的整数）比特的密度（即，标准密度），而且一个存储器区域120的密度不同于另一个存储器区域120的密度，所以包括存储器区域120的半导体存储器设备100可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。此外，包括存储器区域120的半导体存储器设备100可以使用存储器区域120的I/O端子（I/O_1至I/O_k）作为芯片I/O端子I/O。因此，与传统的半导体存储器设备相比，存储器区域120形成在一个芯片上的半导体存储器设备100可以具有更小的尺寸，并且可以消耗更少的功率。虽然在图1中描述了半导体存储器设备100是DRAM设备（即，易失性半导体存储器设备），但是半导体存储器设备100可以应用于非易失性半导体存储器设备。例如，半导体存储器设备100可以应用于电可擦除可编程只读存储器（EEPROM）设备、闪存设备、相变随机存取存储器（PRAM）设备、电阻随机存取存储器（RRAM）设备、纳米浮栅存储器（NFGM）设备、聚合物随机存取存储器（PoRAM）设备、磁性随机存取存储器（MRAM）设备、铁电随机存取存储器（FRAM）设备等。
图2是示出图1的集成电路存储器设备中的多个存储器区域的示图。
参照图2，存储器区域120可以包括第一至第k存储器区域122至126。在这里第一至第k存储器区域122至126形成在一个芯片上。为了描述方便，假设k是3。如上所述，包括第一至第k存储器区域122至126的半导体存储器设备100可以具有“临时”密度，这是因为第一至第k存储器区域122至126中的每一个都包括形成为2K比特的密度（即，标准密度）的多个易失性存储器单元，而且第一至第k存储器区域122至126的密度彼此不同。例如，第一存储器区域122可以具有2MGb（这里，M是大于或等于0的整数）的容量，第二存储器区域124可以具有2NGb（这里，N是大于或等于0的整数，而且N不同于M）的容量，而且第k存储器区域126可以具有2OGb（这里，O是大于或等于0的整数，而且O不同于M和N）的容量。也就是说，第一存储器区域122可以包括2M+30个第一易失性存储器单元，第二存储器区域124可以包括2N+30个第二易失性存储器单元，第k存储器区域126可以包括2O+30个第k易失性存储器单元。同时，第一存储器区域122可以包括用于输入/输出2M+30个第一易失性存储器单元的数据的第一I/O端子I/O_1，第二存储器区域124可以包括用于输入/输出2N+30个第二易失性存储器单元的数据的第二I/O端子I/O_2，而且第k存储器区域126可以包括用于输入/输出2O+30个第k易失性存储器单元的数据的第k个I/O端子I/O_k。在一个示例实施例中，在第一存储器区域122、第二存储器区域124和第k存储器区域126属于半导体存储器模块的相同存储颗粒的情况下，第一I/O端子I/O_1、第二I/O端子I/O_2和第k个I/O端子I/O_k可以作为芯片I/O端子I/O同时操作以便同时输入/输出第一存储器区域122、第二存储器区域124和第k存储器区域126的数据。在另一个示例实施例中，在第一存储器区域122、第二存储器区域124和第k存储器区域126属于半导体存储器模块的不同存储颗粒的情况下，第一I/O端子I/O_1、第二I/O端子I/O_2和第k个I/O端子I/O_k可以基于至少一个芯片选择信号来作为芯片I/O端子I/O选择性地操作以便选择性地输入/输出第一存储器区域122、第二存储器区域124和第k存储器区域126的数据。因此，包括第一至第k存储器区域122至126的半导体存储器设备100可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度），这是因为第一至第k存储器区域122至126中的每一个都具有2K（在这里，K是大于或等于0的整数）比特的密度（即，标准密度），而且第一至第k存储器区域122至126的密度彼此不同。
图3是示出当图2的存储器区域属于相同存储颗粒时的多个芯片输入/输出（I/O）端子的示图。
参照图3，第一至第k存储器区域122至126可以属于半导体存储器模块的相同存储颗粒。为了描述方便，假设k是3。在这种情况下，用于输入/输出第一至第k存储器区域122至126的数据的第一至第k个I/O端子I/O_1至I/O_k可以作为芯片I/O端子PDQ_G1至PDQ_Gk同时操作。对于此操作，第一至第k个I/O端子I/O_1至I/O_k可以通过I/O连接操作同时耦合到芯片I/O端子PDQ_G1至PDQ_Gk。例如，第一存储器区域122的第一I/O端子I/O_1可以耦合到第一芯片I/O端子PDQ_G1，第二存储器区域124的第二I/O端子I/O_2可以耦合到第二芯片I/O端子PDQ_G2，而且第k存储器区域126的第k个I/O端子I/O_k可以耦合到第k芯片I/O端子PDQ_Gk。根据一些示例实施例，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目可以分别确定为2L的形式（这里，L是大于或等于0的整数）。然而，第一I/O端子I/O_1的数目、第二I/O端子I/O_2和第k个I/O端子I/O_k的数目不限于此。例如，当通过第一I/O端子I/O_1输入/输出8比特的数据时，第一芯片I/O端子PDQ_G1的数目可以是8。当通过第二I/O端子I/O_2输入/输出16比特的数据时，第二芯片I/O端子PDQ_G2的数目可以是16。当通过第k个I/O端子I/O_Gk输入/输出32比特的数据时，第k芯片I/O端子PDQ_Gk的数目可以是32。第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目的总和可以对应于第一芯片I/O端子PDQ_G1的数目、第二芯片I/O端子PDQ_G2的数目和第k芯片I/O端子PDQ_Gk的数目的总和。一般来说，根据所需条件来确定第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目。然而，可以根据第一存储器区域122的密度、第二存储器区域124的密度和第k存储器区域126的密度分别确定第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目。在一个示例实施例中，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目相同。在另一个示例实施例中，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目彼此不同。虽然描述了第一至第k个I/O端子I/O_1至I/O_k耦合到第一至第k芯片I/O端子PDQ_G1至PDQ_Gk，但是应该理解，可以通过将第一至第k个I/O端子I/O_1至I/O_k作为第一至第k芯片I/O端子PDQ_G1至PDQ_Gk操作的各种方法来实施I/O连接操作。
图4是示出当图2的存储器区域属于相同存储颗粒时集成电路存储器设备的框图。
参照图4，半导体存储器设备200可以包括多个存储器区域220和用于控制存储器区域220的外围区域240。在这里，半导体存储器设备200可以是具有多个易失性存储器单元的易失性半导体存储器设备。例如，半导体存储器设备200可以对应于DRAM设备，诸如同步动态随机存取存储器（SDRAM）设备、双倍数据率同步动态随机存取存储器（DDR SDRAM）设备、低功耗双倍数据率（LPDDR）设备、图形双倍数据率（GDDR）设备、存储器总线式动态随机存取存储器（RDRAM）设备。
存储器区域220可以包括存储器单元阵列单元222、感测放大器单元224、以及I/O门控单元226。如上所述，存储器区域220形成在一个芯片上。此外，每个存储器区域220包括形成为2k比特（这里，K是大于或等于0的整数）的密度（即，标准密度）的多个易失性存储器单元。在这里，存储器区域220的密度彼此不同。因此，对应于存储器区域220的存储器单元阵列单元222可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。基于从行解码器单元244提供的行控制信号CTL_R和从列解码器单元246提供的列控制信号CTL_C，存储器单元阵列单元222可以将数据写入内部易失性存储器单元，或者读取存储在内部易失性存储器单元中的数据。根据一些示例实施例，存储器单元阵列单元222可以包括多个存储体阵列。感测放大器单元224可以通过将从外部输入的数据施加到存储器单元阵列单元222中来执行写操作，并且可以通过感测存储在存储器单元阵列单元222中的数据来执行读操作。当半导体存储器设备200执行写操作或读操作时，I/O门控单元226可以对从外部输入的数据和存储在存储器单元阵列单元222中的数据执行门控操作。
外围区域240可以包括控制逻辑单元241、地址寄存器单元242、存储体控制逻辑单元243、行解码器单元244、列地址锁存单元245、列解码器单元246、以及数据I/O缓冲单元247。控制逻辑单元241可以控制半导体存储器设备200的整体操作。例如，控制逻辑单元241可以生成用于半导体存储器设备200的读/写操作的内部控制信号ICMD。根据一些示例实施例，控制逻辑单元241可以包括对从外部（即，存储器控制器）输入的命令CMD进行解码的命令解码器241a、以及对半导体存储器设备200的操作模式进行设置的模式寄存器241b。例如，命令解码器241a可以通过对写使能信号/WE、行地址选通脉冲信号/RAS、列地址选通脉冲信号/CAS、芯片选择信号/CS等进行解码来生成对应于命令CMD的内部控制信号ICMD。同时，控制逻辑单元241还可以接收时钟信号CLK和时钟使能信号/CKE，以通过同步方法来操作半导体存储器设备200。此外，控制逻辑单元241可以响应于刷新命令REF来控制半导体存储器设备200的刷新操作。地址寄存器单元242可以从外部（即，存储器控制器）接收包括存储体地址BANK_ADDR、行地址ROW_ADDR、和列地址COL_ADDR的地址ADDR。地址寄存器单元242可以将存储体地址BANK_ADDR提供给存储体控制逻辑单元243，可以将行地址ROW_ADDR提供给行解码器单元244，并且可以通过列地址锁存单元245将列地址COL_ADDR提供给列解码器单元246。
存储体控制逻辑单元243可以响应于存储体地址BANK_ADDR来生成第一存储体控制信号BCT_R和第二存储体控制信号BCT_C。例如，在存储器单元阵列单元222包括多个存储体阵列的情况下，响应于第一存储体控制信号BCT_R，可以激活行解码器单元244中的多个存储体行解码器当中对应于存储体地址BANK_ADDR的存储体行解码器，而且响应于第二存储体控制信号BCT_C，可以激活列解码器单元246中的多个存储体列解码器当中对应于存储体地址BANK_ADDR的存储体列解码器。行解码器单元244可以解码行地址ROW_ADDR以便激活对应于行地址ROW_ADDR的字线。例如，行解码器单元244可以将字线驱动电压施加到对应于行地址ROW_ADDR的字线。列地址锁存单元245可以从地址寄存器单元242接收列地址COL_ADDR以便暂时存储列地址COL_ADDR，并且可以向列解码器单元246提供列地址COL_ADDR。根据一些示例实施例，列地址锁存单元242可以以突发模式(burst mode)逐渐增加列地址COL_ADDR。列解码器单元246可以通过I/O门控单元226激活对应于存储体地址BANK_ADDR和列地址COL_ADDR的至少一个感测放大器。数据I/O缓冲单元247可以执行I/O数据的缓冲操作。
如上所述，存储器区域220可以包括用于输入/输出存储器区域220的数据的第一至第k个I/O端子I/O_1至I/O_k。即存储器单元阵列单元222可以包括多个存储器单元阵列，其中每个存储器单元阵列对应于每一个存储器区域220。此外，每个存储器单元阵列可以通过第一至第k个I/O端子I/O_1至I/O_k访问。如图4所示，在存储器区域220属于半导体存储器模块的相同存储颗粒的情况下，第一至第k个I/O端子I/O_1至I/O_k可以通过I/O连接操作同时耦合到第一至第k芯片I/O端子PDQ_G1至PDQ_Gk。在这里，应该理解，可以通过将第一至第k个I/O端子I/O_1至I/O_k作为第一至第k芯片I/O端子PDQ_G1至PDQ_Gk操作的各种方法来实施I/O连接操作。因此，第一至第k个I/O端子I/O_1至I/O_k可以作为第一至第k芯片I/O端子PDQ_G1至PDQ_Gk同时操作。例如，第一I/O端子I/O_1可以耦合到第一芯片I/O端子PDQ_G1，第二I/O端子I/O_2可以耦合到第二芯片I/O端子PDQ_G2，而且第k个I/O端子I/O_k可以耦合到第k芯片I/O端子PDQ_Gk。根据一些示例实施例，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目可以分别确定为2L的形式（这里，L是大于或等于0的整数）。然而，第一I/O端子I/O_1的数目、第二I/O端子I/O_2和第k个I/O端子I/O_k的数目不限于此。同时，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目的总和可以对应于第一芯片I/O端子PDQ_G1的数目、第二芯片I/O端子PDQ_G2的数目和第k芯片I/O端子PDQ_Gk的数目的总和。
图5是示出当图2的存储器区域属于不同存储颗粒时的多个芯片I/O端子的示图。
参照图5，第一至第k存储器区域122至126可以属于半导体存储器模块的不同存储颗粒。为了描述方便，假设k是3。在这种情况下，用于输入/输出第一至第k存储器区域122至126的数据的第一至第k个I/O端子I/O_1至I/O_k可以响应于至少一个芯片选择信号而作为芯片I/O端子PDQ_G选择性地操作。对于此操作，第一至第k个I/O端子I/O_1至I/O_k可以通过I/O连接操作选择性地耦合到芯片I/O端子PDQ_G。例如，当响应于至少一个芯片选择信号而选择第一存储器区域122时第一存储器区域122的第一I/O端子I/O_1可以耦合到芯片I/O端子PDQ_G，当响应于至少一个芯片选择信号而选择第二存储器区域124时第二存储器区域124的第二I/O端子I/O_2可以耦合到芯片I/O端子PDQ_G，当响应于至少一个芯片选择信号而选择第k存储器区域126时第k存储器区域126的第k个I/O端子I/O_k可以耦合到芯片I/O端子PDQ_G。根据一些示例实施例，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目可以分别确定为2L的形式（这里，L是大于或等于0的整数）。然而，第一I/O端子I/O_1的数目、第二I/O端子I/O_2和第k个I/O端子I/O_k的数目不限于此。同时，芯片I/O端子PDQ_G的数目可以对应于第一I/O端子I/O_1的数目、第二I/O端子I/O_2或第k个I/O端子I/O_k的数目。一般来说，根据所需条件来确定第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目。然而，可以根据第一存储器区域122的密度、第二存储器区域124的密度和第k存储器区域126的密度分别确定第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目。在一个示例实施例中，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目相同。在另一个示例实施例中，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目彼此不同。虽然描述了第一至第k个I/O端子I/O_1至I/O_k耦合到芯片I/O端子PDQ_G，但是应该理解，可以通过将第一至第k个I/O端子I/O_1至I/O_k作为芯片I/O端子PDQ_G操作的各种方法来实施I/O连接操作。
图6是示出当图2的存储器区域属于不同存储颗粒时集成电路存储器设备的框图。
参照图6，半导体存储器设备300可以包括多个存储器区域320和用于控制存储器区域320的外围区域340。在这里，半导体存储器设备300可以是具有多个易失性存储器单元的易失性半导体存储器设备。例如，半导体存储器设备300可以对应于DRAM设备，诸如SDRAM设备、DDR SDRAM设备、LPDDR设备、GDDR设备、RDRAM设备。
存储器区域320可以包括存储器单元阵列单元322、感测放大器单元324、以及I/O门控单元326。如上所述，存储器区域320形成在一个芯片上。此外，每个存储器区域320都包括形成为2k比特（这里，K是大于或等于0的整数）的密度（即，标准密度）的多个易失性存储器单元。在这里，存储器区域320的密度彼此不同。因此，对应于存储器区域320的存储器单元阵列单元322可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。外围区域340可以包括控制逻辑单元341、地址寄存器单元342、存储体控制逻辑单元343、行解码器单元344、列地址锁存单元345、列解码器单元346、以及数据I/O缓冲单元347。由于上面描述了存储器单元阵列单元322、感测放大器单元324、I/O门控单元326、控制逻辑单元341、地址寄存器单元342、存储体控制逻辑单元343、行解码器单元344、列地址锁存单元345、列解码器单元346和数据I/O缓冲单元347，因此下面将省略重复描述。
存储器区域320可以包括用于输入/输出存储器区域320的数据的第一至第k个I/O端子I/O_1至I/O_k。即，存储器单元阵列单元322可以包括多个存储器单元阵列，其中每个存储器单元阵列对应于每一个存储器区域320。此外，每个存储器单元阵列可以通过第一至第k个I/O端子I/O_1至I/O_k访问。如图6所示，在存储器区域320属于半导体存储器模块的不同存储颗粒的情况下，第一至第k个I/O端子I/O_1至I/O_k可以通过响应于至少一个芯片选择信号的I/O连接操作而选择性地耦合到芯片I/O端子PDQ_G。在这里，应该理解，可以通过将第一至第k个I/O端子I/O_1至I/O_k作为芯片I/O端子PDQ_G操作的各种方法来实施I/O连接操作。因此，第一至第k个I/O端子I/O_1至I/O_k可以作为芯片端子I/O端子PDQ_k选择性地操作。例如，当响应于至少一个芯片选择信号而选择第一存储器区域时第一I/O端子I/O_1可以耦合到芯片I/O端子PDQ_G，当响应于至少一个芯片选择信号而选择第二存储器区域时第二I/O端子I/O_2可以耦合到芯片I/O端子PDQ_G，当响应于至少一个芯片选择信号而选择第k存储器区域时第k个I/O端子I/O_k可以耦合到芯片I/O端子PDQ_G。根据一些示例实施例，第一I/O端子I/O_1的数目、第二I/O端子I/O_2的数目和第k个I/O端子I/O_k的数目可以分别确定为2L的形式（这里，L是大于或等于0的整数）。然而，第一I/O端子I/O_1的数目、第二I/O端子I/O_2和第k个I/O端子I/O_k的数目不限于此。同时，芯片I/O端子PDQ_G的数目可以对应于第一I/O端子I/O_1的数目、第二I/O端子I/O_2或第k个I/O端子I/O_k的数目。
图7A是示出包括图1的集成电路存储器设备的单存储颗粒半导体存储器模块的示例的示图。
参照图7A，单存储颗粒半导体存储器模块420可以包括多个半导体存储器设备420a。根据一些示例实施例，单存储颗粒半导体存储器模块420可以是带寄存器的双列直插式存储器模块（registered dual in-line memory module,RDIMM）。虽然图7A中示出单存储颗粒半导体存储器模块420包括三个半导体存储器设备420a，但是单存储颗粒半导体存储器模块420中包括的半导体存储器设备的数目不限于此。
如图7A所示，单存储颗粒半导体存储器模块420可以具有36Gb的容量，这是因为单存储颗粒半导体存储器模块420包括三个具有12Gb容量的半导体存储器设备420a。在这里，半导体存储器设备420a可以具有2M+2N+2O+...（这里M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。例如，具有12Gb容量的半导体存储器设备420a可以通过在一个芯片上形成具有23Gb密度的存储器区域和具有22Gb密度的存储器区域来制造。然而，半导体存储器设备420a的制造不限于此。也就是说，半导体存储器设备420a可以通过在一个芯片上形成多个存储器区域来以各种不同的方式制造（be variously manufactured）（即，同时满足表达式2M+2N+2O+...）。由于半导体存储器设备420a可以包括多个存储器区域，因此半导体存储器设备420a的芯片I/O端子I/O的数目可以增加。例如，如果具有4Gb容量的存储器区域包括四个I/O端子而且具8Gb容量的存储器区域包括八个I/O端子，则具有12Gb容量的半导体存储器设备420a可以包括十二个芯片I/O端子I/O，这是因为半导体存储器设备420a是通过在一个芯片上形成具有4Gb容量的存储器区域和具有8Gb容量的存储器区域来制造。
如上所述，半导体存储器设备420a可以具有“临时”密度。此外，半导体存储器设备420a的芯片I/O端子I/O的数目可以是“临时”数目。因此，当单存储颗粒半导体存储器模块420包括三个半导体存储器设备420a且半导体存储器设备420a包括十二个I/O端子I/O时，单存储颗粒半导体存储器模块420可以包括三十六个芯片I/O端子I/O。也就是说，如果半导体存储器设备420a包括12比特的数据总线，则具有三个半导体存储器设备420a的单存储颗粒半导体存储器模块420可以包括36比特的数据总线。总之，传统的半导体存储器设备可能没有“临时”密度（例如，12Gb的容量）。因此，需要九个具有4Gb容量的传统半导体存储器设备来制造一个具有36Gb容量的传统半导体存储器模块。因此，由于组件（即，半导体存储器设备）的数目与单存储颗粒半导体存储器模块420相比相对较大，因此一些传统的半导体存储器模块可能具有相对较大的尺寸并可能消耗更高的功率。换句话说，因为组件的数目与一些传统的半导体存储器模块相比相对较小（或者每个芯片的组件数目是增加的），所以单存储颗粒半导体存储器模块420可以具有较小的尺寸，并且可以消耗更少的功率。
图7B是示出包括图1的集成电路存储器设备的单存储颗粒半导体存储器模块的另一个示例的示图。
参照图7B，单存储颗粒半导体存储器模块440可以包括更多个半导体存储器设备440a和440b。根据一些示例实施例，单存储颗粒半导体存储器模块440可以是RDIMM。虽然图7B中示出单存储颗粒半导体存储器模块440包括三个半导体存储器设备440a和440b，但是单存储颗粒半导体存储器模块440中包括的半导体存储器设备的数目不限于此。
如图7B所示，单存储颗粒半导体存储器模块440可以具有32Gb的容量，因为单存储颗粒半导体存储器模块440包括两个具有12Gb容量的半导体存储器设备440a和一个具有8Gb容量的半导体存储器设备440b。在这里，每个半导体存储器设备440a和440b都可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。例如，具有12Gb容量的半导体存储器设备440a可以通过在一个芯片上形成具有23Gb密度的存储器区域和具有22Gb密度的存储器区域来制造。此外，半导体存储器设备440b可以通过在一个芯片上形成具有22Gb密度的存储器区域和具有22Gb密度的存储器区域来制造。然而，半导体存储器设备440a和440b的制造不限于此。也就是说，半导体存储器设备440a和440b可以通过在一个芯片上形成多个存储器区域来以各种不同的方式制造（即，同时满足表达式2M+2N+2O+...）。由于半导体存储器设备440a和440b可以包括多个存储器区域，因此半导体存储器设备440a和440b的芯片I/O端子I/O的数目可以增加。例如，如果具有4Gb容量的存储器区域包括四个I/O端子而且具8Gb容量的存储器区域包括八个I/O端子，则具有12Gb容量的半导体存储器设备440a可以包括十二个芯片I/O端子I/O，这是因为半导体存储器设备440a是通过在一个芯片上形成具有4Gb容量的存储器区域和具有8Gb容量的存储器区域来制造。
如上所述，半导体存储器设备440a和440b可以分别具有“临时”密度。此外，半导体存储器设备440a和440b的芯片I/O端子I/O的数目可以分别是“临时”数目。因此，当单存储颗粒半导体存储器模块440包括三个半导体存储器设备440a和440b且具有12Gb容量的半导体存储器设备440a包括十二个芯片I/O端子I/O而且具有8Gb容量的半导体存储器设备440b包括八个芯片I/O端子I/O时，单存储颗粒半导体存储器模块440可以包括三十二个芯片I/O端子I/O。也就是说，如果具有12Gb容量的半导体存储器设备440a包括12比特的数据总线，而且具有8Gb容量的半导体存储器设备440b包括8比特的数据总线，则具有两个半导体存储器设备440a和一个半导体存储器设备440b的单存储颗粒半导体存储器模块440可以包括32比特的数据总线。总之，传统的半导体存储器设备可能没有“临时”密度（例如，12Gb的容量）。因此，由于组件（即，半导体存储器设备）的数目与单存储颗粒半导体存储器模块440相比相对较大，因此传统的半导体存储器模块可能具有更大的尺寸并可能消耗更高的功率。换句话说，因为组件的数目与传统的半导体存储器模块相比相对较小（或者每个芯片的组件数目是增加的），所以单存储颗粒半导体存储器模块440可以具有更小的尺寸，并且可以消耗更少的功率。
图8A是示出包括图1的集成电路存储器设备的多存储颗粒半导体存储器模块的示例的示图。
参照图8A，多存储颗粒半导体存储器设备460可以具有第一存储颗粒RANK1和第二存储颗粒RANK2，而且多存储颗粒半导体存储器设备460的第一存储颗粒RANK1和第二存储颗粒RANK2可以分别具有多个半导体存储器设备460a。根据一些示例实施例，多存储颗粒半导体存储器设备460可以是RDIMM。虽然图8A中示出多存储颗粒半导体存储器设备460的第一存储颗粒RANK1和第二存储颗粒RANK2中的每一个都包括三个半导体存储器设备460a，但是多存储颗粒半导体存储器模块460中包括的半导体存储器设备的数目不限于此。
如图8A所示，多存储颗粒半导体存储器模块460可以具有72Gb的容量，这是因为多存储颗粒半导体存储器模块460具有第一存储颗粒RANK1和第二存储颗粒RANK2，而且第一存储颗粒RANK1包括三个具有12Gb容量的半导体存储器设备460a，第二存储颗粒RANK2包括三个具有12Gb容量的半导体存储器设备460a。在这里，第一存储颗粒RANK1和第二存储颗粒RANK2可以是基于至少一个芯片选择信号而选择性地访问的。半导体存储器设备460a可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。也就是说，半导体存储器设备460a可以通过在一个芯片上形成多个存储器区域来以各种不同的方式制造（即，同时满足表达式2M+2N+2O+...）。由于半导体存储器设备460a包括多个存储器区域，因此半导体存储器设备460a的芯片I/O端子I/O的数目可以增加。此外，半导体存储器设备460a的芯片I/O端子I/O的数目可以是“临时”数目。如上所述，因为组件的数目与传统的半导体存储器模块相比相对较小（或者每个芯片的组件数目是增加的），所以多存储颗粒半导体存储器模块460可以具有更小的尺寸，并且可以消耗更少的功率。
图8B是示出包括图1的集成电路存储器设备的多存储颗粒半导体存储器模块的另一个示例的示图。
参照图8B，多存储颗粒半导体存储器设备480可以具有第一存储颗粒RANK1和第二存储颗粒RANK2，而且多存储颗粒半导体存储器设备480的第一存储颗粒RANK1和第二存储颗粒RANK2可以分别具有多个半导体存储器设备480a和480b。根据一些示例实施例，多存储颗粒半导体存储器设备480可以是RDIMM。虽然图8B中示出多存储颗粒半导体存储器设备480的第一存储颗粒RANK1和第二存储颗粒RANK2分别包括两个具有12Gb容量的半导体存储器设备480a和一个具有8Gb容量的半导体存储器设备480b，但是多存储颗粒半导体存储器模块480中包括的半导体存储器设备的数目不限于此。
如图8B所示，多存储颗粒半导体存储器模块480可以具有64Gb的容量，这是因为多存储颗粒半导体存储器模块480具有第一存储颗粒RANK1和第二存储颗粒RANK2，而且第一存储颗粒RANK1包括两个具有12Gb容量的半导体存储器设备480a和一个具有8Gb容量的半导体存储器设备480b，第二存储颗粒RANK2包括两个具有12Gb容量的半导体存储器设备480a和一个具有8Gb容量的半导体存储器设备480b。在这里，第一存储颗粒RANK1和第二存储颗粒RANK2可以是基于至少一个芯片选择信号而选择性地访问的。半导体存储器设备480a和480b可以分别具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。也就是说，半导体存储器设备480a和480b可以分别通过在一个芯片上形成多个存储器区域来以各种不同的方式制造（即，同时满足表达式2M+2N+2O+...）。由于半导体存储器设备480a和480b都包括多个存储器区域，因此半导体存储器设备480a和480b的芯片I/O端子I/O的数目可以增加。此外，半导体存储器设备480a和480b的芯片I/O端子I/O的数目可以是“临时”数目。如上所述，因为组件的数目与传统的半导体存储器模块相比相对较小（或者每个芯片的组件数目是增加的），所以多存储颗粒半导体存储器模块480可以具有更小的尺寸，并且可以消耗更少的功率。
图9是示出根据示例实施例的集成电路存储器设备的示图。
参照图9，半导体存储器设备500可以包括多个存储器区域520和用于控制存储器区域520的多个外围区域540_1至540_k。
每个存储器区域520都可以包括多个易失性存储器单元。易失性存储器单元的数目与每个存储器区域520的密度有关。在这里，每个存储器区域520具有2K比特（这里K是大于或等于0的整数）的密度（即，标准密度），而且一个存储器区域520的密度不同于另一个存储器区域520的密度。此外，存储器区域520可以包括分别用于输入/输出易失性存储器单元的数据的多个I/O端子I/O_1至I/O_k。因此，包括存储器区域520的半导体存储器设备500可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，临时密度），因为每个存储器区域520都包括形成为2K比特的密度（即，标准密度）的多个易失性存储器单元。根据一些示例实施例，每个存储器区域520可以包括存储器单元阵列单元、感测放大器单元、I/O门控单元等。为了描述方便，假设存储器区域520包括第一存储器区域和第二存储器区域。在这种情况下，第一存储器区域可以包括形成为2M比特（这里，M是大于或等于0的整数）的密度的第一易失性存储器单元、以及用于输入/输出第一易失性存储器单元的数据的第一I/O端子I/O_1，而且第二存储器区域可以包括形成为2N（这里，N是大于或等于0的整数，并且N不同于M）比特的密度的第二易失性存储器单元、以及用于输入/输出第二易失性存储器单元的数据的第二I/O端子I/O_2。由于存储器区域520的数目是示例性的，因此存储器区域520的数目不限于2。例如，存储器区域520可以至少包括三个存储器区域。在一个示例实施例中，第一I/O端子I/O_1的数目和第二I/O端子I/O_2的数目可以分别确定为2L的形式（这里，L是大于或等于0的整数）。例如，第一I/O端子I/O_1的数目可以是1、2、4、8、16、32、64、…，而且第一I/O端子I/O_1可以输入/输出1比特、2比特、4比特、8比特、16比特、32比特、64比特…的数据。同样，第二I/O端子I/O_2的数目可以是1、2、4、8、16、32、64、…，而且第二I/O端子I/O_2可以输入/输出1比特、2比特、4比特、8比特、16比特、32比特、64比特、…的数据。因为第一I/O端子I/O_1的数目和第二I/O端子I/O_2的数目是示例性的，所以第一I/O端子I/O_1的数目和第二I/O端子I/O_2的数目不限于此。
一般来说，根据所需条件来确定第一存储器区域的第一I/O端子I/O_1的数目以及第二存储器区域的第二I/O端子I/O_2的数目。然而，根据一些示例实施例，可以根据第一存储器区域的密度和第二存储器区域的密度分别确定第一存储器区域的第一I/O端子I/O_1的数目和第二存储器区域的第二I/O端子I/O_2的数目。在一个示例实施例中，第一I/O端子I/O_1的数目可以与第二I/O端子I/O_2的数目相同。在这种情况下，第一存储器区域的密度可以与第二存储器区域的密度相同。在另一个示例实施例中，第一I/O端子I/O_1的数目可以不同于第二I/O端子I/O_2的数目。在这种情况下，第一存储器区域的密度可以不同于第二存储器区域的密度。同时，在第一存储器区域和第二存储器区域属于半导体存储器模块的相同存储颗粒的情况下，第一I/O端子I/O_1和第二I/O端子I/O_2作为半导体存储器设备500的芯片I/O端子I/O同时操作以便同时输入/输出第一存储器区域和第二存储器区域的数据。在这里，芯片I/O端子I/O的数目可以对应于第一I/O端子I/O_1的数目和第二I/O端子I/O_2的数目的总和。在另一方面，在第一存储器区域和第二存储器区域属于半导体存储器模块的不同存储颗粒的情况下，第一I/O端子I/O_1和第二I/O端子I/O_2响应于至少一个芯片选择信号而作为半导体存储器设备500的芯片I/O端子I/O选择性地操作以便选择性地输入/输出第一存储器区域和第二存储器区域的数据。在这里，芯片I/O端子I/O的数目可以对应于第一I/O端子I/O_1的数目或第二I/O端子I/O_2的数目。
基于从外部输入的命令CMD和地址ADDR，外围区域540_1至540_k可以分别控制用于将数据写入存储器区域520的写操作和用于从存储器区域520读取数据的读操作。例如，第一外围区域540_1可以控制存储器区域520当中的第一存储器区域，第二外围区域540_2可以控制存储器区域520当中的第二存储器区域，第k外围区域540_k可以控制存储器区域520当中的第k存储器区域。对于此操作，外围区域540_1至540_k可以基于从外部输入的命令CMD和地址ADDR生成控制信号CTL_1至CTL_k，以便向存储器区域520同时或选择性地提供第一至第k控制信号CTL_1至CTL_k。因此，基于第一至第k控制信号CTL_1至CTL_k，存储器区域520可以将从外部输入的数据写入内部易失性存储器单元，或者可以读取存储在内部易失性存储器单元中的数据。根据一些示例实施例，每个外围区域540可以包括控制逻辑单元、地址寄存器单元、存储体控制逻辑单元、行解码器单元、列解码器单元、列地址锁存单元、数据I/O缓冲单元等。如上所述，因为每个存储器区域520都具有2K（在这里，K是大于或等于0的整数）比特的密度（即，标准密度），而且一个存储器区域520的密度不同于另一个存储器区域520的密度，所以包括存储器区域520的半导体存储器设备500可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。此外，包括存储器区域520的半导体存储器设备500可以使用存储器区域520的I/O端子I/O_1至I/O_k作为芯片I/O端子I/O。因此，与传统的半导体存储器设备相比，存储器区域520形成在一个芯片上的半导体存储器设备500可以具有更小的尺寸，并且可以消耗更少的功率。虽然在图9中描述了半导体存储器设备500是DRAM设备（即，易失性半导体存储器设备），但是半导体存储器设备500可以应用于非易失性半导体存储器设备。例如，半导体存储器设备500可以应用于EEPROM设备、闪存设备、PRAM设备、RRAM设备、NFGM设备、PoRAM设备、MRAM设备、FRAM设备等。
图10是示出根据示例实施例的集成电路存储器封装的示图。
参照图10，半导体存储器封装600可以包括多个半导体存储器设备。半导体存储器封装600采用了多芯片封装技术，通过该技术将多个半导体存储器设备包括在一个封装中。根据一些示例实施例，半导体存储器封装600可以通过单片封装、双管芯封装、穿透硅通孔（Through-Silicon Via）双管芯堆叠（dual-die stack）封装来实施。在图10中，半导体存储器封装600中的每个半导体存储器设备可以包括多个存储器区域和至少一个外围区域。在这里，每个存储器区域包括多个易失性存储器单元和多个I/O端子，其中多个易失性存储器单元形成为2K比特（这里K是大于或等于0的整数）的密度（即标准密度），而且多个I/O端子用于输入/输出易失性存储器单元的数据。此外，一个存储器区域的密度不同于另一个存储器区域的密度。而且，存储器区域形成在一个芯片上。基于从外部输入的命令CMD和地址ADDR，至少一个外围区域控制用于将数据写入存储器区域的写操作和用于从存储器区域读取数据的读操作。
图10中示出了具有512Mb容量的半导体存储器封装600的示例。也就是说，半导体存储器封装600可以包括电源电压引脚VDD、接地电压引脚VSS、多个地址引脚A0至A12和BA0至BA1、多个命令引脚CSB、WEB、CASB和RASB、多个芯片I/O引脚DQ0至DQ3等。由于半导体存储器封装600的引脚配置是示例性的，因此半导体存储器封装600的引脚配置可以根据所需条件而改变。如图10所示，半导体存储器封装600中的多个半导体存储器设备可以从命令引脚CSB、WEB、CASB和RASB接收命令CMD，并且可以从地址引脚A0至A12和BA0至BA1接收地址ADDR。然后，半导体存储器设备可以基于I/O数据执行写操作和读操作，这都是通过芯片I/O引脚DQ0至DQ3输入/输出的。例如，因为图10中芯片I/O引脚DQ0至DQ3的数目是4，所以可以输入/输出4比特的数据。
如上所述，半导体存储器封装600中的每个半导体存储设备可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度），这是因为每个半导体存储设备都包括形成为2K比特的密度（即，标准密度）的多个易失性存储器单元。因此，由于传统的半导体存储器封装可以包括多个只有标准密度的半导体存储器设备，因此一些传统的半导体存储器封装的容量可以限制性地确定。另一方面，由于半导体存储器封装600包括多个具有“临时”密度的半导体存储器设备，因此半导体存储器封装600的容量可以非限制性地确定。例如，传统的半导体存储器封装可以通过包括三个具有4Gb容量的半导体存储器设备而具有12Gb的容量。然而，半导体存储器封装600可以通过包括两个具有6Gb容量的半导体存储器设备而具有12Gb的容量。因此，与一些传统的半导体存储器封装相比，半导体存储器封装600可以具有更小的尺寸，并且可以消耗更少的功率。
在一个示例实施例中，半导体存储器封装600中的每个半导体存储器设备都可以包括第一存储器区域和第二存储器区域。在这里，第一存储器区域包括形成为2M比特（这里，M是大于或等于0的整数）的密度的第一易失性存储器单元、以及用于输入/输出第一易失性存储器单元的数据的第一I/O端子。类似地，第二存储器区域包括形成为2N（这里，N是大于或等于0的整数，并且N不同于M）比特的密度的第二易失性存储器单元、以及用于输入/输出第二易失性存储器单元的数据的第二I/O端子。在第一存储器区域和第二存储器区域属于半导体存储器封装600的相同存储颗粒的情况下，第一I/O端子和第二I/O端子作为半导体存储器设备的芯片I/O端子同时操作。在这种情况下，芯片I/O端子的数目可以对应于第一I/O端子的数目和第二I/O端子的数目的总和。在另一方面，在第一存储器区域和第二存储器区域属于半导体存储器封装600的不同存储颗粒的情况下，第一I/O端子和第二I/O端子响应于至少一个芯片选择信号而作为半导体存储器设备的芯片I/O端子选择性地或交替地操作。在这种情况下，芯片I/O端子的数目可以对应于第一I/O端子的数目或第二I/O端子的数目。同时，根据所需条件，半导体存储器封装600中的一个半导体存储器设备的芯片I/O端子和另一个半导体存储器设备的芯片I/O端子可以耦合到半导体存储器封装600的芯片I/O引脚DQ_G。可替换地，半导体存储器封装600中的一个半导体存储器设备的芯片I/O端子和另一个半导体存储器设备的芯片I/O端子可以选择性地耦合到半导体存储器封装600的芯片I/O引脚DQ_G。
图11是示出通过单片封装来实施图10的集成电路存储器封装的示例的示图。
参照图11，半导体存储器封装700可以通过单片封装来实施，在该单片封装中，第一半导体存储器设备720耦合到第二半导体存储器设备740。第一半导体存储器设备720可以包括具有4Gb容量的第一存储器区域FMR 725和具有2Gb容量的第二存储器区域SMR 730。第二半导体存储器设备740可以包括具有4Gb容量的第一存储器区域FMR 745和具有2Gb容量的第二存储器区域SMR 750。也就是说，第一半导体存储器设备720可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备740也可以具有6Gb的容量（即“临时”密度）。此外，第一半导体存储器设备720可以包括接收用于激活/去激活第一存储器区域725的芯片选择信号的第一芯片选择端子CS0以及接收用于激活/去激活第二存储器区域730的芯片选择信号的第二芯片选择端子CS1。类似地，第二半导体存储器设备740可以包括接收用于激活/去激活第一存储器区域745的芯片选择信号的第一芯片选择端子CS0以及接收用于激活/去激活第二存储器区域750的芯片选择信号的第二芯片选择端子CS1。在第一半导体存储器设备720中，具有4Gb容量的第一存储器区域725和具有2Gb容量的第二存储器区域730可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备740中，具有4Gb容量的第一存储器区域745和具有2Gb容量的第二存储器区域750可以属于半导体存储器模块的不同存储颗粒。
当将第一至第三芯片选择信号CSS0、CSS1和CSS2输入到半导体存储器封装700中时，将第一芯片选择信号CSS0和第二芯片选择信号CSS1输入到第一半导体存储器设备720，并且将第二芯片选择信号CSS1和第三芯片选择信号CSS2输入到第二半导体存储器设备740。在这里，第二芯片选择信号CSS1可以同时输入到第一半导体存储器设备720和第二半导体存储器设备740。具体地，第一半导体存储器设备720的第一存储器区域725可以接收第一芯片选择信号CSS0，第二半导体存储器设备740的第一存储器区域745可以接收第三芯片选择信号CSS2，而且第一半导体存储器设备720的第二存储器区域730和第二半导体存储器设备740的第二存储器区域750可以接收第二芯片选择信号CSS1。因此，半导体存储器封装700实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。例如，第一半导体存储器设备720的第一存储器区域725可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第二半导体存储器设备740的第一存储器区域745可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备720的第二存储器区域730和第二半导体存储器设备740的第二存储器区域750可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。
如图11所示，在半导体存储器封装700中，第一半导体存储器设备720和第二半导体存储器设备740可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ_G。此外，第二芯片选择信号CSS1同时输入到第一半导体存储器设备720的第二存储器区域730和第二半导体存储器设备740的第二存储器区域750中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备720的第二存储器区域730与第二半导体存储器设备740的第二存储器区域750区分开。因此，可以使用诸如封装/焊接（bonding）选择、熔丝（fuse）选择和/或芯片计数器等各种手段。如上所述，半导体存储器封装700实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装700减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了单片封装包括第一半导体存储器设备720和第二半导体存储器设备740，但是单片封装中包括的半导体存储器设备的数目不限于此。
图12是示出通过单片封装来实施图10的集成电路存储器封装的另一个示例的示图。
参照图12，半导体存储器封装800可以通过单片封装来实施，在该单片封装中，第一半导体存储器设备820耦合到第二半导体存储器设备840。第一半导体存储器设备820可以包括具有2Gb容量的第一存储器区域825、具有2Gb容量的第二存储器区域830和具有2Gb容量的第三存储器区域835。第二半导体存储器设备840可以包括具有2Gb容量的第一存储器区域845、和具有2Gb容量的第二存储器区域850和具有2Gb容量的第三存储器区域855。也就是说，第一半导体存储器设备820可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备840也可以具有6Gb的容量（即“临时”密度）。此外，第一半导体存储器设备820可以包括接收用于激活/去激活第一存储器区域825的芯片选择信号的第一芯片选择端子CS0、接收用于激活/去激活第二存储器区域830的芯片选择信号的第二芯片选择端子CS1以及接收用于激活/去激活第三存储器区域835的芯片选择信号的第三芯片选择端子CS2。类似地，第二半导体存储器设备840可以包括接收用于激活/去激活第一存储器区域845的芯片选择信号的第一芯片选择端子CS0、接收用于激活/去激活第二存储器区域850的芯片选择信号的第二芯片选择端子CS1以及接收用于激活/去激活第三存储器区域855的芯片选择信号的第三芯片选择端子CS2。在第一半导体存储器设备820中，具有2Gb容量的第一存储器区域825、具有2Gb容量的第二存储器区域830和具有2Gb容量的第三存储器区域835可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备840中，具有2Gb容量的第一存储器区域845、具有2Gb容量的第二存储器区域850和具有2Gb容量的第三存储器区域855可以属于半导体存储器模块的不同存储颗粒。
当将第一至第三芯片选择信号CSS0、CSS1和CSS2输入到半导体存储器封装800中时，将第一至第三芯片选择信号CSS0、CSS1和CSS2输入到第一半导体存储器设备820，并且将第一至第三芯片选择信号CSS0、CSS1和CSS2输入到第二半导体存储器设备840。在这里，第一至第三芯片选择信号CSS0、CSS1和CSS2可以同时输入到第一半导体存储器设备820和第二半导体存储器设备840。具体地，第一半导体存储器设备820的第一存储器区域825和第二半导体存储器设备840的第一存储器区域845可以接收第一芯片选择信号CSS0，第一半导体存储器设备820的第二存储器区域830和第二半导体存储器设备840的第二存储器区域850可以接收第二芯片选择信号CSS1，而且第一半导体存储器设备820的第三存储器区域835和第二半导体存储器设备840的第三存储器区域855可以接收第三芯片选择信号CSS2。因此，半导体存储器封装800实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。例如，第一半导体存储器设备820的第一存储器区域825和第二半导体存储器设备840的第一存储器区域845可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备820的第二存储器区域830和第二半导体存储器设备840的第二存储器区域850可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备820的第三存储器区域835和第二半导体存储器设备840的第三存储器区域855可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。
如图12所示，在半导体存储器封装800中，第一半导体存储器设备820和第二半导体存储器设备840可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ_G。此外，第一至第三芯片选择信号CSS0、CSS1和CSS2同时输入到第一半导体存储器设备820的第一至第三存储器区域825、830和835以及第二半导体存储器设备840的第一至第三存储器区域845、850和855中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备820的第一至第三存储器区域825、830和835与第二半导体存储器设备840的第一至第三存储器区域845、850和855区分开。因此，可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。如上所述，半导体存储器封装800实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装800减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了单片封装包括第一半导体存储器设备820和第二半导体存储器设备840，但是单片封装中包括的半导体存储器设备的数目不限于此。
图13是示出通过单片封装来实施图10的集成电路存储器封装的又一个示例的示图。
参照图13，半导体存储器封装900可以通过单片封装来实施，在该单片封装中，第一半导体存储器设备920耦合到第二半导体存储器设备940。第一半导体存储器设备920可以包括具有2Gb容量的第一存储器区域925、具有2Gb容量的第二存储器区域930和具有2Gb容量的第三存储器区域935。第二半导体存储器设备940可以包括具有2Gb容量的第一存储器区域945、和具有2Gb容量的第二存储器区域950和具有2Gb容量的第三存储器区域955。也就是说，第一半导体存储器设备920可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备940也可以具有6Gb的容量（即“临时”密度）。此外，第一半导体存储器设备920可以包括第一芯片选择端子CS0和第二芯片选择端子CS1。在这里，基于输入到第一芯片选择端子CS0的第一芯片选择信号CSS0和输入到第二芯片选择端子CS1的第二芯片选择信号CSS1的逻辑组合，可以选择性地激活第一半导体存储器设备920的第一至第三存储器区域925、930和935。类似地，第二半导体存储器设备940可以包括第一芯片选择端子CS0和第二芯片选择端子CS1。在这里，基于输入到第一芯片选择端子CS0的第一芯片选择信号CSS0和输入到第二芯片选择端子CS1的第二芯片选择信号CSS1的逻辑组合，可以选择性地激活第二半导体存储器设备940的第一至第三存储器区域945、950和955。
在第一半导体存储器设备920中，具有2Gb容量的第一存储器区域925、具有2Gb容量的第二存储器区域930和具有2Gb容量的第三存储器区域935可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备940中，具有2Gb容量的第一存储器区域945、具有2Gb容量的第二存储器区域950和具有2Gb容量的第三存储器区域955可以属于半导体存储器模块的不同存储颗粒。
当将第一芯片选择信号CSS0和第二芯片选择信号CSS1输入到半导体存储器封装900中时，将第一芯片选择信号CSS0和第二芯片选择信号CSS1输入到第一半导体存储器设备920，并且将第一芯片选择信号CSS0和第二芯片选择信号CSS1输入到第二半导体存储器设备940。在这里，第一芯片选择信号CSS0和第二芯片选择信号CSS1可以同时输入到第一半导体存储器设备920和第二半导体存储器设备940。具体地，当第一半导体存储器设备920的第一芯片选择区域936检测到第一芯片选择信号CSS0和第二芯片选择信号CSS1的逻辑组合时，根据第一芯片选择信号CSS0和第二芯片选择信号CSS1的逻辑组合可以选择第一至第三存储器区域925、930和935之一。类似地，当第二半导体存储器设备940的第二芯片选择区域956检测到第一芯片选择信号CSS0和第二芯片选择信号CSS1的逻辑组合时，根据第一芯片选择信号CSS0和第二芯片选择信号CSS1的逻辑组合可以选择第一至第三存储器区域945、950和955之一。例如，在第一半导体存储器设备920和第二半导体存储器设备940中，当第一芯片选择信号CSS0和第二芯片选择信号CSS1都具有第一逻辑电平（例如，使能电平）时，可以选择第一半导体存储器设备920的第一存储器区域925和第二半导体存储器设备940的第一存储器区域945。此外，当第一芯片选择信号CSS0具有第一逻辑电平而且第二芯片选择信号CSS1具有第二逻辑电平时，可以选择第一半导体存储器设备920的第二存储器区域930和第二半导体存储器设备940的第二存储器区域950。此外，当第一芯片选择信号CSS0具有第二逻辑电平而且第二芯片选择信号CSS1具有第一逻辑电平时，可以选择第一半导体存储器设备920的第三存储器区域935和第二半导体存储器设备940的第三存储器区域955。而且，当第一芯片选择信号CSS0和第二芯片选择信号CSS1都具有第二逻辑电平时，可以不选择第一半导体存储器设备920和第二半导体存储器设备940的存储器区域。因此，半导体存储器封装900实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。例如，第一半导体存储器设备920的第一存储器区域925和第二半导体存储器设备940的第一存储器区域945可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备920的第二存储器区域930和第二半导体存储器设备940的第二存储器区域950可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备920的第三存储器区域935和第二半导体存储器设备940的第三存储器区域955可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。
如图13所示，在半导体存储器封装900中，第一半导体存储器设备920和第二半导体存储器设备940可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ_G。此外，第一芯片选择信号CSS0和第二芯片选择信号CSS1同时输入到第一半导体存储器设备920和第二半导体存储器设备940中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备920的第一至第三存储器区域925、930和935与第二半导体存储器设备940的第一至第三存储器区域945、950和955区分开。因此，可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。如上所述，半导体存储器封装900实质上可以作为具有三个列的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装900减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了单片封装包括第一半导体存储器设备920和第二半导体存储器设备940，但是单片封装中包括的半导体存储器设备的数目不限于此。
图14是示出通过单片封装来实施图10的集成电路存储器封装的又一个示例的示图。
参照图14，半导体存储器封装1000可以通过单片封装来实施，在该单片封装中，第一半导体存储器设备1020耦合到第二半导体存储器设备1040。第一半导体存储器设备1020可以包括具有2Gb容量的第一存储器区域1025、具有2Gb容量的第二存储器区域1030和具有2Gb容量的第三存储器区域1035。第二半导体存储器设备1040可以包括具有2Gb容量的第一存储器区域1045、和具有2Gb容量的第二存储器区域1050和具有2Gb容量的第三存储器区域1055。也就是说，第一半导体存储器设备1020可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1040也可以具有6Gb的容量（即“临时”密度）。此外，第一半导体存储器设备1020可以包括接收用于激活/去激活第一存储器区域1025的芯片选择信号的第一芯片选择端子CS0、接收用于激活/去激活第二存储器区域1030的芯片选择信号的第二芯片选择端子CS1以及接收用于激活/去激活第三存储器区域1035的芯片选择信号的第三芯片选择端子CS2。类似地，第二半导体存储器设备1040可以包括接收用于激活/去激活第一存储器区域1045的芯片选择信号的第一芯片选择端子CS0、接收用于激活/去激活第二存储器区域1050的芯片选择信号的第二芯片选择端子CS1以及接收用于激活/去激活第三存储器区域1055的芯片选择信号的第三芯片选择端子CS2。在第一半导体存储器设备1020中，具有2Gb容量的第一存储器区域1025、具有2Gb容量的第二存储器区域1030和具有2Gb容量的第三存储器区域1035可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1040中，具有2Gb容量的第一存储器区域1045、具有2Gb容量的第二存储器区域1050和具有2Gb容量的第三存储器区域1055可以属于半导体存储器模块的不同存储颗粒。
当将第一至第三芯片选择信号CSS0、CSS1和CSS2输入到半导体存储器封装1000中时，将第一至第三芯片选择信号CSS0、CSS1和CSS2输入到第一半导体存储器设备1020，并且将第一至第三芯片选择信号CSS0、CSS1和CSS2输入到第二半导体存储器设备1040。在这里，第一至第三芯片选择信号CSS0、CSS1和CSS2可以同时输入到第一半导体存储器设备1020和第二半导体存储器设备1040。具体地，将第一芯片选择信号CSS0输入到第一半导体存储器设备1020的第一存储器区域1025和第二半导体存储器设备1040的第一存储器区域1045，将第二芯片选择信号CSS1输入到第一半导体存储器设备1020的第二存储器区域1030和第二半导体存储器设备1040的第二存储器区域1050，并且将第三芯片选择信号CSS2输入到第一半导体存储器设备1020的第三存储器区域1035和第二半导体存储器设备1040的第三存储器区域1055。因此，半导体存储器封装1000实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。例如，第一半导体存储器设备1020的第一存储器区域1025和第二半导体存储器设备1040的第一存储器区域1045可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备1020的第二存储器区域1030和第二半导体存储器设备1040的第二存储器区域1050可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备1020的第三存储器区域1035和第二半导体存储器设备1040的第三存储器区域1055可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。
如图14所示，在半导体存储器封装1000中，第一半导体存储器设备1020和第二半导体存储器设备1040可以共享命令引脚CMD和地址引脚ADDR。然而，第一半导体存储器设备1020和第二半导体存储器设备1040不可以共享芯片I/O引脚。也就是说，第一半导体存储器设备1020可以包括第一芯片I/O引脚DQ_G1，第二半导体存储器设备1040可以包括第二芯片I/O引脚DQ_G2。由于第一半导体存储器设备1020和第二半导体存储器设备1040不共享芯片I/O引脚，因此不可以通过存储体地址、行地址或列地址将第一半导体存储器设备1020的第一至第三存储器区域1025、1030和1035与第二半导体存储器设备1040的第一至第三存储器区域1045、1050和1055区分开。因此，不可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。而且，由于第一半导体存储器设备1020和第二半导体存储器设备1040不共享芯片I/O引脚，因此可以减少或消除第一半导体存储器设备1020和第二半导体存储器设备1040之间的无缝操作，从而不会降低信道效率。如上所述，半导体存储器封装1000实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1000减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了单片封装包括第一半导体存储器设备1020和第二半导体存储器设备1040，但是单片封装中包括的半导体存储器设备的数目不限于此。
图15是示出通过双管芯封装来实施图10的集成电路存储器封装的示例的示图。
参照图15，半导体存储器封装1100可以通过双管芯封装来实施，在该双管芯封装中，第一半导体存储器设备1120耦合到第二半导体存储器设备1140。第一半导体存储器设备1120可以对应于上部管芯，而且第二半导体存储器设备1140可以对应于下部管芯。根据一些示例实施例，半导体存储器封装1100可以包括更多个半导体存储器设备（即，多个管芯，这里也称为“多管芯”封装）。例如，如果半导体存储器封装1100包括四个半导体存储器设备，则半导体存储器封装1100可以称为四管芯封装。在半导体存储器封装1100中，可以通过各种方法确定上部管芯和下部管芯。
如图15所示，第一半导体存储器设备1120可以包括具有4Gb容量的第一存储器区域1125和具有2Gb容量的第二存储器区域1130。第二半导体存储器设备1140可以包括具有4Gb容量的第一存储器区域1145和具有2Gb容量的第二存储器区域1150。也就是说，第一半导体存储器设备1120可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1140也可以具有6Gb的容量（即“临时”密度）。此外，半导体存储器封装1100可以包括芯片选择信号控制单元1160，当接收到第一至第三芯片选择信号CSS0、CSS1和CSS2时，芯片选择信号控制单元1160将第一至第三芯片选择信号CSS0、CSS1和CSS2提供给第一半导体存储器设备1120和第二半导体存储器设备1140。即，通过使用芯片选择信号控制单元1160，半导体存储器封装1100可以选择性地激活第一半导体存储器设备1120的第一存储器区域1125和第二存储器区域1130，而且可以选择性地激活第二半导体存储器设备1140的第一存储器区域1145和第二存储器区域1150。在第一半导体存储器设备1120中，具有4Gb容量的第一存储器区域1125和具有2Gb容量的第二存储器区域1130可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1140中，具有4Gb容量的第一存储器区域1145和具有2Gb容量的第二存储器区域1150可以属于半导体存储器模块的不同存储颗粒。例如，第一半导体存储器设备1120的第一存储器区域1125可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第二半导体存储器设备1140的第一存储器区域1145可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），第一半导体存储器设备1120的第二存储器区域1130和第二半导体存储器设备1140的第二存储器区域1150可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。也就是说，半导体存储器封装1100实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。
在半导体存储器封装1100中，第一半导体存储器设备1120和第二半导体存储器设备1140可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ_G。此外，将从芯片选择信号控制单元1160输出的第二芯片选择信号CSS1同时输入到第一半导体存储器设备1120的第二存储器区域1130和第二半导体存储器设备1140的第二存储器区域1150中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备1120的第二存储器区域1130与第二半导体存储器设备1140的第二存储器区域1150区分开。因此，可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。如上所述，半导体存储器封装1100实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1100减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了双管芯封装包括第一半导体存储器设备1120和第二半导体存储器设备1140，但是双管芯封装中包括的半导体存储器设备的数目不限于此。
图16是示出通过双管芯封装来实施图10的集成电路存储器封装的另一示例的示图。
参照图16，半导体存储器封装1200可以通过双管芯封装来实施，在该双管芯封装中，第一半导体存储器设备1220耦合到第二半导体存储器设备1240。第一半导体存储器设备1220可以对应于上部管芯，而且第二半导体存储器设备1240可以对应于下部管芯。在半导体存储器封装1200中，可以通过各种方法确定上部管芯和下部管芯。根据一些示例实施例，半导体存储器封装1200可以包括更多个半导体存储器设备（即，多管芯，这里也称为“多管芯”封装）。
如图16所示，第一半导体存储器设备1220可以包括具有2Gb容量的第一存储器区域1225、具有2Gb容量的第二存储器区域1230和具有2Gb容量的第三存储器区域1235。第二半导体存储器设备1240可以包括具有2Gb容量的第一存储器区域1245、具有2Gb容量的第二存储器区域1250和具有2Gb容量的第三存储器区域1255。也就是说，第一半导体存储器设备1220可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1240也可以具有6Gb的容量（即“临时”密度）。此外，半导体存储器封装1200可以包括芯片选择信号控制单元1260，当接收到第一至第三芯片选择信号CSS0、CSS1和CSS2时，芯片选择信号控制单元1260将第一至第三芯片选择信号CSS0、CSS1和CSS2提供给第一半导体存储器设备1220和第二半导体存储器设备1240。即，通过使用芯片选择信号控制单元1260，半导体存储器封装1200可以选择性地激活第一半导体存储器设备1220的第一存储器区域1225、第二存储器区域1230和第三存储器区域1235，而且可以选择性地激活第二半导体存储器设备1240的第一存储器区域1245、第二存储器区域1250和第三存储器区域1255。在第一半导体存储器设备1220中，具有2Gb容量的第一存储器区域1225、具有2Gb容量的第二存储器区域1230和具有2Gb容量的第三存储器区域1235可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1240中，具有2Gb容量的第一存储器区域1245、具有2Gb容量的第二存储器区域1250和具有2Gb容量的第三存储器区域1255可以属于半导体存储器模块的不同存储颗粒。例如，第一半导体存储器设备1220的第一存储器区域1225和第二半导体存储器设备1240的第一存储器区域1245可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备1220的第二存储器区域1230和第二半导体存储器设备1240的第二存储器区域1250可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备1220的第三存储器区域1235和第二半导体存储器设备1240的第三存储器区域1255可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。也就是说，半导体存储器封装1200实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。
在半导体存储器封装1200中，第一半导体存储器设备1220和第二半导体存储器设备1240可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ_G。此外，将从芯片选择信号控制单元1260输出的第一至第三芯片选择信号CSS0、CSS1和CSS2同时输入到第一半导体存储器设备1220的第一至第三存储器区域1225、1230和1235以及第二半导体存储器设备1240的第一至第三存储器区域1245、1250和1255中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备1220的第一至第三存储器区域1225、1230和1235与第二半导体存储器设备1240的第一至第三存储器区域1245、1250和1255区分开。因此，可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。如上所述，半导体存储器封装1200实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1200减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了双管芯封装包括第一半导体存储器设备1220和第二半导体存储器设备1240，但是双管芯封装中包括的半导体存储器设备的数目不限于此。
图17是示出通过双管芯封装来实施图10的集成电路存储器封装的又一示例的示图。
参照图17，半导体存储器封装1300可以通过双管芯封装来实施，在该双管芯封装中，第一半导体存储器设备1320耦合到第二半导体存储器设备1340。第一半导体存储器设备1320可以对应于上部管芯，而且第二半导体存储器设备1340可以对应于下部管芯。在半导体存储器封装1300中，可以通过各种方法确定上部管芯和下部管芯。根据一些示例实施例，半导体存储器封装1300可以包括更多个半导体存储器设备（即，多管芯，这里也称为“多管芯”封装）。
如图17所示，第一半导体存储器设备1320可以包括具有2Gb容量的第一存储器区域1325、具有2Gb容量的第二存储器区域1330和具有2Gb容量的第三存储器区域1335。第二半导体存储器设备1340可以包括具有2Gb容量的第一存储器区域1345、具有2Gb容量的第二存储器区域1350和具有2Gb容量的第三存储器区域1355。也就是说，第一半导体存储器设备1320可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1340也可以具有6Gb的容量（即“临时”密度）。此外，半导体存储器封装1300可以包括芯片选择信号控制单元1360，当接收到第一芯片选择信号CSS0和第二芯片选择信号CSS1时，芯片选择信号控制单元1360将第一芯片选择信号CSS0和第二芯片选择信号CSS1提供给第一半导体存储器设备1320和第二半导体存储器设备1340。即，通过使用芯片选择信号控制单元1360，基于第一芯片选择信号CSS0和第二芯片选择信号CSS1的逻辑组合，半导体存储器封装1300可以选择性地激活第一半导体存储器设备1320的第一存储器区域1325、第二存储器区域1330和第三存储器区域1335，而且可以选择性地激活第二半导体存储器设备1340的第一存储器区域1345、第二存储器区域1350和第三存储器区域1355。在第一半导体存储器设备1320中，具有2Gb容量的第一存储器区域1325、具有2Gb容量的第二存储器区域1330和具有2Gb容量的第三存储器区域1335可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1340中，具有2Gb容量的第一存储器区域1345、具有2Gb容量的第二存储器区域1350和具有2Gb容量的第三存储器区域1355可以属于半导体存储器模块的不同存储颗粒。例如，第一半导体存储器设备1320的第一存储器区域1325和第二半导体存储器设备1340的第一存储器区域1345可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备1320的第二存储器区域1330和第二半导体存储器设备1340的第二存储器区域1350可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备1320的第三存储器区域1335和第二半导体存储器设备1340的第三存储器区域1355可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。也就是说，半导体存储器封装1300实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。
在半导体存储器封装1300中，第一半导体存储器设备1320和第二半导体存储器设备1340可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ_G。此外，将从芯片选择信号控制单元1360输出的第一芯片选择信号CSS0和第二芯片选择信号CSS1同时输入到第一半导体存储器设备1320以及第二半导体存储器设备1340中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备1320的第一至第三存储器区域1325、1330和1335与第二半导体存储器设备1340的第一至第三存储器区域1345、1350和1355区分开。因此，可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。如上所述，半导体存储器封装1300实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1300减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了双管芯封装包括第一半导体存储器设备1320和第二半导体存储器设备1340，但是双管芯封装中包括的半导体存储器设备的数目不限于此。
图18是示出通过双管芯封装来实施图10的集成电路存储器封装的又一示例的示图。
参照图18，半导体存储器封装1400可以通过双管芯封装来实施，在该双管芯封装中，第一半导体存储器设备1420耦合到第二半导体存储器设备1440。第一半导体存储器设备1420可以对应于上部管芯，而且第二半导体存储器设备1440可以对应于下部管芯。在半导体存储器封装1400中，可以通过各种方法确定上部管芯和下部管芯。根据一些示例实施例，半导体存储器封装1400可以包括更多个半导体存储器设备（即，多管芯，这里也称为“多管芯”封装）。
如图18所示，第一半导体存储器设备1420可以包括具有2Gb容量的第一存储器区域1425、具有2Gb容量的第二存储器区域1430和具有2Gb容量的第三存储器区域1435。第二半导体存储器设备1440可以包括具有2Gb容量的第一存储器区域1445、具有2Gb容量的第二存储器区域1450和具有2Gb容量的第三存储器区域1455。也就是说，第一半导体存储器设备1420可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1440也可以具有6Gb的容量（即“临时”密度）。此外，半导体存储器封装1400可以包括芯片选择信号控制单元1460，当接收到第一至第三芯片选择信号CSS0、CSS1和CSS2时，芯片选择信号控制单元1460将第一至第三芯片选择信号CSS0、CSS1和CSS2提供给第一半导体存储器设备1420和第二半导体存储器设备1440。即，通过使用芯片选择信号控制单元1460，半导体存储器封装1400可以选择性地激活第一半导体存储器设备1420的第一存储器区域1425、第二存储器区域1430和第三存储器区域1435，而且可以选择性地激活第二半导体存储器设备1440的第一存储器区域1445、第二存储器区域1450和第三存储器区域1455。在第一半导体存储器设备1420中，具有2Gb容量的第一存储器区域1425、具有2Gb容量的第二存储器区域1430和具有2Gb容量的第三存储器区域1435可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1440中，具有2Gb容量的第一存储器区域1445、具有2Gb容量的第二存储器区域1450和具有2Gb容量的第三存储器区域1455可以属于半导体存储器模块的不同存储颗粒。例如，第一半导体存储器设备1420的第一存储器区域1425和第二半导体存储器设备1440的第一存储器区域1445可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备1420的第二存储器区域1430和第二半导体存储器设备1440的第二存储器区域1450可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备1420的第三存储器区域1435和第二半导体存储器设备1440的第三存储器区域1455可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。也就是说，半导体存储器封装1400实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。
在半导体存储器封装1400中，第一半导体存储器设备1420和第二半导体存储器设备1440可以共享命令引脚CMD和地址引脚ADDR。然而，第一半导体存储器设备1420和第二半导体存储器设备1440不可以共享芯片I/O引脚。也就是说，第一半导体存储器设备1420可以包括第一芯片I/O引脚DQ_G1，第二半导体存储器设备1440可以包括第二芯片I/O引脚DQ_G2。由于第一半导体存储器设备1420和第二半导体存储器设备1440不共享芯片I/O引脚，因此不可以通过存储体地址、行地址或列地址将第一半导体存储器设备1420的第一至第三存储器区域1425、1430和1435与第二半导体存储器设备1440的第一至第三存储器区域1445、1450和1455区分开。因此，不可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。而且，由于第一半导体存储器设备1420和第二半导体存储器设备1440不可以共享芯片I/O引脚，因此可以减少或消除第一半导体存储器设备1420和第二半导体存储器设备1440之间的无缝操作，从而不会降低信道效率。如上所述，半导体存储器封装1400实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1400减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了双管芯封装包括第一半导体存储器设备1420和第二半导体存储器设备1440，但是双管芯封装中包括的半导体存储器设备的数目不限于此。
图19是示出通过穿透硅通孔双管芯堆叠封装来实施图10的集成电路存储器封装的示例的示图。
参照图19，半导体存储器封装1500可以通过穿透硅通孔双管芯堆叠封装来实施，在该穿透硅通孔双管芯堆叠封装中，第一半导体存储器设备1520耦合到第二半导体存储器设备1540。一般来说，双管芯堆叠封装包括堆叠的多个管芯（即，半导体存储器设备）。具体地，穿透硅通孔双管芯堆叠封装可以具有如下结构，在该结构中，堆叠的管芯（即，半导体存储器设备）通过沿垂直方向贯穿一个或多个管芯所形成的至少一个穿透硅通孔TSV以电的方式和物理方式相互耦合。根据一些示例实施例，半导体存储器封装1500可以包括用于堆叠的管芯（即，半导体存储器设备）之间的间隔的凸块（bump）。如图19所示，半导体存储器封装1500可以包括第一半导体存储器设备1520和第二半导体存储器设备1540。在这里，第一半导体存储器设备1520可以是从设备，而且第二半导体存储器设备1540可以是主设备。在一个示例实施例中，主设备（即，第二半导体存储器设备1540）可以包括用于与外部连接的I/O控制单元1590。第二半导体存储器设备1540的I/O控制单元1590可以通过至少一个穿透硅通孔TSV将第一至第三芯片选择信号CSS0、CSS1和CSS2、命令CMD、地址ADDR、和/或I/O数据提供给第一半导体存储器设备1520和第二半导体存储器设备1540。根据一些示例实施例，半导体存储器封装1500可以包括更多个半导体存储器设备（即，多管芯，这里也称为“多管芯”封装）。
如图19所示，第一半导体存储器设备1520可以包括具有4Gb容量的第一存储器区域1525和具有2Gb容量的第二存储器区域1530。第二半导体存储器设备1540可以包括具有4Gb容量的第一存储器区域1545和具有2Gb容量的第二存储器区域1550。也就是说，第一半导体存储器设备1520可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1540也可以具有6Gb的容量（即“临时”密度）。此外，当半导体存储器封装1500接收到第一至第三芯片选择信号CSS0、CSS1和CSS2时，半导体存储器封装1500可以通过耦合到第二半导体存储器设备1540的I/O控制单元1590的至少一个穿透硅通孔TSV将第一至第三芯片选择信号CSS0、CSS1和CSS2提供给第一半导体存储器设备1520和第二半导体存储器设备1540。因此，可以选择性地激活第一半导体存储器设备1520的第一存储器区域1525和第二存储器区域1530，而且可以选择性地激活第二半导体存储器设备1540的第一存储器区域1545和第二存储器区域1550。
在第一半导体存储器设备1520中，具有4Gb容量的第一存储器区域1525和具有2Gb容量的第二存储器区域1530可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1540中，具有4Gb容量的第一存储器区域1545和具有2Gb容量的第二存储器区域1550可以属于半导体存储器模块的不同存储颗粒。例如，第一半导体存储器设备1520的第一存储器区域1525可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第二半导体存储器设备1540的第一存储器区域1545可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），第一半导体存储器设备1520的第二存储器区域1530和第二半导体存储器设备1540的第二存储器区域1550可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。也就是说，半导体存储器封装1500实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。
在半导体存储器封装1500中，第一半导体存储器设备1520和第二半导体存储器设备1540可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ_G。此外，通过耦合到第二半导体存储器设备1540的I/O控制单元1590的至少一个穿透硅通孔TSV，将第二芯片选择信号CSS1同时输入到第一半导体存储器设备1520的第二存储器区域1530和第二半导体存储器设备1540的第二存储器区域1550中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备1520的第二存储器区域1530与第二半导体存储器设备1540的第二存储器区域1550区分开。因此，可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。如上所述，半导体存储器封装1500实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1500减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了穿透硅通孔双管芯堆叠封装包括第一半导体存储器设备1520和第二半导体存储器设备1540，但是穿透硅通孔双管芯堆叠封装中包括的半导体存储器设备的数目不限于此。
图20是示出通过穿透硅通孔双管芯堆叠封装来实施图10的集成电路存储器封装的另一个示例的示图。
参照图20，半导体存储器封装1600可以通过穿透硅通孔双管芯堆叠封装来实施，在该穿透硅通孔双管芯堆叠封装中，第一半导体存储器设备1620耦合到第二半导体存储器设备1640。如图20所示，第一半导体存储器设备1620可以是从设备，而且第二半导体存储器设备1640可以是主设备。第二半导体存储器设备1640可以包括用于与外部连接的I/O控制单元1690。第二半导体存储器设备1640的I/O控制单元1690可以通过至少一个穿透硅通孔将第一至第三芯片选择信号CSS0、CSS1和CSS2、命令CMD、地址ADDR、和/或I/O数据提供给第一半导体存储器设备1620和第二半导体存储器设备1640。根据一些示例实施例，半导体存储器封装1600可以包括更多个半导体存储器设备（即，多管芯，这里也称为“多管芯”封装）。
如图20所示，第一半导体存储器设备1620可以包括具有2Gb容量的第一存储器区域1625、具有2Gb容量的第二存储器区域1630和具有2Gb容量的第三存储器区域1635。第二半导体存储器设备1640可以包括具有2Gb容量的第一存储器区域1645、具有2Gb容量的第二存储器区域1650和具有2Gb容量的第三存储器区域1655。也就是说，第一半导体存储器设备1620可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1640也可以具有6Gb的容量（即“临时”密度）。此外，当半导体存储器封装1600接收到第一至第三芯片选择信号CSS0、CSS1和CSS2时，半导体存储器封装1600可以通过耦合到第二半导体存储器设备1640的I/O控制单元1690的至少一个穿透硅通孔TSV将第一至第三芯片选择信号CSS0、CSS1和CSS2提供给第一半导体存储器设备1620和第二半导体存储器设备1640。因此，可以选择性地激活第一半导体存储器设备1620的第一存储器区域1625、第二存储器区域1630和第三存储器区域1635，而且可以选择性地激活第二半导体存储器设备1640的第一存储器区域1645、第二存储器区域1650和第三存储器区域1655。
在第一半导体存储器设备1620中，具有2Gb容量的第一存储器区域1625、具有2Gb容量的第二存储器区域1630和具有2Gb容量的第三存储器区域1635可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1640中，具有2Gb容量的第一存储器区域1645、具有2Gb容量的第二存储器区域1650和具有2Gb容量的第三存储器区域1655可以属于半导体存储器模块的不同存储颗粒。例如，第一半导体存储器设备1620的第一存储器区域1625和第二半导体存储器设备1640的第一存储器区域1645可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备1620的第二存储器区域1630和第二半导体存储器设备1640的第二存储器区域1650可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备1620的第三存储器区域1635和第二半导体存储器设备1640的第三存储器区域1655可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。也就是说，半导体存储器封装1600实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。
在半导体存储器封装1600中，第一半导体存储器设备1620和第二半导体存储器设备1640可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ_G。此外，通过耦合到第二半导体存储器设备1640的I/O控制单元1690的至少一个穿透硅通孔TSV，将第一至第三芯片选择信号CSS0、CSS1和CSS2同时输入到第一半导体存储器设备1620的第一至第三存储器区域1625、1630和1635以及第二半导体存储器设备1640的第一至第三存储器区域1645、1650和1655中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备1620的第一至第三存储器区域1625、1630和1635与第二半导体存储器设备1640的第一至第三存储器区域1645、1650和1655区分开。因此，可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。如上所述，半导体存储器封装1600实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1600减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了穿透硅通孔双管芯堆叠封装包括第一半导体存储器设备1620和第二半导体存储器设备1640，但是穿透硅通孔双管芯堆叠封装中包括的半导体存储器设备的数目不限于此。
图21是示出通过穿透硅通孔双管芯堆叠封装来实施图10的集成电路存储器封装的又一示例的示图。
参照图21，半导体存储器封装1700可以通过穿透硅通孔双管芯堆叠封装来实施，在该穿透硅通孔双管芯堆叠封装中，第一半导体存储器设备1720耦合到第二半导体存储器设备1740。如图21所示，第一半导体存储器设备1720可以是从设备，而且第二半导体存储器设备1740可以是主设备。第二半导体存储器设备1740可以包括用于与外部连接的I/O控制单元1790。第二半导体存储器设备1740的I/O控制单元1790可以通过至少一个穿透硅通孔将第一芯片选择信号CSS0和第二芯片选择信号CSS 1、命令CMD、地址ADDR、和/或I/O数据提供给第一半导体存储器设备1720和第二半导体存储器设备1740。根据一些示例实施例，半导体存储器封装1700可以包括更多个半导体存储器设备（即，多管芯，这里也称为“多管芯”封装）。
如图21所示，第一半导体存储器设备1720可以包括具有2Gb容量的第一存储器区域1725、具有2Gb容量的第二存储器区域1730和具有2Gb容量的第三存储器区域1735。第二半导体存储器设备1740可以包括具有2Gb容量的第一存储器区域1745、具有2Gb容量的第二存储器区域1750和具有2Gb容量的第三存储器区域1755。也就是说，第一半导体存储器设备1720可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1740也可以具有6Gb的容量（即“临时”密度）。此外，当半导体存储器封装1700接收到第一芯片选择信号CSS0和第二芯片选择信号CSS1时，半导体存储器封装1700可以通过耦合到第二半导体存储器设备1740的I/O控制单元1790的至少一个穿透硅通孔TSV将第一芯片选择信号CSS0和第二芯片选择信号CSS1提供给第一半导体存储器设备1720和第二半导体存储器设备1740。因此，基于第一芯片选择信号CSS0和第二芯片选择信号CSS1的逻辑组合，可以选择性地激活第一半导体存储器设备1720的第一存储器区域1725、第二存储器区域1730和第三存储器区域1735，而且可以选择性地激活第二半导体存储器设备1740的第一存储器区域1745、第二存储器区域1750和第三存储器区域1755。
在第一半导体存储器设备1720中，具有2Gb容量的第一存储器区域1725、具有2Gb容量的第二存储器区域1730和具有2Gb容量的第三存储器区域1735可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1740中，具有2Gb容量的第一存储器区域1745、具有2Gb容量的第二存储器区域1750和具有2Gb容量的第三存储器区域1755可以属于半导体存储器模块的不同存储颗粒。例如，第一半导体存储器设备1720的第一存储器区域1725和第二半导体存储器设备1740的第一存储器区域1745可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备1720的第二存储器区域1730和第二半导体存储器设备1740的第二存储器区域1750可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备1720的第三存储器区域1735和第二半导体存储器设备1740的第三存储器区域1755可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。也就是说，半导体存储器封装1700实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。
在半导体存储器封装1700中，第一半导体存储器设备1720和第二半导体存储器设备1740可以共享命令引脚CMD、地址引脚ADDR、以及芯片I/O引脚DQ G。此外，通过耦合到第二半导体存储器设备1740的I/O控制单元1790的至少一个穿透硅通孔TSV，将第一芯片选择信号CSS0和第二芯片选择信号CSS1同时输入到第一半导体存储器设备1720的第一至第三存储器区域1725、1730和1735以及第二半导体存储器设备1740的第一至第三存储器区域1745、1750和1755中。因此，通过存储体地址、行地址或列地址，可以将第一半导体存储器设备1720的第一至第三存储器区域1725、1730和1735与第二半导体存储器设备1740的第一至第三存储器区域1745、1750和1755区分开。因此，可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。如上所述，半导体存储器封装1700实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1700减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了穿透硅通孔双管芯堆叠封装包括第一半导体存储器设备1720和第二半导体存储器设备1740，但是穿透硅通孔双管芯堆叠封装中包括的半导体存储器设备的数目不限于此。
图22是示出通过穿透硅通孔双管芯堆叠封装来实施图10的集成电路存储器封装的又一示例的示图。
参照图22，半导体存储器封装1800可以通过穿透硅通孔双管芯堆叠封装来实施，在该穿透硅通孔双管芯堆叠封装中，第一半导体存储器设备1820耦合到第二半导体存储器设备1840。如图22所示，第一半导体存储器设备1820可以是从设备，而且第二半导体存储器设备1840可以是主设备。第二半导体存储器设备1840可以包括用于与外部连接的I/O控制单元1890。第二半导体存储器设备1840的I/O控制单元1890可以通过至少一个穿透硅通孔将第一至第三芯片选择信号CSS0、CSS1和CSS2、命令CMD、地址ADDR、和/或I/O数据提供给第一半导体存储器设备1820和第二半导体存储器设备1840。根据一些示例实施例，半导体存储器封装1800可以包括更多个半导体存储器设备（即，多管芯，这里也称为“多管芯”封装）。
如图22所示，第一半导体存储器设备1820可以包括具有2Gb容量的第一存储器区域1825、具有2Gb容量的第二存储器区域1830和具有2Gb容量的第三存储器区域1835。第二半导体存储器设备1840可以包括具有2Gb容量的第一存储器区域1845、具有2Gb容量的第二存储器区域1850和具有2Gb容量的第三存储器区域1855。也就是说，第一半导体存储器设备1820可以具有6Gb的容量（即，“临时”密度），而且第二半导体存储器设备1840也可以具有6Gb的容量（即“临时”密度）。此外，当半导体存储器封装1800接收到第一至第三芯片选择信号CSS0、CSS1和CSS2时，半导体存储器封装1800可以通过耦合到第二半导体存储器设备1840的I/O控制单元1890的至少一个穿透硅通孔TSV将第一至第三芯片选择信号CSS0、CSS1和CSS2提供给第一半导体存储器设备1820和第二半导体存储器设备1840。因此，可以选择性地激活第一半导体存储器设备1820的第一存储器区域1825、第二存储器区域1830和第三存储器区域1835，而且可以选择性地激活第二半导体存储器设备1840的第一存储器区域1845、第二存储器区域1850和第三存储器区域1855。
在第一半导体存储器设备1820中，具有2Gb容量的第一存储器区域1825、具有2Gb容量的第二存储器区域1830和具有2Gb容量的第三存储器区域1835可以属于半导体存储器模块的不同存储颗粒。在第二半导体存储器设备1840中，具有2Gb容量的第一存储器区域1845、具有2Gb容量的第二存储器区域1850和具有2Gb容量的第三存储器区域1855可以属于半导体存储器模块的不同存储颗粒。例如，第一半导体存储器设备1820的第一存储器区域1825和第二半导体存储器设备1840的第一存储器区域1845可以对应于半导体存储器模块的第一存储颗粒RANK1（即，4Gb），第一半导体存储器设备1820的第二存储器区域1830和第二半导体存储器设备1840的第二存储器区域1850可以对应于半导体存储器模块的第二存储颗粒RANK2（即，4Gb），而且第一半导体存储器设备1820的第三存储器区域1835和第二半导体存储器设备1840的第三存储器区域1855可以对应于半导体存储器模块的第三存储颗粒RANK3（即，4Gb）。也就是说，半导体存储器封装1800实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作。
在半导体存储器封装1800中，第一半导体存储器设备1820和第二半导体存储器设备1840可以共享命令引脚CMD和地址引脚ADDR。然而，第一半导体存储器设备1820和第二半导体存储器设备1840不可以共享芯片I/O引脚。也就是说，第一半导体存储器设备1820可以包括第一芯片I/O引脚DQ_G1，第二半导体存储器设备1840可以包括第二芯片I/O引脚DQ_G2。由于第一半导体存储器设备1820和第二半导体存储器设备1840不共享芯片I/O引脚，因此不可以通过存储体地址、行地址或列地址将第一半导体存储器设备1820的第一至第三存储器区域1825、1830和1835与第二半导体存储器设备1840的第一至第三存储器区域1845、1850和1855区分开。因此，不可以使用诸如封装/焊接选择、熔丝选择、芯片计数器等各种手段。而且，由于第一半导体存储器设备1820和第二半导体存储器设备1840不共享芯片I/O引脚，因此可以减少或消除第一半导体存储器设备1820和第二半导体存储器设备1840之间的无缝操作，从而不会降低信道效率。如上所述，半导体存储器封装1800实质上可以作为具有三个存储颗粒的一个半导体存储器模块操作，而一些传统存储器封装可以包括两个存储颗粒的一个半导体存储器模块和一个存储颗粒的另一个半导体存储器模块。因此，由于与一些传统的半导体存储器封装相比半导体存储器封装1800减少了每通道的半导体存储器模块的数目，因此系统特性可以得到改善。虽然上面示出了穿透硅通孔双管芯堆叠封装包括第一半导体存储器设备1820和第二半导体存储器设备1840，但是穿透硅通孔双管芯堆叠封装中包括的半导体存储器设备的数目不限于此。
图23是示出根据示例实施例的、增加集成电路存储器设备的密度的方法的流程图。
参照图23，图23的方法可以在一个芯片上形成多个存储器区域（S120），每个存储器区域都包括多个形成为2K比特（这里K是大于或等于0的整数）的“标准”密度或容量的易失性存储器单元、以及用于输入/输出易失性存储器单元的数据的多个I/O端子。然后，图23的方法可以将每个存储器区域中包括的I/O端子确定为集成电路存储器设备的多个芯片I/O端子（S140）。在这里，存储器区域中包括的I/O端子的数目可以分别确定为2L的形式（这里，L是大于或等于0的整数）。然而，每个存储器区域中包括的I/O端子的数目不限于此。在一个示例实施例中，存储器区域可以属于集成电路存储器模块的相同存储颗粒。在这种情况下，存储器区域中包括的I/O端子可以同时作为半导体存储器设备的芯片I/O端子操作。在这里，芯片I/O端子I/O的数目可以对应于所有存储器区域的I/O端子的总数目。在另一个示例实施例中，存储器区域可以属于集成电路存储器模块的不同存储颗粒。在这种情况下，存储器区域中包括的I/O端子可以响应于至少一个芯片选择信号而选择性地作为半导体存储器设备的芯片I/O端子操作。在这里，芯片I/O端子的数目可以对应于一个存储器区域的I/O端子的数目。
如上所述，由于每个存储器区域都具有2K比特（这里K是大于或等于0的整数）的密度（即，标准密度），而且一个存储器区域的密度不同于另一个存储器区域的密度，因此包括形成在一个芯片上的存储器区域的半导体存储器设备可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的密度（即，“临时”密度）。此外，半导体存储器设备可以将每个存储器区域的I/O端子作为芯片I/O端子使用。因此，图23的方法使得半导体存储器设备与传统的半导体存储器设备相比具有更小的尺寸并消耗更少的功率。
图24是当存储器区域耦合到图23中的集成电路存储器模块的至少一存储颗粒时将存储器区域的I/O端子确定为芯片I/O端子的示例的流程图。
参照图24，根据存储器区域如何耦合到半导体存储器模块的至少一存储颗粒，可以将存储器区域的I/O端子确定为半导体存储器设备的芯片I/O端子。具体地，图23的方法可以确定半导体存储器模块具有一个存储颗粒（即，单存储颗粒）或具有多个存储颗粒（即，多存储颗粒）（S220）。然后，图23的方法可以检查存储器区域是否耦合到半导体存储器模块的相同存储颗粒（S240）。此时，如果存储器区域耦合到半导体存储器模块的相同存储颗粒，则图23的方法可以允许存储器区域的I/O端子作为半导体存储器设备的芯片I/O端子同时操作（S260）。另一方面，如果存储器区域耦合到半导体存储器模块的不同存储颗粒，则图23的方法可以允许存储器区域的I/O端子响应于至少一个芯片选择信号而作为半导体存储器设备的芯片I/O端子选择性地操作（S280）。同时，如果存储器区域耦合到半导体存储器模块的相同存储颗粒，则芯片I/O端子的数目可以对应于所有存储器区域的I/O端子的总数。此外，如果存储器区域耦合到半导体存储器模块的不同存储颗粒，则芯片I/O端子的数目可以对应于一个存储器区域的I/O端子的数目。
图25A至图25F是示出包括多个半导体存储器设备的集成电路存储器模块的示例的示图。
参照图25A，集成电路存储器模块1900a可以通过无缓冲双列直插式存储器模块（UDIMM）实施。半导体存储器模块1900a可以包括多个半导体存储器封装1920a，而且每个半导体存储器封装1920a可以包括至少一个半导体存储器设备。如上所述，包括多个存储器区域的半导体存储器设备可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度），而且半导体存储器设备的芯片I/O端子的数目可以是“临时”数目（例如，不对应于2的幂）。同时，在一个半导体存储器封装1920a中，一个半导体存储器设备的芯片I/O端子和另一个半导体存储器设备的芯片I/O端子可以同时或者选择性地耦合到芯片I/O引脚DQ_G。如图25A所示，半导体存储器封装1920a可以以树形拓扑耦合到命令/地址传输线CA。在一个实施例中，可以采用使用参考数据电压和参考命令/地址电压的伪差分信令。
参照图25B，集成电路存储器模块1900b可以通过UDIMM实施。半导体存储器模块1900b可以包括多个半导体存储器封装1920b，而且每个半导体存储器封装1920b可以包括至少一个半导体存储器设备。如上所述，包括多个存储器区域的半导体存储器设备可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度），而且半导体存储器设备的芯片I/O端子的数目可以是“临时”数目。同时，在一个半导体存储器封装1920b中，一个半导体存储器设备的芯片I/O端子和另一个半导体存储器设备的芯片I/O端子可以同时或者选择性地耦合到芯片I/O引脚DQ_G。如图25B所示，半导体存储器封装1920b可以以飞菊花链拓扑（fly-by daisy-chain topology）耦合到命令/地址传输线CA。在一个实施例中，半导体存储器封装1920b可以执行读/写调整(leveling)操作。
参照图25C，集成电路存储器模块1900c可以通过带寄存器的双列直插式存储器模块（RDIMM）实施。半导体存储器模块1900c可以包括多个半导体存储器封装1920c，而且每个半导体存储器封装1920c可以包括至少一个半导体存储器设备。如上所述，包括多个存储器区域的半导体存储器设备可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度），而且半导体存储器设备的芯片I/O端子的数目可以是“临时”数目。同时，在一个半导体存储器封装1920c中，一个半导体存储器设备的芯片I/O端子和另一个半导体存储器设备的芯片I/O端子可以同时或者选择性地耦合到芯片I/O引脚DQ_G。如图25C所示，集成电路存储器模块1900c可以包括命令/地址寄存器1931c，该命令/地址寄存器1931c通过命令/地址传输线CA将命令/地址信号提供给半导体存储器封装1920c。此外，模块电阻单元1932c和1933c耦合到命令/地址传输线CA的两端。命令/地址寄存器1931c可以以菊花链拓扑耦合到半导体存储器封装1920c。
参照图25D，集成电路存储器模块1900d可以通过RDIMM实施。半导体存储器模块1900d可以包括多个半导体存储器封装1920d，而且每个半导体存储器封装1920d可以包括至少一个半导体存储器设备。如上所述，包括多个存储器区域的半导体存储器设备可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度），而且半导体存储器设备的芯片I/O端子的数目可以是“临时”数目。同时，在一个半导体存储器封装1920d中，一个半导体存储器设备的芯片I/O端子和另一个半导体存储器设备的芯片I/O端子可以同时或者选择性地耦合到芯片I/O引脚DQ_G。如图25D所示，集成电路存储器模块1900d可以包括命令/地址寄存器1931d，该命令/地址寄存器1931d通过命令/地址传输线CA将命令/地址信号提供给半导体存储器封装1920d。此外，模块电阻单元1932d耦合到命令/地址传输线CA的一端。命令/地址寄存器1931d可以以飞菊花链拓扑耦合到半导体存储器封装1920d。在一个实施例中，半导体存储器封装1920D可以执行读/写调整(leveling)操作。
参照图25E，集成电路存储器模块1900e可以通过全缓冲双列直插式存储器模块（FBDIMM）实施。半导体存储器模块1900e可以包括多个半导体存储器封装1920e，而且每个半导体存储器封装1920e可以包括至少一个半导体存储器设备。如上所述，包括多个存储器区域的半导体存储器设备可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度），而且半导体存储器设备的芯片I/O端子的数目可以是“临时”数目。同时，在一个半导体存储器封装1920e中，一个半导体存储器设备的芯片I/O端子和另一个半导体存储器设备的芯片I/O端子可以同时或者选择性地耦合到芯片I/O引脚DQ_G。如图25E所示，集成电路存储器模块1900e可以包括中枢（hub）1931e，该中枢1931e通过将从存储器控制器（未示出）接收到的高速分组(high-speed packet)转换成命令/地址信号和数据来向半导体存储器封装1920e提供命令/地址信号和数据。在一个实施例中，中枢1931e可以是高级存储器缓冲器（AMB）。
参照图25F，集成电路存储器模块1900f可以通过低负载双列直插式存储器模块（LRDIMM）实施。半导体存储器模块1900f可以包括多个半导体存储器封装1920f，而且每个半导体存储器封装1920f可以包括至少一个半导体存储器设备。如上所述，包括多个存储器区域的半导体存储器设备可以具有2M+2N+2O+...（其中M、N和O是大于或等于0的整数，而且M、N和O彼此不同）的非标准密度（即，“临时”密度），而且半导体存储器设备的芯片I/O端子的数目可以是“临时”数目。同时，在一个半导体存储器封装1920f中，一个半导体存储器设备的芯片I/O端子和另一个半导体存储器设备的芯片I/O端子可以同时或者选择性地耦合到芯片I/O引脚DQ_G。如图25F所示，集成电路存储器模块1900f可以包括缓冲器1931f，该缓冲器1931f通过对通过多个传输线从存储器控制器（未示出）输入的命令/地址信号和数据进行缓冲来向半导体存储器封装1920f提供命令/地址信号和数据。在这里，缓冲器1931f和半导体存储器封装1920f之间的数据传输线可以以点到点拓扑的方式耦合。缓冲器1931f和半导体存储器封装1920f之间的命令/地址传输线可以以多点拓扑、菊花链拓扑、或飞菊花链拓扑的方式耦合。由于缓冲器1931f既缓冲命令/地址信号又缓冲数据，因此存储器控制器可以通过仅驱动缓冲器1931f的负载来与集成电路存储器模块1900f连接。
图26是示出根据示例实施例的存储器系统的框图。
参照图26，存储器系统2000可以包括存储器控制器2020和至少一个半导体存储器模块2040。根据一些示例实施例，半导体存储器模块2040可以对应于图25A至图25F的半导体存储器模块1900a、1900b、1900c、1900d、1900e和1900f中的一个或多个。存储器控制器2020可以通过总线耦合到半导体存储器模块2040，并且可以通过生成模块控制信号CTL_MD来控制半导体存储器模块2040。如上所述，半导体存储器模块2040可以包括多个半导体存储器封装，而且每个半导体存储器封装包括至少一个半导体存储器设备。此外，半导体存储器设备包括多个存储器区域和至少一个外围区域。在这里，每个存储器区域可以包括多个易失性存储器单元和多个I/O端子，其中多个易失性存储器单元形成为2K比特（这里K是大于或等于0的整数）的密度（即，标准密度），而且多个I/O端子用于输入/输出易失性存储器单元的数据。一个存储器区域的密度不同于另一个存储器区域的密度。基于从外部输入的命令和地址，外围区域控制用于将数据WD写入存储器区域的写操作和用于从存储器区域读取数据RD的读操作。因此，包括多个存储器区域的半导体存储器设备可以具有“临时”密度，和/或半导体存储器设备的芯片I/O端子的数目可以是“临时”数目。
图27是示出包括图26的存储器系统的移动系统的框图。
参照图27，移动系统2100可以包括处理器2110、调制解调器2120、非易失性存储器系统2130、易失性存储器系统2140、I/O设备2150和电源2160。在这里，易失性存储器系统2140可以对应于图26的存储器系统2000。移动系统2100可以是电子设备，诸如数码相机、蜂窝电话、智能电话、个人数字助理（PDA）、便携式多媒体播放器（PMP）、MP3播放器、移动游戏机、导航系统等等。
处理器2110可以执行各种计算功能。例如，处理器2110可以执行诸如互联网浏览器应用、三维地图应用等的应用。处理器2110经由地址总线、控制总线、数据总线等耦合到其他部件。根据一些示例实施例，处理器2110可以是微处理器、中央处理单元（CPU）等。调制解调器2120可以从外部接收外部数据，并且可以将内部数据发送到外部。例如，调制解调器2120可以是支持全球移动通信系统（GSM）、通用分组无线业务（GPRS）、宽带码分多址（WCDMA）等的调制解调器处理器。根据一些示例实施例，处理器2110和调制解调器2120可以在一个芯片上实施。非易失性存储器系统2130可以存储移动系统2100的操作的数据。根据一些示例实施例，非易失性存储器系统2130可以存储用于移动系统2100的引导操作的引导代码。例如，非易失性存储器系统2130可以对应于可擦除可编程只读存储器（EPROM）设备、电可擦除可编程只读存储器（EEPROM）设备、快闪存储器设备、相变随机存取存储器（PRAM）设备、电阻随机存取存储器（RRAM）设备、纳米浮栅存储器（NFGM）设备、聚合物随机存取存储器（PoRAM）设备、磁性随机存取存储器（MRAM）设备、铁电随机存取存储器（FRAM）设备等。
易失性存储器系统2140可以存储通过调制解调器2120传输（即，接收或发送）的数据和/或通过处理器2110处理的数据。例如，易失性存储器系统可以对应于动态随机存取存储器（DRAM）设备、静态随机存取存储器（SRAM）设备、移动动态随机存取存储器（移动DRAM）设备等。如上所述，易失性存储器系统2140可以包括存储器控制器和至少一个半导体存储器模块，半导体存储器模块可以包括多个半导体存储器封装，而且每个半导体存储器封装可以包括至少一个半导体存储器设备。在这里，半导体存储器设备包括多个存储器区域和至少一个外围区域。每个存储器区域包括多个易失性存储器单元和多个I/O端子，其中多个易失性存储器单元形成为2K比特（这里K是大于或等于0的整数）的密度（即，标准密度），而且多个I/O端子用于输入/输出易失性存储器单元的数据。一个存储器区域的密度不同于另一个存储器区域的密度。基于从外部输入的命令和地址，外围区域控制用于将数据写入存储器区域的写操作和用于从存储器区域读取数据的读操作。因此，包括多个存储器区域的半导体存储器设备可以具有“临时”密度，和/或半导体存储器设备的芯片I/O端子的数目可以是“临时”数目。然而，将省略重复描述。
I/O设备2150可以包括诸如键盘(keyboard)、小型键盘(keypad)、鼠标、触摸屏等的输入设备，以及诸如打印机、显示器、扬声器等的输出设备。电源2160可以为移动系统2100的操作提供功率。移动系统2100可以通过各种封装来实施，诸如堆叠封装（Package on Package,PoP）、球栅阵列（Ball gridarrays,BGA）、芯片尺寸封装（Chip scale packages,CSP）、塑料有引线芯片承载封装（Plastic Leaded Chip Carrier,PLCC）、塑料双列直插式封装（PDIP）、管芯华夫包、管芯晶圆形式（Die in Wafer Form）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制方形扁平封装（Plastic Metric Quad FlatPack,MQFP）、簿片方形扁平封装（Thin Quad Flat-Pack,TQFP）、小外形封装集成电路（Small Outline Integrated Circuit,SOIC）、缩小型小外形封装（Shrink Small Outline Package,SSOP）、薄型小外形封装（Thin Small OutlinePackage,TSOP）、簿片方形扁平封装、系统级封装（System In Package,SIP）、多芯片封装（Multi Chip Package,MCP）、晶圆级制造封装（Wafer-levelFabricated Package,WFP）、晶圆级堆叠封装（Wafer-Level Processed StackPackage,WSP）。
图28是示出包括图26的存储器系统的计算系统的框图。
参照图28，计算系统2200包括处理器2210、I/O中枢（IOH）2220、I/O控制器中枢（ICH）2230、至少一个半导体存储器模块2240和图形卡2250。根据一些示例实施例，计算系统2200可以对应于个人计算机（PC）、服务器计算机、工作站、膝上型计算机等。
处理器2210执行各种计算功能。例如，处理器2210可以是微处理器、中央处理单元（CPU）等。根据一些示例实施例，处理器2210可以包括单核心或者诸如双核心处理器、四核心处理器，或六核心处理器等的多核心。虽然图28示出了计算系统2200包括一个处理器2210，但是计算系统2200可以包括多个处理器。根据一些示例实施例，处理器2210还可以包括内部高速缓冲存储器或外部高速缓冲存储器。处理器2210包括存储器控制器2211，用于通过生成模块控制信号来控制半导体存储器模块2240。处理器2210中包括的存储器控制器2211可以称为集成存储器控制器（IMC）。存储器控制器2211和半导体存储器模块2240之间的存储器接口可以利用包括多个信号线的一个信道（即，单信道）来实施，或者可以利用多条信道（即，多信道）来实施。根据一些示例实施例，存储器控制器2211可以位于I/O中枢2220的内部。在这种情况下，包括存储器控制器2211的I/O中枢2220可以称为存储器控制器中枢（MCH）。
半导体存储器模块2240可以包括多个半导体存储器封装，每个半导体存储器封装都可以包括至少一个半导体存储器设备。在这里，半导体存储器设备包括多个存储器区域和至少一个外围区域。每个存储器区域可以包括多个易失性存储器单元和多个I/O端子，其中多个易失性存储器单元形成为2K比特（这里K是大于或等于0的整数）的密度（即，标准密度），而且多个I/O端子用于输入/输出易失性存储器单元的数据。一个存储器区域的密度不同于另一个存储器区域的密度。基于从外部输入的命令和地址，外围区域控制用于将数据写入存储器区域的写操作和用于从存储器区域读取数据的读操作。因此，包括多个存储器区域的半导体存储器设备可以具有“临时”密度，而且半导体存储器设备的芯片I/O端子的数目可以是“临时”数目。I/O中枢2220可以在处理器2210和诸如图形卡2250的设备之间管理数据传输操作。I/O中枢2220可以基于各种接口耦合到处理器2210。例如，处理器2210和I/O中枢2220之间的接口可以是前端总线（FSB）、系统总线、超传输、闪电数据传输（LDT）、快速通道互连（QPI）、或通用系统接口（CSI）。此外，I/O中枢2220可以提供与设备的各种接口。例如，I/O中枢2220可以提供加速图形端口（AGP）接口、快速外围组件接口（peripheral component interface-express,PCIe）、通信流架构（communications streaming architecture,CSA）接口等。虽然图28示出了计算系统2200包括一个I/O中枢2220，但是计算系统2200可以包括多个I/O中枢。
图形卡2250可以经由AGP或PCIe耦合到I/O中枢2220，以控制显示设备来显示图像。图形卡2250可以包括用于处理图像数据的内部处理器。根据一些示例实施例，I/O中枢2220可以包括内部图形设备来不是图形卡2250。I/O中枢2220中包括的图形设备可以称为集成图形卡。此外，包括内部存储器控制器和内部图形设备的I/O中枢2220可以称为图形和存储器控制器中枢（GMCH）。I/O控制器中枢2230可以执行数据缓冲和接口仲裁（interfacearbitration）操作，以便有效地操作各种系统接口。I/O控制器中枢2230可以经由诸如直接媒体接口（DMI）、中枢接口、企业南桥接口（enterpriseSouthbridge interface,ESI）、PCIe等的内部总线耦合到I/O中枢2220。I/O控制器中枢2230可以与外围设备连接。例如，I/O控制器中枢2230可以提供通用串行总线（USB）端口、串行高级技术附件（serial advanced technologyattachment,SATA）端口、通用输入/输出（GPIO）、低引脚数（low pin count,LPC）总线、串行外设接口（SPI）、PCI、PCIe等。
本发明构思可以应用于具有多个易失性存储器单元的基础电路存储器设备、以及包括半导体存储器设备的系统。例如，本发明构思可以应用于电子设备，诸如蜂窝电话、智能电话、个人数字助理（PDA）、便携式多媒体播放器（PMP）、数码相机、照相摄像机、计算机、膝上型计算机、工作站、数字电视、MP3播放器、便携式游戏机、导航系统和/或其他设备。
以上示出了示例实施例并且不应解释为对其进行限制。虽然已经描述了一些示例实施例，但是本领域普通技术人员将容易理解的是，在实质上不偏离本发明构思的新颖教导和优点的情况下有可能对示例实施例进行诸多修改。因此，所有这些修改期望包括在如权利要求所定义的本发明构思的范围内。因此，将理解的是，以上示出了各种示例实施例并且不应解释为对所公开的具体示例实施例进行限制，而且对公开的示例实施例的修改以及其他示例实施例都期望包括在所附权利要求的范围内。

Claims (20)

1.一种半导体存储器设备，其包括：
形成在一个芯片上的多个存储器区域，每个存储器区域具有形成为2K比特密度的多个易失性存储器单元以及用于输入和输出易失性存储器单元的数据的多个输入/输出（I/O）端子，其中，K是大于或等于0的整数，而且存储器区域的整体密度对应于临时密度；以及
至少一个外围区域，其被配置以基于外部输入的命令和地址来控制用于将数据写入存储器区域的写操作和用于从存储器区域读取数据的读操作。
2.如权利要求1所述的设备，其中，所述存储器区域包括：
第一存储器区域，其具有形成为2M比特的密度的多个第一易失性存储器单元以及用于输入和输出第一易失性存储器单元的数据的多个第一I/O端子，其中，M是大于或等于0的整数；以及
第二存储器区域，其具有形成为2N比特的密度的多个第二易失性存储器单元以及用于输入和输出第二易失性存储器单元的数据的多个第二I/O端子，其中，N是大于或等于0的整数并且N不等于M。
3.如权利要求2所述的设备，其中，第一I/O端子的数目和/或第二I/O端子的数目能够分别表示为2L，其中，L分别是大于或等于0的整数。
4.如权利要求3所述的设备，其中，第一I/O端子的数目与第二I/O端子的数目相同。
5.如权利要求3所述的设备，其中，第一I/O端子的数目与第二I/O端子的数目不同。
6.如权利要求2所述的设备，其中，第一存储器区域和第二存储器区域属于半导体存储器模块的相同存储颗粒。
7.如权利要求6所述的设备，其中，第一I/O端子和第二I/O端子作为芯片I/O端子同时操作，而且其中，芯片I/O端子的数目对应于第一I/O端子的数目和第二I/O端子的数目的总和。
8.如权利要求2所述的设备，其中，第一存储器区域和第二存储器区域属于半导体存储器模块的不同存储颗粒。
9.如权利要求8所述的设备，其中，第一I/O端子和第二I/O端子响应于至少一个芯片选择信号而作为芯片I/O端子选择性地操作，而且其中，芯片I/O端子的数目对应于第一I/O端子的数目或第二I/O端子的数目。
10.如权利要求1所述的设备，其中，半导体存储器设备包括在半导体存储器封装中，而且其中，半导体存储器封装通过单片封装、双管芯封装、或穿透硅通孔双管芯堆叠封装来实施。
11.一种集成电路存储器设备，其包括：
位于相同存储器芯片上的多个存储器区域，每个存储器区域具有以比特为单位定义的各自存储器容量，其中，位于相同存储器芯片上的存储器区域的各自存储器容量的总和不能表示为2的幂；以及
至少一个外围区域，其被配置以响应于从外部存储器控制器接收到的地址信号和命令信号来控制多个存储器区域的读操作或写操作。
12.如权利要求11所述的设备，其中，多个存储器区域包括：
第一存储器区域，其包括具有2M比特的第一存储器容量的多个第一存储器单元以及耦合到存储器单元的多个第一输入/输出端子，其中，M是大于或等于0的整数；以及
第二存储器区域，其包括具有2N比特的第二存储器容量的多个第二存储器单元以及耦合到存储器单元的多个第二输入/输出端子，其中，N是大于或等于0的整数并且N不等于M，
其中，第一存储器容量和第二存储器容量的总和不是2的幂。
13.如权利要求12所述的设备，还包括：
I/O连接块，其被配置以将第一输入/输出端子和/或第二输入/输出端子连接到相同存储器芯片的芯片输入/输出端子。
14.如权利要求13所述的设备，其中，芯片输入/输出端子的数量不是2的幂。
15.如权利要求13所述的设备，其中，芯片输入/输出端子的数量对应于第一输入/输出端子的数量和第二输入/输出端子的数量的总和，而且其中，I/O连接块被配置以将第一输入/输出端子和第二输入/输出端子同时连接到芯片输入/输出端子。
16.如权利要求13所述的设备，其中，芯片输入/输出端子的数量对应于第一输入/输出端子的数量或第二输入/输出端子的数量，而且其中，I/O连接块被配置以响应于至少一个芯片选择信号而将第一输入/输出端子或第二输入/输出端子选择性地连接到芯片输入/输出端子。
17.如权利要求16所述的设备，其中，集成电路存储器设备包括多芯片存储器封装中的第一存储器芯片，而且其中，存储器封装包括单片封装、多管芯封装、和/或穿透硅通孔多管芯堆叠封装。
18.如权利要求17所述的设备，其中，多芯片存储器封装还包括具有第一存储器区域和第二存储器区域的第二存储器芯片，而且其中，I/O连接块被配置以响应于芯片选择信号而将第一存储器芯片和第二存储器芯片的第二输入/输出端子同时连接到芯片输入/输出端子。
19.如权利要求18所述的设备，其中，芯片输入/输出端子包括第一芯片端子和不同于第一芯片端子的第二芯片端子，而且其中，I/O连接块被配置以响应于芯片选择信号而将第一存储器芯片和第二存储器芯片的第二输入/输出端子同时分别连接到第一芯片端子和第二芯片端子。
20.一种集成电路存储器设备，其包括：
位于相同存储器芯片上的多个存储器区域，多个存储器区域包括第一存储器区域和第二存储器区域，第一存储器区域包括具有2M比特的第一存储器容量的多个第一易失性存储器单元以及耦合到存储器单元的多个第一输入/输出端子，其中，M是大于或等于0的整数，第二存储器区域包括具有2N比特的第二存储器容量的多个第二存储器单元以及耦合到存储器单元的多个第二输入/输出端子，其中，N是大于或等于0的整数并且N不等于M，其中第一存储器容量和第二存储器容量的总和不能表示为2的幂；
I/O连接块，其被配置以将第一输入/输出端子和/或第二输入/输出端子连接到相同存储器芯片的芯片输入/输出端子，其中，I/O连接块被配置以将第一输入/输出端子和第二输入/输出端子同时连接到芯片输入/输出端子或者被配置以响应于至少一个芯片选择信号而将第一输入/输出端子或第二输入/输出端子选择性地连接到芯片输入/输出端子；以及
至少一个外围区域，其被配置以响应于从外部存储器控制器接收到的地址信号和命令信号来控制多个存储器区域的读操作或写操作。
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