CN105531766A - 负载减小的存储模块 - Google Patents

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Abstract

本文描述的实施例描述了用于存储系统的技术。存储系统的一个实施方式包括具有多个模块插槽的母板基板，每一个模块插槽都由存储模块填充。第一集合的数据线设置在母板基板上并耦合至模块插槽。第一集合的数据线包括耦合在存储控制器和第一插槽之间的点对点数据线的第一子集以及耦合在存储控制器和第二插槽之间的点对点数据线的第二子集。第二集合的数据线被设置在母板基板上并耦合在第一插槽和第二插槽之间。第一和第二集合的数据线可以构成存储通道。

Description

负载减小的存储模块
相关申请
本申请要求2013年10月15日提交的美国临时专利申请第61/891,331号的权利，其内容以引用的方式引入本申请。
背景技术
计算存储系统通常由一个或多个动态随机存取存储器(DRAM)集成电路(本文称为DRAM器件)组成，它们连接至一个或多个处理器。多个DRAM器件可以布置在存储模块(诸如双列直插存储模块(DIMM))上。DIMM包括安装在印刷电路板(PCB)上的一系列DRAM器件，并且通常被设计用于个人计算机、工作站、服务器等。存在不同类型的存储模块，包括用于双倍数据速率类型3(DDR3)的负载减小DIMM(LRDIMM)，其被用于大容量服务器和高性能计算平台。存储容量可以由与许多DRAM器件和DIMM的用户相关联的数据(DQ)总线和请求(RQ)总线的加载来限制。LRDIMM可以通过使用存储缓冲部件(也称为寄存器)来增加存储容量。寄存的存储模块在DRAM器件和系统的存储控制器之间具有寄存器。例如，全缓冲组成的DIMM架构在存储控制器与DIMM上的DRAM器件之间引入了先进的存储缓冲部件(AMB)。存储控制器与AMB通信，犹如AMB是存储器件；并且AMB与DRAM器件进行通信，犹如AMB是存储控制器。AMB可以缓冲部件数据、命令和地址信号。通过这种架构，存储控制器不写入DRAM器件，而是AMB写入DRAM器件。
光刻部件尺寸随着DRAM在市场上出现的每个连续代而稳定减小。因此，每一代的器件存储能力都增加。每一代都增加了接口的信号发送速率(signalingrate)，同时也提高了晶体管性能。
不幸的是，没能表现出相应提高的一种存储系统设计是标准存储通道的模块容量。这种容量随着信号发送速率的增加而稳定降低。
部分原因在于用于标准存储系统的链接拓扑。当更多模块被加入到系统时，信号完整性降低，并且信号发送速率必须降低。当以最大信号发送速率进行操作时，当前典型的存储系统被限于刚好两个或三个模块。
附图说明
在附图中，通过示例而非限制地示出本发明。
图1A是示出根据一个实施例的在1DPC存储结构中利用1R+LRDIMM的每通道两插槽(2-SPC)存储通道布线的示图。
图1B是示出根据一个实施例的在2DPC存储结构中利用2R+LRDIMM的2-SPC存储通道布线的示图。
图2A是示出根据一个实施例的在1DPC存储结构中利用1R+LRDIMM的3-SPC存储通道布线的示图。
图2B是示出根据一个实施例的在2DPC存储结构中利用2R+LRDIMM的3-SPC存储通道布线的示图。
图2C是示出根据一个实施例的在3DPC存储结构中利用3R+LRDIMM的3-SPC存储通道布线的示图。
图3是示出根据一个实施例的根据偶数和奇数的半字节(nibble)的利用中央处理单元(CPU)槽和通过数据线耦合至CPU槽的用于R+LRDIMM的两个DIMM槽的2-SPC存储通道布线的示图。
图4A是示出根据一个实施例的具有用一个R+LRDIMM填充的一个DIMM槽和用连续DIMM(C-DIMM)填充的另一个DIMM槽的2-SPC双倍数据速率四代(DDR4)通道的示图。
图4B是示出根据一个实施例的具有用一个R+LRDIMM填充的一个DIMM槽和用另一个R+LRDIMM填充的另一个DIMM槽的2-SPCDDR4通道的示图。
图5是示出根据一个实施例的根据半字节的集合的利用CPU槽和通过数据线耦合至CPU槽的用于R+LRDIMM的三个DIMM槽的3-SPC存储通道布线500的示图。
图6A是示出根据一个实施例的具有用一个R+LRDIMM填充的一个DIMM槽和用C-DIMM填充的两个DIMM槽的3-SPCDDR4通道的示图。
图6B是示出根据一个实施例的具有用R+LRDIMM填充的两个DIMM槽和用C-DIMM填充的另一个DIMM槽的3-SPCDDR4通道的示图。
图6C是示出根据一个实施例的具有用R+LRDIMM填充的三个DIMM槽的3-SPCDDR4通道的示图。
图7是示出根据一个实施例的位于3-SPC存储系统的三个DIMM槽之间的专用总线的示图。
图8是示出根据一个实施例的位于存储系统的两个DIMM槽之间的专用总线的本地控制信号和远程控制信号的示图。
图9是示出根据一个实施例的命令和地址(CA)缓冲部件的示图。
图10是示出根据一个实施例的数据(DQ)缓冲部件的示图。
图11是示出根据一个实施例的当在1DPC结构中用一个R+LRDIMM填充时以及当在2DPC结构中用两个R+LRDIMM填充时的2-SPC系统中的数据流的示图。
图12是示出根据一个实施例的当用一个R+LRDIMM填充时以及当用两个R+LRDIMM填充时的2-SPC系统中的芯片选择(CS)生成的示图。
图13是示出根据一个实施例的当用一个R+LRDIMM填充时、当用两个R+LRDIMM填充时以及当用三个R+LRDIMM填充时的3-SPC系统中的CS生成的示图。
图14是示出根据一个实施例的R+DDR4DRAM的示图。
图15A是示出根据一个实施例的具有用一个低成本R+LRDIMM填充的一个DIMM槽和用C-DIMM填充的另一个DIMM槽的2-SPCDDR4通道的示图。
图15B是示出根据一个实施例的具有用低成本R+LRDIMM填充的两个DIMM槽的2-SPCDDR4通道的示图。
图16A是示出根据一个实施例的具有芯片上系统(SoC)和四个超越DDR4DRAM器件的平板电脑存储结构的示图。
图16B是示出根据一个实施例的具有CPU以及用超越DDR4DRAM器件填充的、两个DIMM槽的两个存储通道的个人计算机(PC)存储结构的示图。
图16C是示出根据一个实施例的具有CPU以及包含用一个或多个超越DDR4DRAM器件填充的一个DIMM槽的1-SPC存储通道的第一服务器存储结构的示图。
图16D是示出根据一个实施例的具有CPU以及包含用超越DDR4DRAM器件的一个或两个R+LRDIMM填充的两个DIMM槽的2-SPC存储通道的第二服务器存储结构的示图。
图16E是示出根据一个实施例的具有CPU以及包含用超越DDR4DRAM器件的一个、两个或三个R+LRDIMM填充的三个DIMM槽的3-SPC存储通道的第三服务器存储结构的示图。
图19示出了根据一个实施例的具有R+LRDIMM的DDR4通道仿真的示图。
图20是根据一个实施例的操作负载减小的双重模式存储模块的方法的流程图。
图21是根据一个实施例的包括具有三个存储模块的主存储器的计算机系统的一个实施例的示图。
具体实施方式
本文描述的实施例描述了用于存储系统的技术。存储系统的一种实施方式包括具有多个模块插槽的母板基板，用存储模块来填充一个模块插槽。第一集合的数据线被设置在母板基板上并耦合至模块插槽。第一集合的数据线包括耦合在存储控制器和第一插槽之间的点对点数据线的第一子集以及耦合在存储控制器和第二插槽之间的点对点数据线的第二子集。第一集合的数据线还可以包括耦合在存储控制器和第三插槽之间的点对点数据线的第三子集。第二集合的数据线被设置在母板基板上，并且耦合在第一插槽和第二插槽之间。第二集合的数据线还可以包括耦合在第一插槽和第二插槽之间的数据线的第四子集以及耦合在第一插槽和第三插槽之间的数据线的第五子集。第一和第二集合的数据线可以组成存储通道，并且存储通道可以是一插槽每通道(SPC)存储通道、2-SPC存储通道或3-SPC通道(当具有三个模块插槽时)。模块插槽在本文还被描述为母板基板的槽。因此，在说明书中互换使用插槽和槽。此外，本文描述的半字节可以包括数据信号的四条线(在每位间隔期间，每条线上一位)以及定时信号的两条线(每个位间隔具有差分定时事件)。各个实施例涉及大于64位的DIMM(诸如支持ECC的72位宽DIMM，诸如用于服务器存储系统)。
参照具有多达三个R+DDR4LRDIMM的存储系统来描述本文的各个实施例，其中如本文所描述的，可以使用动态点对点(DPP)以3.2Gb/s在3个DIMM每通道(DPC)下进行操作。一些实施例不要求改变为DRAM器件本身和中央处理单元(CPU)，但是可以包括模块接口和模块的缓冲部件的变化，并且变为母板。本文描述的R+DDR4LRDIMM与DDR4LRDIMM标准兼容。R+DDR4LRDIMM支持各种纠错编码(ECC)技术，包括单错纠正，同时双错检测(SEC-DED)以及ChipKillTMECC计算机存储技术或其他先进的ECC计算机存储技术。本文描述的R+DDR4LRDIMM的实施例不需要动态裸片上终端(ODT)，并且可以具有与标准LRDIMM相同或低于标准LRDIMM的功率。如本文所描述的，R+LRDIMM架构的实施例的规模可以成比例确定为超越DDR4数据速率，例如在一个实施例中达到6.4Gb/s。本文描述的实施例可用于存储系统，其中主总线可以以较高的速率运行并且可以仅通过传送的速度来限制。
本文还描述了母板的实施例。在一些实施例中，母板在最大数据速率下能够允许3DPC。R+DDR4LRDIMM还可以用于标准母板，并且在那些实施方式中表现出如标准LRDIMM一样的行为。在不要求与标准母板内的互通性的其他实施例中，与标准LRDIMM相比，可以以更低的成本来开发R+LRDIMM，这在下文进行详细描述。
存储模块的实施例还可以插入到不同结构的存储系统的插槽中。R+LRDIMM可以由标准存储部件来构建。标准存储控制器部件(具有最小修改)和新存储模块可以用于标准存储系统或新的LRDIMM存储系统。最小的修改可以是存储控制器被配置为根据不同的结构发送适当的控制信息。R+DDR4LRDIMM的实施例被描述为使用DPP来部署。DPP确保存储通道中的所有数据(DQ)网总是点对点，而不论存储结构如何(例如，1-SPC、2-SPC或3-SPC)。消除DQ网的多站(drop)拓扑可以减小反射和其他符号间干扰(ISI)效应，由此允许更高的数据速率。在一些存储结构中，DPP使用一个或多个连续DIMM(CDIMM)。CDIMM是印刷电路板(PCB)(例如，FR-4板)，其不包括有源或无源部件并且包括一个集合的DQ管脚到另一集合的DQ管脚的短路的迹线。
图1A和图1B是分别示出用于1DPC存储结构100和2DPC存储结构150的2-SPC存储通道布线的示图。
图1A是示出根据一个实施例的1DPC存储结构100中的利用1R+LRDIMM的2-SPC存储通道布线的示图。在1DPC存储结构100中，第一槽102用连续模块(C-DIMM)106填充，并且第二槽104用R+LRDIMM108填充。图1A示出了72位宽DIMM架构的8位片段(slice)，包括在数据线110上由第二槽104处的R+LRDIMM108接收的第一半字节以及在数据线120上由第一槽102处的C-DIMM106接收并在数据线130上路由至第二槽104处的R+LRDIMM108的第二半字节。
图1B是示出根据一个实施例的在2DPC存储结构150中的利用2R+LRDIMM的2-SPC存储通道布线的示图。如类似参考标号表示的，1DPC存储结构100中的2-SPC存储通道布线类似于2DPC存储结构150中的2-SPC存储通道布线。在2DPC存储结构150中，第一槽102用第一R+LRDIMM108填充，并且第二槽104用第二R+LRDIMM108填充。由于第一槽102和第二槽104均由R+LRDIMM108填充，所以不使用数据线130，并且在数据线110上由第二槽104处的第二R+LRDIMM108接收第一半字节以及在数据线120上由第一槽102处的第一R+LRDIMM108接收第二半字节。尽管在图1A和图1B中示出了72位宽DIMM的一个8位片段，但72位宽DIMM架构的其他片段可以是相同的。还应该注意，上面的实施例描述了在C-DIMM106和R+LRDIMM108处接收半字节，但是应该理解，半字节还可以在数据线上由R+LRDIMM108发送至存储控制器，其中一些可以穿过C-DIMM106。
图2A至图2C分别是示出用于1DPC存储结构200、2DPC存储结构250和3DPC存储结构260的3-SPC存储通道布线的示图。
图2A是示出根据一个实施例的1DPC存储结构200中的利用1R+LRDIMM的3-SPC存储通道布线的示图。在1DPC存储结构200中，第一槽202用第一C-DIMM206填充，第二槽203用第二C-DIMM206填充，以及第三槽204用R+LRDIMM208填充。图2A示出了72位宽DIMM架构的24位片段，包括：1)在数据线210上由第三槽203处的R+LRDIMM108接收的第一半字节：2)在数据线212上由第二槽203处的第二C-DIMM206接收并且在数据线222上路由至第三槽204处的R+LRDIMM208的第二半字节；3)在数据线214上由第一槽202处的第一C-DIMM206接收、在数据线224上路由至第二槽203处的第二C-DIMM206以及在数据线226上路由至第三槽204处的R+LRDIMM208的第三半字节；4)在数据线216上由第一槽202处的第一C-DIMM206接收且在数据线228上路由至第三槽204处的R+LRDIMM208的第四半字节；5)在数据线218上由第二槽203处的第二C-DIMM206接收且在数据线230上路由至第三槽204处的R+LRDIMM208的第五半字节；以及6)在数据线220上由第三槽204处的R+LRDIMM208接收的第六半字节。
图2B是示出根据一个实施例的2DPC存储结构250中的利用2R+LRDIMM的3-SPC存储通道布线的示图。如由类似参考标号所表示的，1DPC存储结构200中的3-SPC存储通道布线类似于2DPC存储结构250中的3-SPC存储通道布线。在2DPC存储结构250中，第一槽202由C-DIMM206填充，第二槽203用第一R+LRDIMM208填充，以及第三槽1204用第二R+LRDIMM208填充。由于第二槽203和第三槽204均由R+LRDIMM208填充，所以不使用数据线222、226和230，但仍然使用数据线224和228，因为第一槽202由C-DIMM206填充。
图2C是示出根据一个实施例的3DPC存储结构260中的利用3R+LRDIMM的3-SPC存储通道布线的示图。如由类似参考标号所表示的，1DPC存储结构250中的3-SPC存储通道布线类似于2DPC存储结构260中的3-SPC存储通道布线。在2DPC存储结构260中，第一槽202由第一R+LRDIMM208填充，第二槽203用第二R+LRDIMM208填充，以及第三槽1204用R+LRDIMM208填充。由于第一槽202、第二槽203和第三槽204均由R+LRDIMM208填充，所以不使用数据线222、224、226、228和230。尽管在图2A至图2C中示出了72位宽DIMM的一个24位片段，但72位宽DIMM架构的其他片段可以相同。还应该注意，上面的实施例描述了在C-DIMM206和R+LRDIMM208处接收半字节，但应该理解，半字节还可以在数据线上由LRDIMM208发送至存储控制器，其中一些可以经过C-DIMM206。
图3是示出根据一个实施例的根据偶数和奇数的半字节的具有CPU槽301以及利用数据线耦合至CPU槽301的用于R+LRDIMM的两个DIMM槽302、304的2-SPC存储通道布线300的示图。与偶数半字节相对应的第一集合的数据线306连接至DIMM槽302、304和CPU槽301。与奇数半字节相对应的第二集合的数据线308连接在两个DIMM槽302、304之间。即，一个DIMM槽的奇数半字节耦合至另一个DIMM槽的奇数半字节。如下面参照图4A和图4B所描述的，对于1DPC和2DPC存储结构中的72位宽DIMM来说，第一和第二集合的数据线306、308可以容纳9个偶数半字节和9个奇数半字节。
图4A是示出根据一个实施例的具有用一个R+LRDIMM408填充的一个DIMM槽和用连续DIMM(C-DIMM)406填充的另一个DIMM槽的2-SPCDDR4通道400的示图。R+LRDIMM408包括18个器件位置，其中每个位置均可以是单个存储部件或多个存储部件。为了容易描述，描述2-SPCDDR4通道400中的两个器件位置412、414的数据线。第一器件位置412经由数据线416耦合至CUU401(偶数半字节)。第二器件位置414经由数据线418耦合至C-DIMM406(R+LRDIMM的奇数半字节到C-DIMM的奇数半字节)。C-DIMM406使用内部迹线420来将数据线418耦合至数据线422，其中数据线422耦合至CPU401(奇数半字节)。
在图4A中，DQ缓冲部件430分别耦合在第一器件位置412和第二器件位置414与数据线416和418之间。DQ缓冲部件430用作2-SPCDDR4通道400中的具有一个R+LRDIMM408的中继器(repeater)。应该注意，通过CS1#(图4A中未示出)来限制C1[2:0]，以及通过CS0#(图4B中未示出)来限制C0[2:0]。
图4B是示出根据一个实施例的具有用一个R+LRDIMM408填充的一个DIMM槽和用另一个R+LRDIMM408填充的另一个DIMM槽的2-SPCDDR4通道450的示图。如通过类似参考标号所表示的，2-SPCDDR4通道450类似于2-SPCDDR通道400。然而，另一个槽用第二R+LRDIMM458填充。R+LRDIMM458包括18个器件位置，每个位置均可以是单个存储部件或多个存储部件。为了容易描述，描述了2-SPCDDR4通道450中的两个器件位置412、452的数据线。如上面参照2-SPCDDR4通道400所描述的，第一器件位置412经由数据线416耦合至CPU401(偶数半字节)。第二器件位置452经由数据线422耦合至CPU401(奇数半字节)。实际上，当用R+LRDIMM408、458填充两个槽时，用2-SPCDDR4通道450的第一器件位置452调换2-SPCDDR4通道400的第二器件位置414的位置。应该注意，在母板和R+LDIMM上存在用于数据线418的电连接和DQ缓冲部件的内部数据线，但没有使用。
在图4B中，DQ缓冲部件430用作多路复用器(MUX)，其在2-SPCDDR4通道450中具有两个R+LRDIMM408、458。应该注意，通过CS1#(图4A中未示出)来限制C1[2:0]，以及通过CS0#(图4B中未示出)来限制C0[2:0]。
图5是示出根据一个实施例的根据半字节的集合的具有CPU槽501以及利用数据线耦合至CPU槽501的用于R+LRDIMM的三个DIMM槽502-504的3-SPC存储通道布线500的示图。三个DIMM槽502-504的数据线506的第一集合连接至CPU槽501。第二集合的数据线508连接在第二和第三DIMM槽503-504之间。第三集合的数据线510连接在第一和第三DIMM槽502、504之间。第四集合的数据线512连接在第一和第二DIMM槽502、503之间。如下面参照图6A至图6C所描述的，标出了仅用于一个24位宽片段的数据线，但是第一、第二、第三和第四集合的数据线可以容纳用于1DPC、2DPC和3DPC存储结构的18个半字节。
图6A是示出根据一个实施例的用一个R+LRDIMM608填充的一个DIMM槽和用C-DIMM606填充的两个DIMM槽的3-SPCDDR4通道600的示图。示出了72位宽DIMM的24位片段，但是其他片段相同地进行布线。R+LRDIMM408的片段包括6个器件位置，每个位置都可以是单个存储部件或多个存储部件。为了容易描述，描述了3-SPCDDR4通道600中的三个器件位置612、614、616的数据线。第一器件位置612经由数据线617耦合至CPU601(第一半字节)。第二器件位置614经由数据线618耦合至第二槽中的第二C-DIMM606，以及第二C-DIMM606的内部迹线620将数据线618连接至数据线622(其耦合至CPU601)(第二半字节)。第三器件位置616经由数据线624耦合至第一槽中的第一C-DIMM606，并且第一C-DIMM606的内部迹线626将数据线624连接至数据线624(其耦合至CPU601)(第三半字节)。针对片段中的其他三个半字节，类似的数据线可用于将R+LRDIMM608的其他器件位置连接至CPU601。具有或不具有DQ缓冲部件631的DQ缓冲部件632可用于R+LRDIMM608的其他器件位置。
在图6A中，DQ缓冲部件630分别耦合在第一器件位置612和第二器件位置614以及数据线617和618之间。第二DQ缓冲部件631耦合在第三器件位置616和数据线624之间。在另一实施例中，DQ缓冲部件630耦合至三个器件位置612-616，并且第三器件位置616经由数据线641耦合至DQ缓冲部件630。可以针对第一和第二C-DIMM606之间的数据线640存在电连接，但是可以不使用。类似地，在一些实施例中，可以针对数据线641存在电连接，但是可以不使用。DQ缓冲部件630用作中继器，其在3-SPCDDR4通道600中具有一个R+LRDIMM608。在一些情况下，DQ缓冲部件630还可以用作多路复用器。应该注意，分别通过CS2#、CS1#和CS0#来限制C2[2:0]、C1[2:0]和C0[2:0](在图6A中未示出)。
图6B是示出根据一个实施例的具有用R+LRDIMM608、658填充的两个DIMM槽和用C-DIMM606填充的另一DIMM槽的3-SPCDDR4通道650的示图。如通过类似参考标号所表示的，3-SPCDDR4通道650类似于3-SPCDDR4通道600。然而，第二槽用第二R+LRDIMM658填充。R+LRDIMM658的对应片段包括6个器件位置，每个位置都可以是单个存储部件或多个存储部件。为了容易描述，描述了3-SPCDDR4通道650中的三个器件位置612-616的数据线。如上面参照3-SPCDDR4通道600所描述的，第一器件位置612经由数据线耦合至CPU401(第一半字节)。第二器件位置652经由数据线622耦合至CPU401(第二半字节)。第三器件位置616经由数据线624(其利用C-DIMM606耦合至第一槽)耦合至CPU。C-DIMM606的内部迹线将数据线624连接至数据线628(第三半字节)。实际上，当两个槽被R+LRDIMM608、658填充时，用3-SPCDDR4通道650的第一器件位置来调换3-SPCDDR4通道600的第二器件位置614的位置。应该注意，在母板和R+LRDIMM上存在用于数据线618的电连接和DQ缓冲部件的内部数据线，但是不使用。针对片段中的其他三个半字节，类似的数据线可用于将两个R+LRDIMM608、658的其他器件位置连接至CPU601。DQ缓冲部件630-632和DQ缓冲部件670-672可用于两个R+LRDIMM608、658的器件位置。在一些情况下，如本文所描述的，DQ缓冲部件可用作中继器或多路复用器。应该注意，分别通过CS2#、CS1#和CS0#来限制C2[2:0]、C1[2:0]和C0[2:0](在图6B中未示出)。
图6C是示出根据一个实施例的具有用R+LRDIMM608、658、678填充的三个DIMM槽的3-SPCDDR4通道670的示图。如通过类似参考标号所表示的，3-SPCDDR4通道670类似于3-SPCDDR4通道650。然而，第一槽用第三R+LRDIMM678填充。R+LRDIMM678的对应片段包括6个器件位置，每个位置都可以是单个存储部件或多个存储部件。为了容易描述，描述了3-SPCDDR4通道670中的三个器件位置612、652、672的数据线。如上面参照3-SPCDDR4通道600所描述的，第一器件位置612经由数据线617耦合至CPU401(第一半字节)。第二器件位置652经由数据线622耦合至CPU401(第二半字节)。第三器件位置672经由数据线628耦合至CPU401(第三半字节)。应该注意，在母板和R+LDIMM上存在用于数据线618、624的电连接和DQ缓冲部件的内部数据线，但是不使用。对于片段中的其他三个半字节，类似的数据线可用于将三个R+LRDIMM608、658、678的其他器件位置连接至CPU601。DQ缓冲部件630-632、DQ缓冲部件670-672和DQ缓冲部件680-682可用于三个R+LRDIMM608、658、678的器件位置。在一些情况下，如本文所描述的，DQ缓冲部件可用作中继器或多路复用器。应该注意，分别通过CS2#、CS1#和CS0#来限制C2[2:0]、C1[2:0]和C0[2:0](在图6C中未示出)。
在一些实施方式中，DDR4R+LRDIMM要求存储通道中的所有CS#和CKE信号被广播至通道中的所有DIMM槽(或者DIMM插槽或模块插槽)。通过DPP，每个数据信号都仅连接至一个R+LRDIMM。在具有多个R+LRDIMM的通道中，每个和每一个R+LRDIMM都响应读取或写入操作。DDR4规则允许每个DIMM槽多达8个排列。在一个实施方式中，对于单个排列(SR)DIMM来说，通过CS0#、CKE0和ODT0来控制排列0，对于双排列(DR)DIMM来说，通过CS1#、CKE1和ODT1来控制排列1，并且对于四排列(QR)DIMM或八排列(OR)DIMM来说，通过C[2:0]、CS#、CKE和ODT来控制排列。CS#信号可以是1循环信号并且仅连接至一个DIMM槽，并且将CS#广播至所有DIMM槽会违反寄存器设置和保持时间。下面描述的实施例使用在DDR4RDIMM规则中定义为不连接(NC)或非功能(NF)的管脚在存储通道中的DIMM槽之间创建了专用共享总线。每个DIMM槽中的ODT管脚可以任选地用于专用总线，因为所有DQ网总是点对点的。CA缓冲部件(也称为CA寄存器)可以针对利用本地CS信号(本地CS#)和时钟使能(CKE)信号以及远程CS信号(远程CS#)和CKE信号的操作进行修改。本地CS信号是直接从存储控制器(MC)接收的信号，并且远程信号是来自专用总线上的另一DIMM连接器的信号。CA缓冲部件与远程CS信号不同地处理本地CS信号。例如，在一个实施例中，本地信号在被驱动至DRAM器件之前经过两个触发器，而远程信号在被驱动至DRAM器件之前经过1个触发器。
图7是示出根据一个实施例的3-SPC存储系统700的三个DIMM槽702-704之间的专用总线750的示图。在存储系统700中，存储控制器(MC)701耦合至三个槽702-704。第一集合的控制器712耦合在MC701和第一槽702(槽0)之间(例如，CS0#[2:0]、CKE0和ODT0)。第二集合的控制线713耦合在MC701和第二槽703(槽1)之间(例如，CS1#[2:0]、CKE1和ODT1)。第三集合的控制线714耦合在MC701和第三槽704(槽2)之间(例如，CS2#[2:0]、CKE2和ODT2)。对于SRDIMM结构来说，通过CS0#、CKE0和ODT0来控制排列0。对于DRDIMM结构来说，通过CS0#、CKE0和ODT0来控制排列0，以及通过CS1#、CKE1和ODT1来控制排列1。对于QRDIMM结构或ORDIMM结构来说，通过CS[2:0]、CS#、CKE和ODT来控制排列。C[2:0]可以是具有CS0#或CS1#中的每一个的3编码CS信号。C[2:0]可用于控制多达8个排列(例如，堆叠器件)。对于堆叠技术器件(也称为3DS技术)来说，可以具有18个器件位置，并且三个C位置可用于选择所选器件位置处的器件。CS#信号可以是1循环信号并且仅连接至一个DIMM槽。
在一个实施例中，三个槽702-704处的R+LRDIMM分别接收三个信号，并且R+LRDIMM将信号重新发射至专用总线750上的其他两个槽。专用总线750包括用于CKE_COPY的第一数据线722、用于CS#_COPY的第二数据线723以及用于SLOT_ID[1:0]和C[2:0]_COPY的第三集合的数据线724。SLOT_ID[1:0]可用于识别三个槽702-704中的哪一个正在重新发射CS信息。C[2:0]_COPY是被对应槽接收的C[2:0]的副本。类似地，CKE_COPY是被对应槽接收的CKE的副本，并且CS#_COPY是被对应槽接收的CS#的副本。专用总线750在设置有三个槽702-704的母板上可使用具有上拉的有线OR管脚。
在一个实施例中，以下NC管脚可用于专用总线750:92、202、224、227、232和234。在另一实施例中，可使用以下NF管脚：88、90、200、215和216。这些NC和NF管脚可以在CA管脚的附近。
图8是示出根据一个实施例的存储系统800的两个DIMM槽802、804之间的专用总线823的本地控制信号801和远程控制信号803的示图。第一DIMM槽802(槽0)用具有CA缓冲部件840的第一存储模块填充，以及第二DIMM槽804(槽1)用具有CA缓冲部件850的第二存储模块填充。第一DIMM槽802中的第一存储模块包括多个器件位置860，以及第二DIMM槽804中的第二存储模块包括多个器件位置870。器件位置860、870均可以包括单个存储部件或多个存储部件。这些存储部件可以是DDR4DRAM器件，并且存储模块可以是R+LRDIMM。应该注意，图8为了简化示出了两个单排列LRDIMM，但是类似的数据线可以连接至其他器件位置860、870。
CA缓冲部件840包括具有第一管脚805(其耦合至数据线812以接收本地芯片选择(CS)信号(CS0#)801)和第二管脚807(其耦合至专用总线823的数据线以接收远程CS信号(CS_COPY#)803)的主接口。主接口耦合至CPU801。CA缓冲部件840包括次接口，以选择一个或多个器件位置860(例如，862、864、866、868)。当在第一管脚805上选择本地CS信号801时(针对槽0)，CA缓冲部件840选择器件位置862、864，以及当在第二管脚907上接收远程CS信号803时(针对槽0)，选择器件位置866、868。在存在附加槽的其他实施例中，CA缓冲部件840接收第三管脚(未示出)上的第二远程CS信号以选择其他器件位置。
在又一实施例中，CA缓冲部件840包括：1)耦合至第一管脚805的第一触发器842；2)耦合至第一触发器842的输出的第二触发器844。第二触发器844的输出耦合至器件位置862、864。CA缓冲部件840还包括耦合至第二管脚807的输入缓冲器843，并且输入缓冲器843的输出耦合至第三触发器846。第三触发器846的输出耦合至器件位置866、868。第一触发器842、第二触发器844和第三触发器846通过定时信号847来定时。定时信号847可以由锁相环(PLL)845生成，其耦合至第四管脚809，在数据线814上接收来自CPU801的时钟信号(CLK0)。CA缓冲部件840还包括耦合至第一触发器842的输出的输出缓冲器841。输出缓冲器841的输出耦合至第二管脚807。输出缓冲器841在第二管脚807上生成第二远程CS信号(例如，CS_COPY#)。如第二管脚807上的远程CS信号803，输出缓冲器841将第一管脚805上接收的本地CS信号801重新发射至其他槽(例如，第二槽804)中的一个或多个其他模块。
CS缓冲部件850还可以包括与CS缓冲部件840类似的主和次接口。主接口耦合至CPU801，以及次接口用于选择一个或多个器件位置870(例如，872、874、876、878)。当在第一管脚811(针对槽1)上接收来自耦合至CPU801的数据线813的本地CS信号(CS1#)时，CA缓冲部件850选择器件位置872、874。当在第二管脚807(针对槽1)上接收来自耦合至第一槽802的专用总线823的数据线的远程CS信号(CS_COPY#)时，CA缓冲部件850选择器件位置876、878。CA缓冲部件850包括：1)耦合至第一管脚811的第一触发器852；2)耦合至第一触发器852的输出的第二触发器854。第二触发器854的输出耦合至器件位置872、874。CA缓冲部件850还包括耦合至第二管脚807的输入缓冲器853，并且输入缓冲器853的输出耦合至第三触发器856。第三触发器856的输出耦合至器件位置876、878。第一触发器852、第二触发器854和第三触发器856通过定时信号857来定时。定时信号857可以由PLL855生成，其耦合至第四管脚809，该第四管脚在数据线815上接收来自CPU801的时钟信号(CLK1)。CA缓冲部件850还包括耦合至第一触发器852的输出的输出缓冲器851。输出缓冲器851的输出耦合至第二管脚807。输出缓冲器851在第二管脚807上生成第二远程CS信号(例如，CS_COPY#)。如第二管脚807上的远程CS信号，输出缓冲器841将第一管脚811上接收的本地CS信号重新发射至其他槽(例如，第一槽802)中的一个或多个其他模块。
尽管图8示出了两个DIMM槽802、804且每个DIMM槽中仅有四个器件位置，但在其他实施例中，可以使用多于两个的DIMM槽，并且可以使用每个DIMM槽中多于四个的器件位置。图8还示出了单器件存储位置，但是在其他实施例中，可以使用多器件存储位置，诸如如图9所示。
图9是示出根据一个实施例的CA缓冲部件900的示图。CA缓冲部件900包括第一触发器902，其在第一管脚905上接收本地CS信号(CS0#)。第一触发器902的输出耦合至输出驱动器932以在第二管脚907上生成远程CS信号(CS#_COPY)。还可以在第二管脚907上接收远程CS信号，并且输入缓冲器934将远程CS信号引导至多路复用器903，其也接收第一触发器902的输出。多路复用器903的输出耦合至第二触发器904。第二触发器904的输出被输入至CS发生逻辑930中。CS发生逻辑930还接收来自DPC计数器928的输入以及通过输入缓冲器924在管脚915上接收的信号(例如，CHIP_ID[1:0]、C[2:0]_COPY)。CS发生逻辑930在管脚919上生成CS信号(例如，Q_CS[n:0]#)。PLL945在管脚909上接收时钟信号(CK、CK#)，并且生成用于对第一触发器902和第二触发器904进行定时的定时信号。定时信号也是管脚921上的输出(例如，Q_CK、Q_CK#)。CS逻辑926接收第一触发器902的输出以及来自SLOTID寄存器920的SLOTID。CS逻辑926的输出能够使第四触发器908在管脚917上输出信号(例如，Q_C[2:0])、第六触发器912在管脚925上输出信号(例如，Q_ODT0、Q_CKE0)以及第八触发器916在管脚929上输出信号(例如，QA[n:0]、QBA[1:0]、QBG[1:0]、Q_RAS#、Q_CAS#、Q_WE#)。第四触发器908、第六触发器912和第八触发器916接收来自第三触发器906、第五触发器910和第七触发器914的输出。这些触发器还通过由PLL945生成的定时信号来定时。第三触发器906在管脚913上接收信号C[2:0]。第五触发器910在管脚923上接收时钟信号使能信号(CKE0)和ODT信号(ODT0)。第七触发器914在管脚927上接收信号(例如，A[n:0]、BA[1:0]、BG[1:0]、RAS#、CAS#、WE#)。第三触发器906的输出耦合至多路复用器999，其也通过输入缓冲器924接收在管脚915上接收的信号(例如，CHIP_ID[1:0]、C[2:0]_COPY)。多路复用器999的输出耦合至第四触发器908的输入。第五触发器910的输出耦合至输出缓冲器918以驱动管脚911上的时钟使能信号和ODT信号的副本(例如，CKE_COPY)。第三触发器906的输出耦合至输出缓冲器922以驱动管脚915上的信号的副本(例如，CHIP_ID[1:0]、C[2:0]_COPY)。
在一些实施方式中，当CA缓冲部件900被操作为标准DDR4CA缓冲部件时，可以旁路一些逻辑块。在图9中没有示出旁路路径。应该注意，时钟使能逻辑(CKE0逻辑)类似于用于CS0#逻辑的CS逻辑，但是为了简化而没有示出。在又一实施例中，如本文所描述的，关于现有的边带信号，CA缓冲部件900将结构信息和多路复用器控制信号发送至DQ缓冲器。
图10是示出根据一个实施例的数据(DQ)缓冲部件1000的示图。DQ缓冲部件1000包括多路复用器1002、控制逻辑1004和同步器1006。多路复用器1002耦合至多个输入端口：IN_PORTA、IN_PORTB和IN_PORTC。多路复用器1002接收第一半字节，包括数据信号S_DQ[3:0]以及定时信号S_DQS0和S_DQS0#。应该注意，如本文所使用的，半字节是指数据信号和对应的定时信号，由此为6位。多路复用器1002接收第二半字节，包括数据信号S_DQ[7:4]以及定时信号S_DQS1和S_DQS1#。在又一实施例中，多路复用器1002接收第三半字节，包括S_DQ[11:9]以及定时信号S_DQS2和S_DQS2#。第三端口可以用于3SPC结构，但是对于2SPC结构来说可以不需要这些管脚。应该注意，多路复用器1002是双向多路复用器，诸如3:1多路复用和1:3解复用。
如本文所描述的，边带信号1001可以由图9的CA缓冲部件900来生成。控制逻辑1004接收边带信号1001以控制多路复用器1002和同步器1006。同步器1006使将在第一和第二端口(OUT_PORTA、OUT_PORTB)上输出的数据同步。例如，同步器1006可以在第一端口上输出数据信号(例如，P_DQ[3:0])和定时信号1011(例如，P_DQS0和P_DQS0#)，并且可以在第二端口上输出数据信号(例如，P_DQ[7:4])和定时信号1013(例如，P_DQS1和P_CDQ1#)。
图11是示出根据一个实施例的当在1DPC结构1110中用一个R+LRDIMM填充时以及当在2DPC结构1120中用两个R+LRDIMM填充时的2-SPC系统1100中的数据流的示图。2-SPC系统1100包括第一槽1102(槽0)和第二槽1104(槽1)。在图11中示出了72位宽DIMM的8位片段，但是其他片段是相同的。第一集合的数据线1003被设置在母板基板上并且耦合至第二槽1102和第二槽1104以及存储控制器(未示出)。数据线的第一集合1103包括点对点数据线，第一集合1103的每个点对点数据线都耦合至存储控制器以及任一槽而不是两个槽(本文也称为模块插槽)。数据线的第一集合1103大于64数据线。数据线的第一集合1103可以是72位以支持本文所述的ECC。数据线的第二集合1105被设置在母板基板上并且耦合在第一槽1102和第二槽1104之间。在第一槽1102和第二槽1104处接收CS信号1117。
在1DPC结构1110中，第一槽1102用C-DIMM1106填充，并且第二槽1104用R+LRDIMM1108填充。数据沿着第一数据路径1107去向和来自R+LRDIMM1108的第一存储位置1112流动(第一半字节)以及数据沿着第二路径1109去向和来自R+LRDIMM1108的第二存储位置1114流动通过C-DIMM1106(第二半字节)。如本文所描述的，第一和第二半字节可以包括4位的数据信号和两个定时/时钟信号。
在2DPC结构1120中，第一槽1102用第一R+LRDIMM1108填充，以及第二槽1104用第二R+LRDIMM1108填充。数据沿着第一数据路径1111去向和来自第二R+LRDIMM1108的第一存储位置1112流动(第一半字节)，以及数据沿着第二路径1113去向和来自第一R+LRDIMM1108的第一存储位置1122流动。在该2DPC结构中，不使用数据线1105的第二集合，并且被认为是无效的。如本文所描述的，第一和第二半字节可以包括4位的数据信号和两个定时/时钟信号。
图12是示出根据一个实施例的当在1DPC结构1210中用一个R+LRDIMM填充时以及在2DPC结构1220中用两个R+LRDIMM填充时的2-SPC系统1200的芯片选择(CS)生成的示图。在1DPC结构1210中，第一槽用C-DIMM1206填充，以及第二槽用R+LRDIMM1208填充。R+LRDIMM1208包括DQ缓冲部件1230和CA缓冲部件1240。CA缓冲部件1240在主接口上接收CS信息并且在次接口上发送CS信息以选择器件位置1212、1214中的一个。在该结构中，两个DRAM被映射到单个排列。可选地，可以使用其他结构。
在2DPC接口1220中，第一槽用第二R+LRDIMM1228填充，以及第二槽用第一R+LRDIMM1208填充。第一R+LRDIMM1208包括DQ缓冲部件1230和CA缓冲部件1240。第二R+LRDIMM1228包括DQ缓冲部件1250和CA缓冲部件1260。CA缓冲部件1240、1260分别在对应的主接口上接收CS信息并在对应的次接口上发送CS信息，以选择器件位置1212、1214和1218、1222。在该结构中，两个DRAM被映射到两个不同的排列(CS#1、CS0#)。可选地，可以使用其他结构。还应该注意，图12示出了72位宽DIMM的一个8位片段，但是其他片段是相同的。
图13是示出根据一个实施例的当在1DPC结构1310中用一个R+LRDIMM填充时、当在2DPC结构1320中用两个R+LRDIMM填充时以及在3DPC结构1330中用三个R+LRDIMM填充时的3-SPC系统中的CS生成的示图。图13在1DPC、2DPC和3DPC结构1310、1320、1330中仅示出了一个R+LRDIMM1308。R+LRDIMM1308在1DPC和2DPC结构1310、1320中包括CA缓冲部件1340和三个DQ缓冲部件1350。R+LRDIMM1308在3DPC结构1330中包括CA缓冲部件1340和两个DQ缓冲部件1350。在1DPC结构1310中，六个DRAM器件被映射到单个排列。在2DPC结构1320中，六个DRAM器件1312被映射到两个排列(CS2#&CS1#)。在3DPC结构1330中，六个DRAM器件被映射到三个排列(CS2#、CS1#&CS0#)。可选地，六个DRAM器件1312的器件位置可以是具有多个DRAM器件的器件位置，诸如在堆叠技术中。
CA缓冲部件1240在主接口上接收CS信息并且在次接口上发送CS信息以选择适当的DRAM器件1312。在该实施例中，所有DRAM器件均共享公共的C[2:0]总线。在器件位置处具有多个器件的实施例中，可以在主接口上接收附加的CS信息以在所选的器件位置处选择适当的器件。还应该注意，图13示出了72位宽DIMM的24位片段，但是其他片段是相同的。
图14是示出根据一个实施例的R+DDR4DRAM1400的示图。R+DDR4DRAM1400包括阵列1402、耦合至阵列1402的数据路径1404以及耦合至阵列1402和数据路径1404的命令解码器1406。主端口1408耦合至次端口1410(其耦合至数据路径1404)。R+DDR4DRAM1400还包括延迟锁定环路(DLL)1412。阵列1402还可以表示器件位置处的本地堆叠，诸如在3DS结构中。数据路径1404可以包括读先入先出(FIFO)缓冲器、写解串器和延时(latency)计数器。命令解码器1406接收来自CA缓冲部件(未示出)的CA信号1407以控制阵列1402和数据路径1404。在一些情况下，通过数据路径1404将数据(DQ_P)引导通过主端口1408和次端口1410去向和来自阵列1402。在其他情况下，通过数据路径1404将数据(DQ_S)引导通过次端口1410去向和来自阵列1402。主端口1408和次端口1410耦合至DQ缓冲部件(未示出)。在其他情况下，主端口1408可以耦合至一个DQ缓冲部件(未示出)，并且次端口1410可以耦合至另一个DQ缓冲部件(未示出)。
在一个实施例中，R+DDR4DRAM是具有双x4端口的x4DDR4DRAM或DDR43DSDRAM。主端口1408映射到x4DRAM中的DQ[3:0]半字节，并且次端口1410映射到x4DRAM中未使用的DQ[7:4]半字节。根据以下方式，R+DDR4DRAM可以通过2位结构寄存器来配置：‘b00:DRAM在主(DQ[3:0])端口上发射和接收；‘b01：DRAM在次(DQ[7:4])端口上发射和接收；‘b10：DRAMMUX的主端口基于外部边带信号针对内部核(或本地3DS堆叠)或次端口；以及‘b11：RFU(预留用于未来的使用)。如本文所使用的，DRAM结构依赖于存储通道中填充的多个DIMM槽。
图15A是示出根据一个实施例的具有用一个低成本R+LRDIMM1508填充的一个DIMM槽和用C-DIMM1506填充的另一DIMM槽的2-SPCDDR4通道1500的示图。低成本R+LRDIMM1508被考虑低成本的原因在于其不包括在上述R+LRDIMM中存在的DQ缓冲部件。低成本R+LRDIMM1508的所有DRAM器件(例如，1512、1514)被配置为在DQ[3:0]端口(‘b00)上发射和接收。低成本R+LRDIMM1508包括72位以及18个器件位置，每一个都包括单个DRAM器件，诸如利用DRAM器件1512、1514所示出的。DRAM器件1512经由第一集合的数据线1522耦合至CPU1501(第一半字节)。第二DRAM器件1514经由第二集合的数据线1524耦合至CPU1501，并且C-DIMM1506的内部迹线1526将数据线1524连接至数据线1528(其耦合至CPU1501)(第二半字节)。尽管仅描述了两个DRAM器件1512、1514，但当2-SPCDDR4通道1500用一个低成本R+LRDIMM1508填充时，类似集合的数据线可用于将其他十六个DRAM器件连接至CPU1501。在该结构中，不使用第一DRAM器件1512和第二DRAM器件1514之间的数据线1516(无效)。在一个实施方式中，JEDEC标准DDR4LRDIMM具有十个缓冲部件(10个芯片)以寻址多站(multi-drop)技术的SI限制，包括一个CA缓冲部件(也称为C/A寄存器(RCD))和九个DQ缓冲部件(也称为DB)。该10芯片解决方案相对于RDIMM来说具有显著的成本费用。低成本DDR4R+LRDIMM1508使用DPP技术来确保所有DQ信号总是点对点，并且不存在多站DQ网。由于所有DQ信号都是点对点的，所以RCD和DB可以组合成单个集成电路(IC)(或“单个芯片”)。单芯片解决方案相对于10芯片解决方案提供了成本节省和功率节省，相对于RDIMM降低了成本费用。低成本DDR4R+LRDIMM1508可以不具有缓冲器，因为低成本DDR4R+LRDIMM1508可以在R+DDRDRAM器件中实现缓冲功能。这种成本降低可以很好地适应在DDR4规则中支持的3DS结构。3DS主-从架构在通道上呈现单个电负载而不管DIMM的排列的数量如何。如本文所描述的，对CA缓冲部件改变以支持R+LRDIMM还可以使能低成本R+LRDIMM。即，相同的CA缓冲部件可用于R+LRDIMM和低成本R+LRDIMM。例如，主器件上的控制逻辑可以被呈现以及不被使能。
图15B是示出根据一个实施例的具有用低成本R+LRDIMM1508、1558填充的两个DIMM槽的2-SPCDDR4通道1550的示图。低成本R+LRDIMM1508、1558被认为是低成本的原因是它们不包括在上述R+LRDIMM中存在的DQ缓冲部件。低成本R+LRDIMM1508、1558的一些DRAM器件(例如，1514、1564)被配置为在DQ[7:4]端口(‘b01)上发射和接收，并且其他DRAM器件(例如，1512、1562)被配置为多路复用器(端口‘b10)并且在DQ[3:0]上发射和接收。低成本R+LRDIMM1508包括72位和18个器件位置，每一个都包括单个DRAM器件，诸如利用DRAM器件1512、1514所示出的。低成本R+LRDIMM1558也包括72位和18个器件位置，每一个都包括单个DRAM器件，诸如利用DRAM器件1562、1564所示出的。DRAM器件1512经由第一集合的数据线1522耦合至CPU1501(第一半字节)。DRAM器件1562经由数据线1528耦合至CPU1501。第二DRAM器件1514经由数据线1530耦合至第一DRAM器件1512。第二DRAM器件1564经由数据线1532耦合至第一DRAM器件1562。尽管仅描述了两个DRAM器件(1512、1514或者1562、1564)，但当2-SPCDDR4通道1550用两个低成本R+LRDIMM1508、1558填充时，数据线的类似集合可用于将其他十六个DRAM器件连接至CPU1501。在该结构中，不使用第一和第二槽之间的数据线1524(无效)。
在2-SPCDDR4通道1550中，数据线1522和1528被认为是主通道并且数据线1530和1532被认为是次通道。仿真示出主通道和次通道可以均以3.2Gb/s进行操作。在一些实施例中，如上所述，对于DDR43SPC存储系统来说，专用总线可以以1.6Gb/s进行操作，CA总线可以以1.6Gb/s进行操作，以及DQ总线可以以3.2Gb/s进行操作。在又一些实施例中，R+LRDIMM架构可以扩展到超越DDR4数据速率的速率。例如，在一个实施例中，对于超越DDR43SPC存储系统来说，专用总线可以以1.6Gb/s进行操作，CA总线可以以1.6Gb/s进行操作，以及DQ总线可以以6.4Gb/s进行操作。这些数据速率可以在本文所述的72位宽DIMM中实现。可选地，其他宽度的DIMM可以利用本文描述的技术。
如图16A至图16所示，超越DDR4DRAM器件可以用于各种存储系统。超越DDR4DRAM器件可用于平板电脑、PC和服务器。用于DQ数据总线的数据速率可以在3.2Gb/s至6.4Gb/s数据速率之间的范围内，具有低压摆动终端逻辑(LVSTL)、单端信令。多排列和多DIMM循环冗余检查(CRC)可以确保数据传输的完整性。超越DDR4DRAM器件可以具有比DDR4DRAM器件更高的功率效率，诸如大于25％。例如，在CAS操作期间之外的所有时刻，可以是零DRAM输入-输出(I/O)功率耗散。此外，超越DDR4DRAM器件的不对称设计可以确保较低的DRAM成本和较高的DRAM产量。DLL和其他复杂的定时电路可移动至存储控制器。如以下参照图16A至图16E所示和所描述的。例如，未注册DIMM(UDIMM)、注册DIMM(RDIMM)、LRDIMM和母板结构可用于实现全容量扩展，2DPC或3DPC在最大数据速率(例如，3.2Gb/s或6.4Gb/s)处。超越DDR4DRAM器件还重新使用DDR4DRAM器件的现有构造。这可以允许使用标准的连接器、存储模块、IC封装、PCB等。
如本文所描述的，DPP可以允许存储总线以超越DDR4数据速率的数据速率进行操作，从而以超越DDR4数据速率来操作存储总线。对于2DPC来说，即使利用LRDIMM，多站拓扑也会将总线速度限制为小于3Gb/s。所提出的DPP实施方式在开发的“超越DDR4”DRAM器件中良好适应。如果没有CPU支持，则CA总线可以以1.6Gb/s进行操作，并且专用总线可以利用1时钟添加延时来实施。超越DDR4数据速率依赖于存储通道结构。例如，4.8Gb/s数据速率可以在具有1CDIMM的WC条件下演示(即，部分加载通道)，以及6.4Gb/s数据速率可以在不具有CDIMM的WC条件下演示(即，完全加载通道)。
图16A是示出根据一个实施例的具有芯片上系统(SoC)1602和四个超越DDR4DRAM器件1604的平板电脑存储结构1600的示图。CA总线1603可以以1.6Gb/s进行操作以控制四个超越DDR4DRAM器件1604，以及SoC1602和四个超越DDR4DRAM器件1604之间的DQ总线1605可以以6.4Gb/s进行操作。这是DDR4器件的2X数据速率，并且功率低于DDR4器件。平板电脑存储结构1600可以用于平板电脑设备。可选地，平板电脑存储结构1600可以用于其他便携式电子设备。
图16B是示出根据一个实施例的具有CPU1622以及利用超越DDR4DRAM器件填充的两个存储通道1623、1625到两个DIMM槽1624、1626的个人计算机(PC)存储结构1620的示图。第一存储通道1623耦合在第一DIMM槽1624(例如，UDIMM/SODIMM)之间，并且包括以1.6Gb/s操作的CA总线1627和以6.4Gb/s操作的DQ总线1629。第二存储通道1625耦合在第二DIMM槽1626(例如，UDIMM/SODIMM)之间，并且包括以1.6Gb/s操作的CA总线1631和以6.4Gb/s操作的DQ总线1633。这是DDR4器件的2X数据速率，并且功率低于DDR4器件。PC存储结构1620可以用于PC。可选地，PC存储结构1620可以用于具有CPU以及一个或多个DIMM的其他电子设备。
图16C是示出根据一个实施例的具有CPU1624以及用一个或多个超越DDR4R+LRDIMM填充的一个DIMM槽1644(例如，ECCUDIMM)的1-SPC存储通道1643的第一服务器存储结构1640的示图。存储通道1643耦合在DIMM槽1644(例如，ECCUDIMM)之间，并且包括以1.6Gb/s操作的CA总线1645和以6.4Gb/s操作的DQ总线1647。这是DDR4器件的2X数据速率，并且功率低于DDR4器件。
图16D是示出根据一个实施例的具有CPU1662以及由具有超越DDR4DRAM器件的一个或两个R+LRDIMM填充的两个DIMM槽1664、1666的2-SPC存储通道1663的第二服务器存储结构1660的示图。存储通道1663耦合在第一DIMM槽1664(例如，LRDIMM)和第二DIMM槽1666(例如，RDIMM/LRDIMM)之间。存储通道1663包括以1.6Gb/s操作的CA总线1665。CA总线1665可以是多站总线。存储通道1663还包括以6.4Gb/s操作的位于CPU1662和第一槽1664之间的DQ总线的第一部分1667以及以4.8Gb/s操作的位于CPU1662和第二槽1666之间的DQ总线的第二部分1669。排列2-8可以以DDR4的1.5X数据速率进行操作，并且16排列可以以DDR4的2X数据速率进行操作。
图16E是示出根据一个实施例的具有CPU以及由具有超越DDR4DRAM器件的一个、两个或三个R+LRDIMM填充的三个DIMM槽的3-SPC存储通道1683的第三服务器存储结构1680的示图。存储通道1683耦合在第一DIMM槽1684(例如，LRDIMM)、第二DIMM槽1686(例如，LRDIMM)和第三DIMM槽1688(例如，RDIMM/LRDIMM)之间。存储通道1683包括以1.6Gb/s操作的CA总线1685。CA总线1685可以是多站总线。存储通道1683还包括以6.4Gb/s操作的DQ总线。DQ总线可以包括位于CPU1682与第一DIMM槽1684之间的第一部分1687、位于CPU1682与第二DIMM槽1686之间的第二部分1689以及位于CPU1682与第三DIMM槽1688之间的第三部分1691。排列2-16可以以DDR4的1.5X数据速率进行操作，并且24排列可以以DDR4的2X数据速率进行操作。可选地，其他服务器存储结构可以使用本文描述的R+LRDIMM和低成本R+LRDIMM。
本文描述的实施例还可以与标准错误检测和校正(EDC)码兼容。这包括标准(汉明)ECC位码和标准“芯片猎杀”符号码。实际上，在一些实施例中，实施例可以校正模块的完整故障。在一些实施例中，器件位置包括单个存储裸片、至少两个存储裸片的封装堆叠或者至少两个存储裸片的裸片堆叠中的至少一个。在其他实施例中，存储系统包括存储控制器、具有至少三个模块插槽(或槽)的母板基板。至少三个存储模块插槽中的至少一个由包括多个存储部件以及命令和地址(CA)缓冲部件的存储模块填充。存储系统还包括耦合在存储控制器和至少三个模块插槽之间的第一集合的数据线；以及耦合在两个模块插槽之间的第二集合的数据线。模块插槽可以是双列直插(in-line)存储器模块(DIMM)插槽。
在另一实施例中，存储模块包括多个模块连接器管脚、多个器件位置和CA缓冲部件。如本文所描述的，CA缓冲部件被配置为：在耦合在模块连接器管脚和CA缓冲部件之间的CS线的主集合上接收芯片选择信息；以及在专用总线上向其他模块插槽中的其他模块发送CS信息。CS信息选择多个排列中的一个。
在其他实施例中，存储模块还包括：第二集合的多模块连接件管脚；DQ缓冲部件；耦合在第二多模块连接器管脚和DQ缓冲部件之间的第三集合的数据线；以及耦合在DQ缓冲部件和多个器件位置之间的第四集合的数据线。存储模块可以包括第二DQ缓冲部件和第三DQ缓冲部件。多个排列中的每一个都包括至少三个器件位置。这些器件位置可以包含单个存储器件、至少两个存储期间的封装堆叠或者至少两个存储器件的裸片堆叠中的至少一个。
在其他实施例中，存储模块包括多模块连接器管脚、多个器件位置和CA缓冲部件。CA缓冲部件包括连接至存储通道的主CA接口和连接至多个器件位置的次CA接口。CA缓冲部件还被配置为在主CA接口上接收第一集合的独热(one-hot)芯片选择控制信号，并且将独热芯片选择信号传输至专用总线以到达其他模块插槽。CA缓冲部件在多个器件位置中的每一个处选择一个存储器件以执行在CA接口的其他线上指定的第一命令。
在另一实施例中，存储模块还包括多个数据链接缓冲器件。存储模块被配置为以第一操作模式或第二操作模式进行操作。在第一操作模式中，存储模块被插入到具有与至少一个其他存储模块共享的多站数据链接的第一类型的存储通道上。如本文所描述的，在第二操作模式中，存储模块被插入到具有不与至少一个其他存储模块共享的点对点数据链接的第二类型的存储通道上。
在另一实施例中，母板基板包括至少三个模块插槽(或槽)。至少三个存储模块插槽中的至少一个用存储模块来填充。存储模块包括经由数据线耦合至DQ缓冲部件以及经由CS线耦合至CA缓冲部件的多个器件位置。具有两类链接：CA(控制-地址)链接和DQ(数据)链接。这些信号通过存储控制器部件(本文也称为存储控制器，但是可以是控制对存储模块的访问的其他部件)来发射(和接收，在DQ链接的情况下)。这些信号通常通过模块上的缓冲部件(诸如CA缓冲部件以及一个或多个DQ缓冲部件)来接收(和发射，在DQ链接的情况下)。本发明讨论的各个实施例涉及存储模块，其具有72个数据链接(72DQ链接)以容纳标准ECC码。本实施例描述的技术也可以应用于具有其他数量的数据链接(诸如64个DQ链接)的存储模块。
本公开的实施例可以用于得到多种重要的利益。例如，与标准系统的多站拓扑相比，DQ链接的信号完整性可以显著提高：每个DQ链接都使用点对点技术。本文描述的大容量系统可以允许标准错误检测和校正码(即，ECC，芯片猎杀)；此外，在一些结构中，可以校正模块的完整故障。可以在保持与标准存储系统和它们的部件的高度兼容性的同时实现这些改进。例如，没有对存储部件进行改变，对存储控制器部件的适度改变或不改变。如本文所描述的，可以不对模块和母板布线进行改变。然而，本文描述的模块可以与标准系统以及大容量系统兼容。通过提供标准操作模式和改进的操作模式，例如，控制器部件和缓冲部件的制造商可以将相同的产品传输至标准母板和改进的大容量母板。
图17是示出根据一个实施例的包括具有三个存储模块1780的主存储器1704的计算机系统1700的一个实施例的示图。计算机系统1700可以连接(例如，联网)至LAN、内联网、外联网或因特网中的其他机器。计算机系统1700可以是云中的主机、云提供系统、云控制器、服务器、客户端或者任何其他机器。计算机系统1700可以在客户端-服务器网络环境中以服务器或客户端机器的容量进行操作，或者在对等(或分布式)网络环境中作为对等机器。机器可以是个人计算机(PC)、平板PC、控制台设备或机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络器件、服务器、网络路由器、开关或桥、或者能够执行指定将被机器执行的动作的指令集合(顺序或其他方式)的任何机器。此外，虽然仅示出了单个机器，但术语“机器”还可以包括机器(例如，计算机)的任何集合，它们单独或联合地执行指令的集合(或多个集合)以执行本文讨论的任何一个或多个方法。
计算机系统1700包括处理设备1702(例如，主机处理器或处理设备)、主存储器1704(例如，只读存储器(ROM)、闪存、动态随机存取存储器(DRAM))、存储存储器1706(例如，闪存、静态随机存取存储器(SRAM)等)和次存储器1718(例如，驱动单元形式的数据存储设备，其可以包括固定或可移除的计算机可读存储介质)，它们经由总线1730相互通信。主存储器1704包括在本文各个实施例中描述的一个、两个或三个存储模块1780(例如，R+LRDIMM)。
处理设备1702表示一个或多个通用处理设备，诸如微处理器、中央处理单元等。更具体地，处理设备1702可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实施其他指令集的处理器或者实施指令集的组合的处理器。处理设备1702还可以是一个或多个专用处理设备，诸如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理设备1702包括上述存储控制器1720。存储控制器1754是管理去向和来自主存储器1704的数据流的数字电路。存储控制器1720可以是独立的集成电路，但是还可以在微处理器的裸片上实施。存储控制器1720可以是在本文描述的各个实施例中描述的存储控制器。
在一个实施例中，处理设备1702可以驻留在第一集成电路上，并且主存储器1704可以驻留在第二集成电路上。例如，集成电路可以包括主机计算机(例如，具有一个或多个处理核的CPU、L1高速缓存器、L2高速缓存器等)、主机控制器或者其他类型的处理设备1702。第二集成电路可以包括耦合至主机设备的存储设备，并且其主要功能依赖于主机设备，因此可以认为是扩展主机设备的能力，同时不形成主机设备的核心架构的部分。存储设备能够经由DQ总线和CA总线与主机设备通信。例如，存储设备可以是单芯片或多芯片模块，其包括普通集成电路基板上的单芯片器件的任何组合。图17的部件可以驻留在“普通载体基板”上，诸如集成电路(“IC”)裸片基板、多芯片模块基板等。可选地，存储设备可以驻留在一个或多个印刷电路板上，诸如母板、女板或者其他类型的电路卡。在其他实施方式中，主存储器和处理设备1702可以驻留在相同或不同的载体基板上。
计算机系统1700可以包括芯片集1708，其表示集成电路或芯片的组，其被设计为与处理设备1702协作并控制处理设备1702与外部设备之间的通信。例如，芯片集178可以是母板上的芯片的集合，其将处理设备1702链接至非常高速的设备(诸如主存储器1704和图形控制器)以及将处理设备链接至外围设备1710的较低速的外围总线(诸如USB、PCI或ISA总线)。
计算机系统1700可以进一步包括网络接口设备1722。计算机系统1700还可以包括通过图形端口和图形芯片集连接至计算机系统的视频显示单元(例如，液晶显示器(LCD))、字母数字输入设备(例如，键盘)、光标控制设备(例如，鼠标)和信号生成设备(例如，扬声器)。
在前面的描述和附图中，阐述了具体的术语和附图符号以提供对本发明的理解。在一些情况下，术语和符号可以暗示不要求实践本发明的具体细节。
例如，在可选实施例中，位、信号路径宽度、信令或操作频率、部件电路或器件等的任何具体数量可以不同于上文所述。
此外，在被描述和示为多导体信号链接的电路元件或电路块之间的互连可以可选为单导体信号链接，并且单导体信号链接可以可选为多导体信号链接。
被示为或描述为单端的信号和信令路径也可以是差分的，反之亦然。类似地，在可选实施例中，描述或示为具有有效高或有效低逻辑电平的信号可具有相反的逻辑电平。
集成电路器件内的部件电路装置可以使用金属氧化物半导体(MOS)技术、双极技术或者可以实施逻辑和模拟电路的任何其他技术来实施。
关于术语，当信号被驱动至低或高逻辑状态(或者充电为高逻辑状态或放电至低逻辑状态)以表示特定条件时，信号被描述为“断定的”。
相反，当信号被驱动(或者充电或放电)至除断定状态之外的状态(包括高或低逻辑状态，或者可以在信号驱动电路转变为高阻条件(诸如开放逻辑或开放集电极条件)时发生的浮置状态)时，信号被描述为“解除断定的”。
当信号驱动电路断定(或解除断定，如果明确提及或者通过上下文表示)耦合在信号驱动和信号接收电路之间的信号线上的信号时，信号驱动电路被描述为“输出”信号至信号接收电路。
当在信号线上断定信号时，信号线被描述为“有效”，并且当信号被解除断定时，信号线被描述为“无效”。
此外，附接至信号名称的前缀符号“/”表示该信号是有效低信号(即，断定状态为逻辑低状态)。
信号名称上的线(例如，‘’)还用于表示有效低信号。本文使用的术语“耦合”表示直接连接以及通过一个或多个中间电路或结构的连接。
集成电路器件“编程”可以包括(例如但不限于)：响应于主机指令将控制值加载到器件内的寄存器或其他存储电路，由此控制器件的操作方面，通过一次编程操作(例如，在器件制造期间在结构电路内吹制熔丝)来建立器件结构或控制器件的操作方面，和/或将器件的一个或多个所选管脚或其他接触结构连接至参考电压线(也称为约束)以建立器件的特定器件结构或操作方面。术语“示例性”用于表示示例，不是优选或要求的。
虽然参照具体实施例描述了本发明，但应该理解，可以在不背离本发明的精神和范围的情况下进行各种修改和变化。例如，可以应用任何实施例的特征或方面，至少与任何其他实施例组合或者代替其相似的特征或方面。因此，说明书和附图是示意性而非限制性的。
在上面的描述中，阐述了多个细节。然而，本领域技术人员应该理解，基于本公开，在不具有这些具体细节的情况下也可以实践本发明的实施例。在一些情况下，已知结构或器件以框图形式示出而非详细示出，从而避免模糊说明书。
根据计算机存储器内的数据位的操作的算法和符号表示来表示详细说明的一部分。这些算法描述和表示是数据处理领域人员所使用的方式来更加有效地将工作内容传输至其他领域的技术人员。算法在这里通常认为是导致期望结果的步骤的一致序列。步骤是要求物理量的物理操作的步骤。通常，尽管不是必须的，这些量采用能够被存储、传输、组合、比较和操作的电或磁信号的形式。原则上为了通用，这些信号是位、值、元件、符号、字符、术语、数字等。
然而，应该明白，这些和类似的术语与适当的物理量相关联，并且仅仅是应用于这些量的标签。除非如上面的讨论另有明确指定，否则应理解在整个描述中，利用诸如“加密”、“解密”、“存储”、“提供”、“得到”、“获取”、“接收”、“认证”、“删除”、“执行”、“请求”、“通信”等的术语的讨论是指计算系统或类似电计算设备的动作和处理，其处理表示为计算系统的寄存器或存储器内的物理(例如，电子)量的数据并将其转换为类似地表示为计算系统存储器或寄存器或其他这种信息存储、传输或显示设备内的物理量的其他数据。
本文使用的词语“示例”或“示例性”表示用作实例、示例或说明。本文描述为“示例”或“示例性”的任何方面或设计都不是必须构造为相对于其他方面或设计都是优选或有利的。此外，使用词语“示例”或“示例性”用于以具体的形式来表示概念。如本公开所使用的，术语“或”用于表示包括性的“或”而非排除性的“或”。即，除非另有指定或从上下文明确得，否则“X包括A或B”用于表示任何自然的包括性排列。即，如果X包括A，X包括B，或者X包括A和B，则在任何前面的情况下满足“X包括A或B”。此外，本公开和所附权利要求中使用的冠词“一个”通常应该构造为表示“一个或多个”，除非另有明确指定或者从上下文中得到专用于单数形式。此外，术语术语“实施例”或“一个实施例”或“实施方式”或“一个实施方式”不用于表示相同的实施例或实施方式，除非如此描述。
本文描述的实施例还可以涉及用于执行本文的操作的装置。该装置可以具体构造用于所要求的目的，或者其可以包括被存储在计算机中的计算机程序选择性激活或重新配置的通用计算机。这种计算机程序可以存储在非暂态计算机可读存储介质中，诸如但不限于任何类型的盘(包括软盘、光盘、CD-ROM和磁光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁或光卡、闪存或者任何类型的适合于存储电指令的介质。术语“计算机可读存储介质”应该包括存储一个或多个指令集的单个介质或多个介质(例如，中央式或分布式数据库和/或相关联的高速缓存和服务器)。术语“计算机可读介质”还应该包括能够存储、编码或承载被机器执行的指令集并使机器执行实施例的任何一个或多个方法的任何介质。术语“计算机可读存储介质”相应地应该包括但不限于固态存储器、光学介质、磁介质、能够存储被机器执行的指令集并使机器执行实施例的任何一种或多种方法的任何介质。
本文表示的算法和显示不是固有地与任何特定的计算机或其他装置相关。各种通用系统可以根据本文的教导被程序所使用，或者其可以构造更加专用的装置来执行所要求的方法步骤。用于各种这些系统的所要求结构将从以下描述中变得清楚。此外，不参照具体的编程语言来描述实施例。应该理解，各种编程语言可用于实施本文描述的实施例的教导。
上面的描述阐述了许多具体细节，诸如具体系统、部件、方法等的示例，以提供对本发明的多个实施例的良好理解。然而，本领域技术人员应该明白，在不具有这些具体细节的情况下可以实践本发明的至少一些实施例。在其他情况下，已知部件或方法没有详细描述或者以简单的框图形式表示以避免不必要地模糊本发明，因此，上面阐述的具体细节仅仅是示例性的。具体实施方式可以不同于这些示例性细节并且仍然包括在本发明的范围内。
应该理解，上面的描述是示例性的而非限制性的。本领域技术人员在阅读和理解上面的描述的基础上可以实现许多其他实施例。因此，本发明的范围应该参照所附权利要求以及这些权利要求的等效范围来确定。

Claims (30)

1.一种存储系统，包括：
集成电路，包括存储控制器；以及
母板基板，耦合至所述集成电路，其中所述母板基板包括：
多个模块插槽，所述多个存储模块插槽中的至少一个插有包含多个存储部件的存储模块；
数据线的第一集合，设置在所述母板基板上并耦合至所述多个模块插槽和所述存储控制器，其中数据线的所述第一集合包括耦合在所述存储控制器与所述多个模块插槽中的第一插槽之间的点对点数据线的第一子集以及耦合在所述存储控制器和所述多个模块插槽中的第二插槽之间的点对点数据线的第二子集，其中数据线的所述第一集合多于64条数据线；和
数据线的第二集合，设置在所述母板基板上并耦合在所述第一插槽和所述第二插槽之间。
2.根据权利要求1所述的存储系统，其中所述多个模块插槽是三模块插槽，其中所述三模块插槽中的第一插槽插有第一连续存储模块，所述三模块插槽中的第二插槽插有第二连续模块，以及所述三模块插槽中的第三插槽插有所述存储模块。
3.根据权利要求2所述的存储系统，其中所述存储控制器可操作用于在包含数据线的所述第一集合和数据线的所述第二集合的存储通道之上传输数据，其中数据线的所述第一集合包括耦合在所述存储控制器与所述第三插槽之间的点对点数据线的第三子集，其中所述第一连续模块可操作用于将所述第一子集连接至数据线的所述第二集合的耦合至所述第二插槽的第四子集，其中所述第二连续模块可操作用于将所述第二子集连接至数据线的所述第二集合的耦合至所述第三插槽的第五子集。
4.根据权利要求1所述的存储系统，其中所述多个模块插槽是三模块插槽，其中所述三模块插槽中的第一插槽插有第一连续存储模块，所述三模块插槽中的第二插槽插有第二存储模块，以及所述三模块插槽中的三插槽插有所述存储模块。
5.根据权利要求4所述的存储系统，其中所述存储控制器可操作用于在包含数据线的所述第一集合和数据线的所述第二集合的存储通道之上传输数据，其中数据线的所述第一集合包括耦合在所述存储控制器和所述第三插槽之间的点对点数据线的第三子集，其中所述第一连续模块可操作用于将所述第一子集连接至数据线的所述第二集合的耦合至所述第二插槽的第四子集。
6.根据权利要求1所述的存储系统，其中所述多个模块插槽是三模块插槽，其中所述三模块插槽中的第一插槽插有第二存储模块，所述三模块插槽中的第二插槽插有第三存储模块，以及所述三模块插槽中的第三插槽插有所述存储模块。
7.根据权利要求6所述的存储系统，其中所述存储控制器可操作用于在包含数据线的所述第一集合和数据线的所述第二集合的存储通道之上传输数据，其中数据线的所述第一集合包括耦合在所述存储控制器和所述第三插槽之间的点对点数据线的第三子集。
8.根据权利要求1所述的存储系统，其中所述多个模块插槽是三模块插槽，其中所述存储控制器和所述三模块插槽之间的存储通道可操作为第一存储结构中的一个插槽每通道(1-SPC)存储通道、第二存储结构中的2-SPC存储通道以及第三存储结构中的3-SPC存储通道。
9.根据权利要求1所述的存储系统，其中所述存储模块是负载减小的双列直插存储模块(LRDIMM)。
10.根据权利要求9所述的存储系统，其中所述存储模块是双倍数据速率第四代(DDR4)LRDIMM，并且其中所述存储控制器和所述多个模块插槽之间的存储通道支持多达三个DDR4LRDIMM每通道(DPC)。
11.根据权利要求9所述的存储系统，其中所述存储部件是DDR4同步动态随机存取存储器(SDRAM)器件。
12.一种母板，包括：
基板；
中央处理单元(CPU)插槽；
多个模块插槽；
数据线的第一集合，设置在所述基板上并耦合至所述多个模块插槽和所述CPU插槽，其中数据线的所述第一集合包括耦合在所述CPU插槽与所述多个模块插槽中的第一模块插槽之间的点对点数据线的第一子集以及耦合在所述CPU插槽与所述多个模块插槽中的第二模块插槽之间的点对点数据线的第二子集；以及
数据线的第二集合，设置在所述基板上并耦合在所述第一模块插槽与所述第二模块之间。
13.根据权利要求12所述的母板，其中所述多个模块插槽是三模块插槽，其中数据线的所述第一集合包括耦合在所述三模块插槽的第三插槽之间的点对点数据线的第三子集，其中数据线的所述第二集合的第四子集耦合在所述第一插槽和所述第二插槽之间，并且数据线的所述第二集合的第五子集耦合在所述第二插槽和所述第三插槽之间。
14.根据权利要求13所述的母板，其中当所述第一插槽插有第一存储结构中的存储模块时，所述第四子集是无效的，以及当所述第一插槽插有第二存储结构中的连续模块时，所述第四子集是有效的。
15.根据权利要求13所述的母板，其中当所述第二插槽插有第一存储结构中的存储模块时，所述第五子集是无效的，以及当所述第二插槽插有第二存储结构中的连续模块时，所述第五子集是有效的。
16.根据权利要求13所述的母板，其中所述第一子集包括24条数据线，所述第二子集包括24条数据线，并且所述第三子集包括24条数据线，其中所述第三子集包括24条数据线且所述第四子集包括24条数据线。
17.根据权利要求12所述的母板，其中所述第一集合包括72条数据线，并且所述第二集合包括48条数据线。
18.根据权利要求12所述的母板，其中所述多个模块插槽是两模块插槽。
19.根据权利要求18所述的母板，其中所述第一子集集合包括36条数据线且所述第二子集集合包括36条数据线，并且其中所述第二集合包括36条数据线。
20.根据权利要求18所述的母板，其中所述第一插槽的偶数或奇数半字节耦合至所述CPU插槽，并且所述第一插槽的偶数或奇数半字节中的另一个耦合至所述第二插槽中的对应偶数或奇数半字节，并且其中所述第二插槽的对应偶数或奇数半字节中的另一个耦合至所述CPU插槽。
21.根据权利要求12所述的母板，还包括：
耦合在所述CPU插槽和所述多个模块插槽之间的命令和地址(CA)线的主集合；以及
耦合在所述多个模块插槽中的至少两个之间的专用总线。
22.一种存储模块，包括：
数据(DQ)缓冲部件；
多个器件位置，耦合至所述DQ缓冲部件；以及
命令和地址(CA)缓冲部件，其中所述CA缓冲部件包括：
主接口，包括第一管脚以接收本地芯片选择(CS)信号和第二管脚以接收远程CS信号；和
次接口，用于当在所述第一管脚上接收所述本地CS信号时选择所述多个器件位置中的一个或多个的第一集合或者当在所述第二管脚上接收所述远程CS信号时选择所述多个器件位置中的一个或多个的第二集合。
23.根据权利要求22所述的存储模块，其中所述主接口包括第三管脚以接收第二远程CS信号。
24.根据权利要求22所述的存储模块，其中所述CA缓冲部件还包括：
第一触发器，耦合至所述第一管脚；
第二触发器，耦合至所述第一触发器的输出，其中所述第二触发器的输出耦合至所述多个器件位置中的一个或多个的第一集合；
输入缓冲器，耦合至所述第二管脚；以及
第三触发器，耦合至所述输入缓冲器的输出，其中所述第三触发器的输出耦合至所述多个器件位置中的一个或多个的第二集合，其中所述第一触发器、所述第二触发器和所述第三触发器通过定时信号来计时。
25.根据权利要求24所述的存储模块，其中所述CA缓冲部件还包括锁相环(PLL)，所述锁相环耦合至第四管脚以接收时钟信号并生成所述定时信号。
26.根据权利要求24所述的存储模块，其中所述CA缓冲部件还包括耦合至所述第一触发器的输出的输出缓冲器，其中所述输出缓冲器的输出耦合至所述第二管脚并生成第二远程CS信号。
27.根据权利要求22所述的存储模块，其中所述多个器件位置中的每一个均包括单个存储裸片、至少两个存储裸片的封装堆叠、或者至少两个存储裸片的裸片堆叠中的至少一种。
28.根据权利要求22所述的存储模块，其中所述多个器件位置中的每一个均包括双倍数据速率第四代(DDR4)动态随机存取存储器(DRAM)器件。
29.根据权利要求28所述的存储模块，其中所述DDR4DRAM器件包括：
阵列；
数据路径，耦合至所述阵列；
主端口，耦合至所述数据路径；
次端口，耦合至所述数据路径；以及
命令解码器，耦合至所述阵列和所述数据路径。
30.根据权利要求22所述的存储模块，其中所述DQ缓冲部件包括：
多个输入端口；
多路复用器，耦合至所述多个输入端口；
控制逻辑，耦合至所述多路复用器；以及
同步器，耦合至所述控制逻辑和所述多路复用器。
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