JP2013061767A - メモリシステムおよびメモリモジュール - Google Patents

Abstract

【課題】メモリチップとコントローラとの間において高い信号品質を実現する。
【解決手段】メモリシステムは、コントローラと、第１のデータバスを介してコントローラに接続された第１のメモリモジュールと、第２のデータバスを介してコントローラに接続された第２のメモリモジュールとを備え、第１のメモリモジュールは、第１および第２のメモリチップと、第１のデータバスに接続された第１のデータ端子と、第１のデータ端子を第１および第２のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第１のスイッチ部とを備え、第２のメモリモジュールは、第３および第４のメモリチップと、第２のデータバスに接続された第２のデータ端子と、第２のデータ端子を第３および第４のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第２のスイッチ部と、を備える。
【選択図】図２

Description

本発明は、メモリシステム、および、メモリシステムに含まれるメモリモジュールに関する。

例えば、特許文献１の図１、図９Ａ、Ｂには、バッファを備えたメモリモジュールが記載されている。メモリモジュール上のメモリと、特許文献１に図示されないコントローラとの間にバッファを設けることにより、メモリとコントローラとの間における信号品質を高く維持することが可能となる。

特開２０１０−５２４０８９号公報（図１、図９）

以下の分析は、本発明者によってなされたものである。

特許文献１にも示されるように、メモリシステムにおいて、メモリチップとコントローラとの間の信号品質を高くすることは、システム設計において極めて重要である。特に、近年の低電圧化／高速動作により、いわゆるデータアイのサイズは小さくなっており、さらに信号品質の高いメモリシステムが要求されている。

信号品質を高くするためには、特許文献１に記載されるように、コントローラとメモリチップとの間でバッファリングを行うことも一案である。しかし、以下に詳述するように、分岐配線に伴うスタブによる信号品質の劣化にも対処することが望ましい。

ここで、発明者が検討したＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を用いたシステムの構成および動作について、図９を参照して説明する。図９は、２枚のメモリモジュールＤ１０およびＤ２０を用いたメモリシステムを示す。

図９を参照すると、メモリモジュールＤ１０およびＤ２０は、それぞれ、モジュール基板の両面に複数のメモリチップが搭載されている。メモリモジュールＤ１０のモジュール基板の一方の面には、メモリチップＭ１０〜Ｍ１７が搭載され、他方の面には、メモリチップＭ２０〜Ｍ２７が搭載されている。同様に、メモリモジュールＤ２０のモジュール基板の一方の面には、メモリチップＭ３０〜Ｍ３７が搭載され、他方の面には、メモリチップＭ４０〜Ｍ４７が搭載されている。コントローラＣＮＴ１０のバス（６４本）は、２枚のメモリモジュールＤ１０およびＤ２０の両者に共通に接続されている。

メモリモジュールＤ１０はチップセレクト信号ＣＳ０の活性により（左図）、メモリモジュールＤ２０はチップセレクト信号ＣＳ１の活性により（右図）、それぞれ選択的に動作する。チップセレクト信号ＣＳ０が活性する場合には、（メモリモジュール両面に搭載された）灰色部の１６枚のメモリチップＭ１０〜Ｍ１７およびＭ２０〜Ｍ２７が活性化する。このとき、１チップにつきＤＱ×４とすると、全６４データ端子分のデータがアクセスされる。この際、チップセレクト信号ＣＳ１の側のメモリモジュールＤ２０は動作しない。

図９に示した構成では、チップセレクト信号ＣＳ１側のメモリモジュールＤ２０に搭載されたメモリチップＭ３０〜Ｍ３７およびＭ４０〜Ｍ４７はアクセスされないにも関わらず、データバスは分岐／接続されている。したがって、スタブが大きく、信号の反射が発生し、信号品質が悪化する。

ここで、メモリモジュールＤ１０、Ｄ２０上に特許文献１のようなバッファを設けることにより、図９に示した構成と比較して信号品質を改善することが可能となる。しかしながら、バッファを設けた場合においても、依然としてスタブによる信号品質の悪化を解消することはできないという問題がある。

本発明の第１の視点に係るメモリシステムは、
コントローラと、
第１のデータバスを介して前記コントローラに接続された第１のメモリモジュールと、
前記第１のデータバスとは電気的に分離された第２のデータバスを介して前記コントローラに接続された第２のメモリモジュールと、を備え、
前記第１のメモリモジュールは、第１のメモリチップおよび第２のメモリチップと、
前記第１のデータバスに接続された第１のデータ端子と、
前記第１のデータ端子を前記第１のメモリチップおよび前記第２のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第１のスイッチ部と、を備え、
前記第２のメモリモジュールは、第３のメモリチップおよび第４のメモリチップと、
前記第２のデータバスに接続された第２のデータ端子と、
前記第２のデータ端子を前記第３のメモリチップおよび前記第４のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第２のスイッチ部と、を備える。

本発明の第２の視点に係るメモリモジュールは、
コントローラと、第１のデータバスを介して該コントローラに接続される第１のメモリモジュールと、該第１のデータバスとは電気的に分離された第２のデータバスを介して該コントローラに接続される第２のメモリモジュールと、を有するメモリシステムにおける該第１のメモリモジュールであって、
第１のメモリチップおよび第２のメモリチップと、
前記第１のデータバスに接続されたデータ端子と、
前記データ端子を前記第１のメモリチップおよび前記第２のメモリチップのうちのいずれに対して電気的に接続するかを切り替えるスイッチ部と、を備える。

本発明に係るメモリシステムおよびメモリモジュールによると、例えば、第１のスイッチ部により第１のメモリチップが第１のデータ端子に接続されている場合には、第１のスイッチのみが第１のデータバスに接続され、第２のメモリチップと第１のデータバスとは電気的に分離される。同様に、第１のスイッチ部により第２のメモリチップが第１のデータ端子に接続されている場合には、第２のメモリチップのみが第１のデータバスに接続され、第１のメモリチップと第１のデータバスとは電気的に分離される。したがって、本発明に係るメモリシステムおよびメモリモジュールによると、メモリチップとコントローラとを接続するデータバスの途中で配線の分岐が生じることがなくなり、メモリチップとコントローラとの間において高い信号品質を実現することが可能となる。

第１の実施形態に係るメモリシステムの構成を一例として示す図である。 第１の実施形態に係るメモリシステムの構成を一例として示す図である。 第１の実施形態に係るメモリシステムの動作を説明するための図である。 第２の実施形態に係るメモリシステムの構成を一例として示す図である。 第２の実施形態に係るメモリシステムの構成を一例として示す図である。 第３の実施形態に係るメモリシステムの構成を一例として示す図である。 第４の実施形態に係るメモリシステムの構成を一例として示す図である。 バッファを含むスイッチ部の構成を一例として示すブロック図である。 関連技術のメモリシステムの動作を説明するための図である。

はじめに、本発明の概要について説明する。なお、この概要に括弧書きにて付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。

発明者は、図３に示すように、メモリモジュール（Ｄ１、Ｄ２）のそれぞれに対してポイント・トゥー・ポイント接続をし（バス本数は半分、図３の場合には３２本ずつ）、メモリモジュール（Ｄ１、Ｄ２）に搭載される複数のメモリチップ（Ｍ１＿０〜Ｍ１＿７、Ｍ２＿０〜Ｍ２＿７、Ｍ３＿０〜Ｍ３＿７、Ｍ４＿０〜Ｍ４＿７）をスイッチ部（非図示）により選択して、各メモリモジュールにつき８つずつアクセスすることにより、スタブによる信号品質の劣化を防ぐことが可能となることを見出した。

図３を参照すると、チップセレクト信号（ＣＳ０）の活性により（左図）、メモリモジュール（Ｄ１）に搭載されたメモリチップ（Ｍ１＿０〜Ｍ１＿７）およびメモリモジュール（Ｄ２）に搭載されたメモリチップ（Ｍ３＿０〜Ｍ３＿７）が動作し、メモリモジュール（Ｄ１）に搭載されたメモリチップ（Ｍ２＿０〜Ｍ２＿７）およびメモリモジュール（Ｄ２）に搭載されたメモリチップ（Ｍ４＿０〜Ｍ４＿７）は動作しない。

一方、チップセレクト信号（ＣＳ１）の活性により（右図）、メモリモジュール（Ｄ１）に搭載されたメモリチップ（Ｍ２＿０〜Ｍ２＿７）およびメモリモジュール（Ｄ２）に搭載されたメモリチップ（Ｍ４＿０〜Ｍ４＿７）が動作し、メモリモジュール（Ｄ１）に搭載されたメモリチップ（Ｍ１＿０〜Ｍ１＿７）およびメモリモジュール（Ｄ２）に搭載されたメモリチップ（Ｍ３＿０〜Ｍ３＿７）は動作しない。

このとき、図９に関連技術として示したメモリシステムと異なり、データバスの分岐が生じないため、メモリチップとコントローラ（ＣＮＴ１）との間における信号品質の悪化を防ぐことができる。

なお、図３に示すメモリシステムの構成において、バッファリングを行うことは必須ではないものの、特許文献１のように同時にバッファリングも行うことで、さらに信号品質を向上させることも可能となる。

以下、図面を参照しつつ、本発明に係るメモリシステムについて、さらに詳細に説明する。

図２を参照すると、本発明に係るメモリシステムは、コントローラ（ＣＮＴ１）と、第１のデータバス（ＤＱ＿Ａ）を介してコントローラに接続された第１のメモリモジュール（Ｄ１）と、第１のデータバス（ＤＱ＿Ａ）とは電気的に分離された第２のデータバス（ＤＱ＿Ｂ）を介してコントローラ（ＣＮＴ１）に接続された第２のメモリモジュール（Ｄ２）とを備え、第１のメモリモジュール（Ｄ１）は、第１のメモリチップ（Ｍ１）および第２のメモリチップ（Ｍ２）と、第１のデータバス（ＤＱ＿Ａ）に接続された第１のデータ端子（Ｔ１）と、第１のデータ端子（Ｔ１）を第１のメモリチップ（Ｍ１）および第２のメモリチップ（Ｍ２）のうちのいずれに対して電気的に接続するかを切り替える第１のスイッチ部（Ｓ１）とを備え、第２のメモリモジュール（Ｄ２）は、第３のメモリチップ（Ｍ３）および第４のメモリチップ（Ｍ４）と、第２のデータバス（ＤＱ＿Ｂ）に接続された第２のデータ端子（Ｔ２）と、第２のデータ端子（Ｔ２）を第３のメモリチップ（Ｍ３）および第４のメモリチップ（Ｍ４）のうちのいずれに対して電気的に接続するかを切り替える第２のスイッチ部（Ｓ２）とを備えることが好ましい。

図２を参照すると、第１のメモリモジュール（Ｄ１）は、第１のモジュール基板（Ｂ１）の第１の面に第１のメモリチップ（Ｍ１）を有するとともに、第１のモジュール基板（Ｂ１）の第２の面に第２のメモリチップ（Ｍ２）を有し、第２のメモリモジュール（Ｄ２）は、第２のモジュール基板（Ｂ２）の第１の面に第３のメモリチップ（Ｍ３）を有するとともに、第２のモジュール基板（Ｂ２）の第２の面に第４のメモリチップ（Ｍ４）を有していてもよい。また、第１のメモリモジュール（Ｄ１）は、第１のモジュール基板（Ｂ１）の前記第１の面において、第１のデータ端子（Ｔ１）を有し、第２のメモリモジュール（Ｄ２）は、第２のモジュール基板（Ｂ２）の前記第１の面において、第２のデータ端子（Ｔ２）を有していてもよい。さらに、第１のメモリモジュール（Ｄ１）は、第１のモジュール基板（Ｂ１）の前記第１の面において、第１のメモリチップ（Ｍ１）と第１のデータ端子（Ｔ１）との間に、第１のスイッチ部（Ｓ１）を有し、第２のメモリモジュール（Ｄ２）は、第２のモジュール基板（Ｂ２）の前記第１の面において、第３のメモリチップ（Ｍ３）と第２のデータ端子（Ｔ２）との間に、第２のスイッチ部（Ｓ２）を有していてもよい。

また、第１のスイッチ部（Ｓ１）は、第１のメモリチップ（Ｍ１）または第２のメモリチップ（Ｍ２）とコントローラ（ＣＮＴ１）との間でやり取りされるデータをバッファリングする機能を有し、第２のスイッチ部（Ｓ２）は、第３のメモリチップ（Ｍ３）または第４メモリチップ（Ｍ４）とコントローラ（ＣＮＴ１）との間でやり取りされるデータをバッファリングする機能を有することが好ましい。

さらに、第１のメモリチップ（Ｍ１）および第３のメモリチップ（Ｍ３）は、第１のチップセレクト信号（ＣＳ０）が活性である場合に動作し、第２のメモリチップ（Ｍ２）および第４のメモリチップ（Ｍ４）は、第２のチップセレクト信号（ＣＳ１）が活性である場合に動作し、第１のチップセレクト信号（ＣＳ０）および第２のチップセレクト信号（ＣＳ１）は、一方が活性である場合には他方は非活性であるようにしてもよい。

図１を参照すると、第１のメモリモジュール（Ｄ１）および第２のメモリモジュール（Ｄ２）は、それぞれ、コマンド／アドレス信号をバッファリングするレジスタ（Ｒ１、Ｒ２）を備えていることが好ましい。

図４および図５を参照すると、第１のスイッチ部（ＳＸ１）は、第１のデータ端子（Ｔ１）に対して第１のメモリチップ（Ｍ１）および第２のメモリチップ（Ｍ２）のうちの一方を電気的に接続するとともに、第２のデータバス（ＤＱ＿Ｂ）と電気的に接続可能なデータ端子（Ｔ１１）に対して他方を電気的に接続するクロスバススイッチであり、第２のスイッチ部（ＳＸ２）は、第２のデータ端子（Ｔ２）に対して第３のメモリチップ（Ｍ３）および第４のメモリチップ（Ｍ４）のうちの一方を電気的に接続するとともに、第１のデータバス（ＤＱ＿Ａ）と電気的に接続可能なデータ端子（Ｔ１２）に対して他方を電気的に接続するクロスバススイッチであってもよい。

図６を参照すると、第１のメモリモジュール（Ｄ１）は、複数の第１のメモリチップ（Ｍ１＿０、Ｍ１＿１）および複数の第２のメモリチップ（Ｍ２＿０、Ｍ２＿１）、ならびに、複数の第１のデータ端子（Ｔ１＿０、Ｔ１＿１）とを備え、第１のスイッチ部（ＳＬ０）は、複数の第１のデータ端子（Ｔ１＿０、Ｔ１＿１）を複数の第１のメモリチップ（Ｍ１＿０、Ｍ１＿１）および複数の第２のメモリチップ（Ｍ２＿０、Ｍ２＿１）のうちのいずれに対して電気的に接続するかを切り替えるようにしてもよい。

図７を参照すると、メモリシステムは、第１のデータバス（ＤＱ＿Ａ）を介してコントローラ（ＣＮＴ３）に接続された第３のメモリモジュール（Ｄ３）と、第２のデータバス（ＤＱ＿Ｂ）を介してコントローラ（ＣＮＴ３）に接続された第４のメモリモジュール（Ｄ４）とをさらに備え、第３のメモリモジュール（Ｄ３）は、第５のメモリチップ（Ｍ５）および第６のメモリチップ（Ｍ６）と、第１のデータバス（ＤＱ＿Ａ）に接続された第３のデータ端子（Ｔ３）と、第３のデータ端子（Ｔ３）を第５のメモリチップ（Ｍ５）および第６のメモリチップ（Ｍ６）のうちのいずれに対して電気的に接続するかを切り替える第３のスイッチ部（Ｓ３）とを備え、第４のメモリモジュール（Ｄ４）は、第７のメモリチップ（Ｍ７）および第８のメモリチップ（Ｍ８）と、第２のデータバス（ＤＱ＿Ｂ）に接続された第４のデータ端子（Ｔ４）と、第４のデータ端子（Ｔ４）を第７のメモリチップ（Ｍ７）および第８のメモリチップ（Ｍ８）のうちのいずれに対して電気的に接続するかを切り替える第４のスイッチ部（Ｓ４）とを備えていてもよい。

本発明に係るメモリシステムによると、例えば、第１のスイッチ部（Ｓ１）により第１のメモリチップ（Ｍ１）が第１のデータ端子（Ｔ１）に接続されている場合には、第１のスイッチ（Ｓ１）のみが第１のデータバス（ＤＱ＿Ａ）に接続され、第２のメモリチップ（Ｍ２）と第１のデータバス（ＤＱ＿Ａ）とは電気的に分離される。同様に、第１のスイッチ部（Ｓ１）により第２のメモリチップ（Ｍ２）が第１のデータ端子（ＤＱ＿Ａ）に接続されている場合には、第２のメモリチップ（Ｍ２）のみが第１のデータバス（ＤＱ＿Ａ）に接続され、第１のメモリチップ（Ｍ１）と第１のデータバス（ＤＱ＿Ａ）とは電気的に分離される。したがって、本発明に係るメモリシステムおよびメモリモジュールによると、メモリチップ（Ｍ１／Ｍ２）とコントローラ（ＣＮＴ１）とを接続するデータバス（ＤＱ＿Ａ）の途中で配線の分岐が生じることがなくなり、メモリチップ（Ｍ１／Ｍ２）とコントローラ（ＣＮＴ１）との間において高い信号品質を実現し得る。

（実施形態１）
第１の実施形態に係るメモリシステムについて、図面を参照して説明する。図１は、本実施形態に係るメモリシステムの構成を一例として示す図である。図１は、メモリシステムの全体の平面図である。ただし、構成を見やすくするために、モジュール基板を立体的に表示した。

図１を参照すると、本実施形態のメモリシステムは、コントローラＣＮＴ１と、２枚のメモリモジュールとを備えている。第１のメモリモジュールは、モジュール基板Ｂ１の表面において、メモリチップＭ１＿０〜Ｍ１＿７、データ端子Ｔ１＿０〜Ｔ１＿７、スイッチ部Ｓ１＿０〜Ｓ１＿７およびレジスタＲ１を備え、モジュール基板Ｂ１の裏面において、メモリチップＭ２＿０〜Ｍ２＿７を備えている。同様に、第２のメモリモジュールは、モジュール基板Ｂ２の表面において、メモリチップＭ３＿０〜Ｍ３＿７、データ端子Ｔ２＿０〜Ｔ２＿７、スイッチ部Ｓ２＿０〜Ｓ２＿７およびレジスタＲ２を備え、モジュール基板Ｂ２の裏面において、メモリチップＭ４＿０〜Ｍ４＿７を備えている。

モジュール基板Ｂ１の表面に設けられたデータ端子Ｔ１＿０は、データバスＤＱ＿Ａ（０〜３）に接続されている。同様に、データ端子Ｔ１＿１〜Ｔ１＿７は、それぞれ、データバスＤＱ＿Ａ（４〜７）ないしＤＱ＿Ａ（２８〜３１）に接続されている。一方、モジュール基板Ｂ２の表面に設けられたデータ端子Ｔ２＿０は、データバスＤＱ＿Ｂ（３２〜３５）に接続されている。同様に、データ端子Ｔ２＿１〜Ｔ２＿７は、それぞれ、データバスＤＱ＿Ｂ（３６〜３９）ないしＤＱ＿Ｑ（６０〜６３）に接続されている。

レジスタＲ１およびＲ２は、それぞれ、メモリモジュールＤ１、Ｄ２の略中央部に設けられている。レジスタＲ１およびＲ２は、それぞれ、入力信号（コマンド／アドレス信号ＣＯＭ／ＡＤＤ）をバッファリングし、各メモリチップに供給する。

モジュール基板Ｂ１の表面に設けられたレジスタＲ１は、コントローラＣＮＴ１からチップセレクト信号ＣＳ０／１、コマンド／アドレス信号ＣＯＭ／ＡＤＤを受信し、モジュール基板Ｂ１の表面に設けられたメモリチップＭ１＿０〜Ｍ１＿７へチップセレクト信号ＣＳ０を出力し、モジュール基板Ｂ１の裏面に設けられたメモリチップＭ２＿０〜Ｍ２＿７へチップセレクト信号ＣＳ１を出力し、コマンド／アドレス信号をモジュール基板Ｂ１上の各メモリチップへ出力し、スイッチ信号ＳＷ０をスイッチＳ１＿０〜Ｓ１＿７へ出力する。

モジュール基板Ｂ２の表面に設けられたレジスタＲ２は、コントローラＣＮＴ１からチップセレクト信号ＣＳ０／１、コマンド／アドレス信号ＣＯＭ／ＡＤＤを受信し、モジュール基板Ｂ２の表面に設けられたメモリチップＭ３＿０〜Ｍ３＿７へチップセレクト信号ＣＳ０を出力し、モジュール基板Ｂ２の裏面に設けられたメモリチップＭ４＿０〜Ｍ４＿７へチップセレクト信号ＣＳ１を出力し、コマンド／アドレス信号をモジュール基板Ｂ２上の各メモリチップへ出力し、スイッチ信号ＳＷ０をスイッチＳ２＿０〜Ｓ２＿７へ出力する。

モジュール基板Ｂ１の表面に設けられたメモリチップＭ１＿０〜Ｍ１＿７は、レジスタＲ１から出力されたチップセレクト信号ＣＳ０が活性である場合に、レジスタＲ１から出力されたコマンド／アドレス信号ＣＯＭ／ＡＤＤに従って動作する。一方、モジュール基板Ｂ１の裏面に設けられたメモリチップＭ２＿０〜Ｍ２＿７は、レジスタＲ１から出力されたチップセレクト信号ＣＳ１が活性である場合に、レジスタＲ１から出力されたコマンド／アドレス信号ＣＯＭ／ＡＤＤに従って動作する。チップセレクト信号ＣＳ０およびＣＳ１は、一方が活性である場合には他方は非活性である。

モジュール基板Ｂ２の表面に設けられたメモリチップＭ３＿０〜Ｍ３＿７は、レジスタＲ２から出力されたチップセレクト信号ＣＳ０が活性である場合に、レジスタＲ２から出力されたコマンド／アドレス信号ＣＯＭ／ＡＤＤに従って動作する。一方、モジュール基板Ｂ２の裏面に設けられたメモリチップＭ４＿０〜Ｍ４＿７は、レジスタＲ２から出力されたチップセレクト信号ＣＳ１が活性である場合に、レジスタＲ２から出力されたコマンド／アドレス信号ＣＯＭ／ＡＤＤに従って動作する。

モジュール基板Ｂ１の表面に設けられたスイッチ部Ｓ１＿０は、レジスタＲ１から出力されたスイッチ信号ＳＷ０に応じて、モジュール基板Ｂ１の表面に設けられたメモリチップＭ１＿０およびモジュール基板Ｂ１の裏面に設けられたメモリチップＭ２＿０のいずれか一方を選択して、データバスＤＱ＿Ａ（０〜３）に接続されたデータ端子Ｔ１＿０に対して、電気的に接続する。なお、スイッチ部Ｓ１＿０以外のスイッチ部Ｓ１＿１〜Ｓ１＿７の動作は、スイッチ部Ｓ１＿０の動作と同様であることから、説明を省略する。

モジュール基板Ｂ２の表面に設けられたスイッチ部Ｓ２＿０は、レジスタＲ２から出力されたスイッチ信号ＳＷ０に応じて、モジュール基板Ｂ２の表面に設けられたメモリチップＭ３＿０およびモジュール基板Ｂ２の裏面に設けられたメモリチップＭ４＿０のいずれか一方を選択して、データバスＤＱ＿Ｂ（３２〜３５）に接続されたデータ端子Ｔ２＿０に対して、電気的に接続する。なお、スイッチ部Ｓ２＿０以外のスイッチ部Ｓ２＿１〜Ｓ２＿７の動作は、スイッチ部Ｓ２＿０の動作と同様であることから、説明を省略する。

図２は、メモリシステム全体の側面図である。なお、説明の簡単化のため、メモリチップＭ１＿０〜Ｍ１＿７、Ｍ２＿０〜Ｍ２＿７、Ｍ３＿０〜Ｍ３＿７、および、Ｍ４＿０〜Ｍ４＿７（図１）を、それぞれ、メモリチップＭ１、Ｍ２、Ｍ３およびＭ４と総称する。同様に、データ端子Ｔ１＿０〜Ｔ１＿７およびＴ２＿０〜Ｔ２＿７（図１）を、それぞれ、データ端子Ｔ１およびＴ２と総称する。また、スイッチ部Ｓ１＿０〜Ｓ１＿７およびＳ２＿０〜Ｓ２＿７（図１）を、それぞれ、スイッチ部Ｓ１およびＳ２と総称する。

図２を参照すると、メモリモジュールＤ１は、データバスＤＱ＿Ａを介してコントローラＣＮＴ１に接続されている。一方、メモリモジュールＤ２は、データバスＤＱ＿Ａとは電気的に分離されたデータバスＤＱ＿Ｂを介してコントローラＣＮＴ１に接続されている。

メモリモジュールＤ１は、メモリチップＭ１およびＭ２と、データ端子Ｔ１と、スイッチ部Ｓ１とを備えている。メモリモジュールＤ１は、モジュール基板Ｂ１の表面にメモリチップＭ１を有するとともに、モジュール基板Ｂ１の裏面にメモリチップＭ２を有する。また、メモリモジュールＤ１は、モジュール基板Ｂ１の表面において、データ端子Ｔ１を有する。メモリモジュールＤ１は、モジュール基板Ｂ１の表面において、メモリチップＭ１とデータ端子Ｔ１との間に、スイッチ部Ｓ１を有する。データ端子Ｔ１は、データバスＤＱ＿Ａに接続されている。

同様に、メモリモジュールＤ２は、メモリチップＭ３およびＭ４と、データ端子Ｔ２と、スイッチ部Ｓ２とを備えている。メモリモジュールＤ２は、モジュール基板Ｂ２の表面にメモリチップＭ３を有するとともに、モジュール基板Ｂ２の裏面にメモリチップＭ４を有する。同様に、メモリモジュールＤ２は、モジュール基板Ｂ２の表面において、データ端子Ｔ２を有する。メモリモジュールＤ２は、モジュール基板Ｂ２の表面において、メモリチップＭ３とデータ端子Ｔ２との間に、スイッチ部Ｓ２を有する。データ端子Ｔ２は、データバスＤＱ＿Ｂに接続されている。

メモリモジュールＤ１において、スイッチ部Ｓ１は、メモリチップＭ１およびＭ２のうちのいずれに対してデータ端子Ｔ１を電気的に接続するかを切り替える。スイッチ部Ｓ１は、メモリチップＭ１またはＭ２とコントローラＣＮＴ１との間でやり取りされるデータをバッファリングする機能を有していてもよい（図８参照）。

同様に、メモリモジュールＤ２において、スイッチ部Ｓ２は、メモリチップＭ３およびＭ４のうちのいずれに対してデータ端子Ｔ２を電気的に接続するかを切り替える。スイッチ部Ｓ２は、メモリチップＭ３またはＭ４とコントローラＣＮＴ１との間でやり取りされるデータをバッファリングする機能を有していてもよい。

表面側のグループに含まれるメモリチップＭ１およびＭ３は、チップセレクト信号ＣＳ０によって活性化される。一方、裏面側のグループに含まれるメモリチップＭ２およびＭ４は、チップセレクト信号ＣＳ１によって活性化される。すなわち、メモリチップＭ１およびＭ３は、チップセレクト信号ＣＳ０が活性である場合に動作し、メモリチップＭ２およびメモリチップＭ４は、チップセレクト信号ＣＳ１が活性である場合に動作する。ここで、チップセレクト信号ＣＳ０およびＣＳ１は、一方が活性である場合には他方は非活性である。

チップセレクト信号ＣＳ０、ＣＳ１は同時に選択されないチップセレクト信号であるため、一見すると、スイッチ回路は不要であるように思われる。しかしながら、スイッチ回路を挟まずに、データバスＤＱ＿ａ、ＤＱ＿ｂをショートさせると、その部分で分岐（スタブ）が発生する。スイッチ部を設けることで、分岐が生じるのを防ぐことが可能となる。

次に、図２を参照しつつ、ライト動作を例に説明する。メモリモジュールＤ１、Ｄ２の表面側のメモリチップＭ１およびＭ３にアクセスする場合、コントローラＣＮＴ１はライトコマンドおよびデータ信号（０〜６３）とともに、チップセレクト信号としてＣＳ０：Ｌ、ＣＳ１：Ｈ（すなわち、両メモリモジュールについて表面側を選択）、スイッチ信号としてＳＷ：Ｈ（すなわち、スイッチ部を、表面を選択するように切り替える）を出力する。このとき、図２に示すように、スイッチ部Ｓ１は、メモリチップＭ１とデータバスＤＱ＿Ａに接続されたデータ端子Ｔ１とを、データバスＤＱ＿ａを介して接続する。一方、スイッチ部Ｓ２は、メモリチップＭ３とデータバスＤＱ＿Ｂに接続されたデータ端子Ｔ２とを、データバスＤＱ＿ｃを介して接続する。

一方、裏面側のメモリチップＭ２およびＭ４にアクセスする場合には、コントローラＣＮＴ１は、チップセレクト信号としてＣＳ０：Ｈ、ＣＳ１：Ｌ、スイッチ信号としてＳＷ：Ｌを出力する。このとき、図２に示した態様とは逆に、スイッチ部Ｓ１は、メモリチップＭ２とデータバスＤＱ＿Ａに接続されたデータ端子Ｔ１とを、データバスＤＱ＿ｂを介して接続する。一方、スイッチ部Ｓ２は、メモリチップＭ４とデータバスＤＱ＿Ｂに接続されたデータ端子Ｔ２とを、データバスＤＱ＿ｄを介して接続する。なお、リードコマンドについても、同様に、裏面／表面側が選択される。

本実施形態の構成によると、コントローラＣＮＴ１とメモリチップとの間のデータバスにおいてスタブが形成されることがなくなり、高い信号品質を実現したメモリシステムを構築することが可能となる。

（実施形態２）
第２の実施形態に係るメモリシステムについて、図面を参照して説明する。図４は、本実施形態に係るメモリシステムの構成を示す図である。本実施形態のメモリシステムは、各メモリモジュールに６４本分のデータバスが設けられている点において、第１の実施形態のメモリシステムと相違する。本実施形態に係るメモリシステムに含まれるメモリモジュールによると、関連技術として図９に示したメモリシステムにおいても利用可能となる。

図４を参照すると、本実施形態のメモリシステムでは、メモリモジュールＤ１はスイッチ部ＳＸ１を有する。一方、メモリモジュールＤ２は、スイッチ部ＳＸ２を有する。本実施形態のメモリシステムでは、スイッチ部ＳＸ１およびＳＸ２として、クロスバススイッチが用いられる。このとき、メモリモジュールＤ１およびＤ２のそれぞれのモジュール基板Ｂ１およびＢ２の両面に、データ端子Ｔ１、Ｔ１１、Ｔ２、Ｔ１２（３２個ずつ）が設けられている。

スイッチ部ＳＸ１は、メモリチップＭ１およびＭ２のうちの一方をデータ端子Ｔ１に対して電気的に接続するとともに、他方をデータバスＤＱ＿Ｂと接続可能なデータ端子Ｔ１１に対して電気的に接続する。同様に、スイッチ部ＳＸ２は、メモリチップＭ３およびＭ４のうちの一方をデータ端子Ｔ２に対して電気的に接続するとともに、他方をデータバスＤＱ＿Ａと接続可能なデータ端子Ｔ１２に対して電気的に接続する。

図４に示すように、第１の実施形態のメモリシステムと同一のメモリシステムにおいて、このメモリモジュールを利用する場合には、モジュール基板Ｂ１、Ｂ２それぞれの片面の３２個のデータ端子Ｔ１１、Ｔ１２は非接続となる。したがって、第１の実施形態のメモリシステムと同様に、本実施形態のメモリシステムにおいてもスタブは形成されない。

図５は、本実施形態におけるメモリモジュールを、図９に示したメモリシステムにおいて利用したときの様子を示す図である。この場合には、図９に示したメモリシステムと同様の制御が可能となる。なお、既存のメモリモジュールにはスイッチ信号ＳＷ０は存在しないものの、ＶＤＤ等の信号線をＳＷ０に接続することで、クロスバススイッチであるスイッチ部ＳＸ１およびＳＸ２を図５のように固定することが可能となる。このようなメモリモジュールとすることで、様々なシステムにおいて利用可能な汎用性の高いメモリモジュールを提供することが可能となる。

（実施形態３）
第３の実施形態に係るメモリシステムについて、図面を参照して説明する。図６は、本実施形態のメモリシステムの構成を一例として示す図である。第１の実施形態（図１）においては、１組の表裏面のメモリチップに対して１つのスイッチ部（バッファ回路を含む）が設けられている。一方、本実施形態では、例えば、２組の表裏面のメモリチップに対して、１つのスイッチ部（ただし、２チップ分のスイッチ回路／バッファ回路を含む）を設けるようにしている。

図６を参照すると、モジュール基板Ｂ１の表面のメモリチップＭ１＿０、Ｍ１＿１とモジュール基板Ｂ１の裏面のメモリチップＭ２＿０、Ｍ２＿１に対して、１つのスイッチ部ＳＬ０が設けられている。同様に、モジュール基板Ｂ１の表面のメモリチップＭ１＿６、Ｍ１＿７とモジュール基板Ｂ１の裏面のメモリチップＭ２＿６、Ｍ２＿７に対して、１つのスイッチ部ＳＬ１が設けられ、モジュール基板Ｂ２の表面のメモリチップＭ３＿０、Ｍ３＿１とモジュール基板Ｂ２の裏面のメモリチップＭ４＿０、Ｍ４＿１に対して、１つのスイッチ部ＳＬ２が設けられ、モジュール基板Ｂ２の表面のメモリチップＭ３＿６、Ｍ３＿７とモジュール基板Ｂ２の裏面のメモリチップＭ４＿６、Ｍ４＿７に対して、１つのスイッチ部ＳＬ３が設けられている。

本実施形態のメモリシステム（図６）の構成によると、第１の実施形態のメモリシステム（図１）の構成と比較して、スイッチ部の個数を削減することが可能となる。したがって、本実施形態に係るメモリシステムによると、スイッチ部の個数を削減することで部品点数が減少し、メモリシステムの製造コストを抑えることが可能となる。

（実施形態４）
第４の実施形態に係るメモリシステムについて、図面を参照して説明する。図７は、本実施形態のメモリシステムの構成を示す図である。本実施形態のメモリシステムは、２つのメモリモジュールＤ１、Ｄ２を備えた第１の実施形態のメモリシステム（図１、図２）に対して、さらに、メモリ容量を増設した場合に相当する。

図７を参照すると、本実施形態のメモリシステムは、第１の実施形態のメモリシステム（図２）に対して、さらに、２つのメモリモジュールＤ３、Ｄ４を備えている。

メモリモジュールＤ３は、データバスＤＱ＿Ａを介してコントローラＣＮＴ３に接続される。メモリモジュールＤ３は、メモリチップＭ５およびＭ６と、データ端子Ｔ３と、スイッチ部Ｓ３とを備えている。データ端子Ｔ３は、データバスＤＱ＿Ａに接続されている。スイッチ部Ｓ３は、メモリチップＭ５およびＭ６のうちのいずれに対してデータ端子Ｔ３を電気的に接続するかを切り替える。

一方、メモリモジュールＤ４は、データバスＤＱ＿Ｂを介してコントローラＣＮＴ３に接続される。メモリモジュールＤ４は、メモリチップＭ７およびＭ８と、データ端子Ｔ４と、スイッチ部Ｓ４とを備えている。データ端子Ｔ４は、データバスＤＱ＿Ｂに接続されている。スイッチ部Ｓ４は、メモリチップＭ７およびＭ８のうちのいずれに対してデータ端子Ｔ４を電気的に接続するかを切り替える。

本実施形態に係るメモリシステムにおいては、ペアとなる２つのメモリモジュール（例えばメモリモジュールＤ１とＤ３）についてスタブが存在する。しかしながら、本実施形態のメモリシステムによると、各メモリモジュールに対してそれぞれ、チップセレクト信号ＣＳ０〜ＣＳ３を割り付けてデータバスを４メモリモジュール分接続した場合と比較して、スタブによる信号品質の悪化を抑えることが可能となる。

（実施形態５）
第５の実施形態に係るメモリシステムについて、図面を参照して説明する。本実施形態のメモリシステムは、上記第１ないし第４の実施形態に係るメモリシステムにおいて、スイッチ部がバッファリング機能を備えている。

図８は、一例として、第２の実施形態に係るメモリシステム（図４）において、スイッチ部にバッファリング機能を付与した場合のスイッチ部の構成を示すブロック図である。図８を参照すると、スイッチ部は、インバータＩＶ０、スイッチ回路ＳＣ０、および、バッファ回路ＢＵＦＦ０を備えている。

スイッチ回路ＳＣ０は、Ｎチャネル・トランジスタＮ１〜Ｎ４およびＰチャネル・トランジスタＰ１〜Ｐ４を備えている。スイッチ回路ＳＣ０は、データバスＤＱ＿ａ、ＤＱ＿ｂと、データバスＤＱ＿ｐ、ＤＱ＿ｑとの間におけるデータの流れを切り替えるクロスバススイッチである。スイッチ回路ＳＣ０は、スイッチ信号ＳＷ０に応じて、データバスＤＱ＿ａとＤＱ＿ｐとの間、および、データバスＤＱ＿ｂとＤＱ＿ｑとの間を電気的に接続するか、データバスＤＱ＿ａとＤＱ＿ｑとの間、および、データバスＤＱ＿ｂとＤＱ＿ｐとの間を電気的に接続するか、を切り替える。

スイッチ信号ＳＷ０がハイレベルの場合には、Ｎチャンネル・トランジスタＮ１、Ｎ３およびＰチャンネル・トランジスタＰ１、Ｐ３がオン状態となり、Ｎチャンネル・トランジスタＮ２、Ｎ４およびＰチャンネル・トランジスタＰ２、Ｐ４がオフ状態となる。このとき、データバスＤＱ＿ａとデータバスＤＱ＿ｐとの間が導通状態となるとともに、データバスＤＱ＿ｂとデータバスＤＱ＿ｑとの間が導通状態となる。

一方、スイッチ信号ＳＷ０がロウレベルの場合には、Ｎチャンネル・トランジスタＮ２、Ｎ４およびＰチャンネル・トランジスタＰ２、Ｐ４がオン状態となり、Ｎチャンネル・トランジスタＮ１、Ｎ３およびＰチャンネル・トランジスタＰ１、Ｐ３がオフ状態となる。このとき、データバスＤＱ＿ａとデータバスＤＱ＿ｑとの間が導通状態となるとともに、データバスＤＱ＿ｂとデータバスＤＱ＿ｐとの間が導通状態となる。

バッファ回路ＢＵＦＦ０は、データバスＤＱ＿ｐ、ＤＱ＿ｑとやり取りするデータを府バッファリングする。

本実施形態に係るメモリシステムによると、メモリチップとコントローラとを接続するデータバスの途中で配線の分岐を防ぐことで、メモリチップとコントローラとの間において高い信号品質を実現するとともに、バッファリング機能により、信号品質をさらに向上させることが可能となる。

なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Ｂ１〜Ｂ４ モジュール基板
ＢＵＦＦ０ バッファ回路
ＣＮＴ１〜ＣＮＴ３、ＣＮＴ１０ コントローラ
ＣＯＭ／ＡＤＤ コマンド／アドレス信号
ＣＳ０、ＣＳ１ チップセレクト信号
Ｄ１〜Ｄ４、Ｄ１０、Ｄ２０ メモリモジュール
ＤＱ＿Ａ、ＤＱ＿Ｂ、ＤＱ＿ａ〜ＤＱ＿ｄ、ＤＱ＿ｐ、ＤＱ＿ｑ データバス
ＩＶ０ インバータ
Ｍ１、Ｍ１＿０〜Ｍ１＿７、Ｍ２、Ｍ２＿０〜Ｍ２＿７ メモリチップ
Ｍ３、Ｍ３＿０〜Ｍ３＿７、Ｍ４、Ｍ４＿０〜Ｍ４＿７ メモリチップ
Ｍ１０〜Ｍ１７、Ｍ２０〜Ｍ２７ メモリチップ
Ｍ３０〜Ｍ３７、Ｍ４０〜Ｍ４７ メモリチップ
Ｎ１〜Ｎ４ Ｎチャネル・トランジスタ
Ｐ１〜Ｐ４ Ｐチャネル・トランジスタ
Ｒ１、Ｒ２ レジスタ
Ｓ１、Ｓ１＿０〜Ｓ１＿７、Ｓ２、Ｓ２＿０〜Ｓ２＿７ スイッチ部
Ｓ３、Ｓ４、ＳＸ１、ＳＸ２、ＳＬ０〜ＳＬ３ スイッチ部
ＳＣ０ スイッチ回路
ＳＷ０、ＳＷ１ スイッチ信号
Ｔ１、Ｔ１＿０〜Ｔ１＿７、Ｔ２、Ｔ２＿０〜Ｔ２＿７ データ端子
Ｔ１１、Ｔ１２、Ｔ３、Ｔ４ データ端子

Claims (19)

1. コントローラと、
   第１のデータバスを介して前記コントローラに接続された第１のメモリモジュールと、
   前記第１のデータバスとは電気的に分離された第２のデータバスを介して前記コントローラに接続された第２のメモリモジュールと、を備え、
   前記第１のメモリモジュールは、第１のメモリチップおよび第２のメモリチップと、
   前記第１のデータバスに接続された第１のデータ端子と、
   前記第１のデータ端子を前記第１のメモリチップおよび前記第２のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第１のスイッチ部と、を備え、
   前記第２のメモリモジュールは、第３のメモリチップおよび第４のメモリチップと、
   前記第２のデータバスに接続された第２のデータ端子と、
   前記第２のデータ端子を前記第３のメモリチップおよび前記第４のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第２のスイッチ部と、を備えることを特徴とするメモリシステム。
2. 前記第１のメモリモジュールは、第１のモジュール基板の第１の面に前記第１のメモリチップを有するとともに、該第１のモジュール基板の第２の面に前記第２のメモリチップを有し、
   前記第２のメモリモジュールは、第２のモジュール基板の第１の面に前記第３のメモリチップを有するとともに、該第２のモジュール基板の第２の面に前記第４のメモリチップを有することを特徴とする、請求項１に記載のメモリシステム。
3. 前記第１のメモリモジュールは、前記第１のモジュール基板の前記第１の面において、前記第１のデータ端子を有し、
   前記第２のメモリモジュールは、前記第２のモジュール基板の前記第１の面において、前記第２のデータ端子を有することを特徴とする、請求項２に記載のメモリシステム。
4. 前記第１のメモリモジュールは、前記第１のモジュール基板の前記第１の面において、前記第１のメモリチップと前記第１のデータ端子との間に、前記第１のスイッチ部を有し、
   前記第２のメモリモジュールは、前記第２のモジュール基板の前記第１の面において、前記第３のメモリチップと前記第２のデータ端子との間に、前記第２のスイッチ部を有することを特徴とする、請求項３に記載のメモリシステム。
5. 前記第１のスイッチ部は、前記第１のメモリチップまたは前記第２のメモリチップと前記コントローラとの間でやり取りされるデータをバッファリングする機能を有し、
   前記第２のスイッチ部は、前記第３のメモリチップまたは前記第４メモリチップと前記コントローラとの間でやり取りされるデータをバッファリングする機能を有することを特徴とする、請求項１ないし４のいずれか１項に記載のメモリシステム。
6. 前記第１のメモリチップおよび前記第３のメモリチップは、第１のチップセレクト信号が活性である場合に動作し、
   前記第２のメモリチップおよび前記第４のメモリチップは、第２のチップセレクト信号が活性である場合に動作し、
   前記第１のチップセレクト信号および前記第２のチップセレクト信号は、一方が活性である場合には他方は非活性であることを特徴とする、請求項１ないし５のいずれか１項に記載のメモリシステム。
7. 前記第１のメモリモジュールおよび前記第２のメモリモジュールは、それぞれ、コマンド／アドレス信号をバッファリングするレジスタを備えていることを特徴とする、請求項１ないし６のいずれか１項に記載のメモリシステム。
8. 前記第１のスイッチ部は、前記第１のデータ端子に対して前記第１のメモリチップおよび前記第２のメモリチップのうちの一方を電気的に接続するとともに、前記第２のデータバスと電気的に接続可能なデータ端子に対して他方を電気的に接続するクロスバススイッチであり、
   前記第２のスイッチ部は、前記第２のデータ端子に対して前記第３のメモリチップおよび前記第４のメモリチップのうちの一方を電気的に接続するとともに、前記第１のデータバスと電気的に接続可能なデータ端子に対して他方を電気的に接続するクロスバススイッチであることを特徴とする、請求項１ないし７のいずれか１項に記載のメモリシステム。
9. 前記第１のメモリモジュールは、複数の前記第１のメモリチップおよび複数の前記第２のメモリチップ、ならびに、複数の前記第１のデータ端子と、を備え、
   前記第１のスイッチ部は、前記複数の第１のデータ端子を前記複数の第１のメモリチップおよび前記複数の第２のメモリチップのうちのいずれに対して電気的に接続するかを切り替えることを特徴とする、請求項１ないし８のいずれか１項に記載のメモリシステム。
10. 前記第１のデータバスを介して前記コントローラに接続された第３のメモリモジュールと、
    前記第２のデータバスを介して前記コントローラに接続された第４のメモリモジュールと、をさらに備え、
    前記第３のメモリモジュールは、第５のメモリチップおよび第６のメモリチップと、
    前記第１のデータバスに接続された第３のデータ端子と、
    前記第３のデータ端子を前記第５のメモリチップおよび前記第６のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第３のスイッチ部と、を備え、
    前記第４のメモリモジュールは、第７のメモリチップおよび第８のメモリチップと、
    前記第２のデータバスに接続された第４のデータ端子と、
    前記第４のデータ端子を前記第７のメモリチップおよび前記第８のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第４のスイッチ部と、を備えることを特徴とする、請求項１ないし９のいずれか１項に記載のメモリシステム。
11. コントローラと、第１のデータバスを介して該コントローラに接続される第１のメモリモジュールと、該第１のデータバスとは電気的に分離された第２のデータバスを介して該コントローラに接続される第２のメモリモジュールと、を有するメモリシステムにおける該第１のメモリモジュールであって、
    第１のメモリチップおよび第２のメモリチップと、
    前記第１のデータバスに接続されたデータ端子と、
    前記データ端子を前記第１のメモリチップおよび前記第２のメモリチップのうちのいずれに対して電気的に接続するかを切り替えるスイッチ部と、を備えることを特徴とするメモリモジュール。
12. モジュール基板の第１の面に前記第１のメモリチップを有するとともに、該モジュール基板の第２の面に前記第２のメモリチップを有することを特徴とする、請求項１１に記載のメモリモジュール。
13. 前記モジュール基板の前記第１の面において、前記データ端子を有することを特徴とする、請求項１２に記載のメモリモジュール。
14. 前記モジュール基板の前記第１の面において、前記第１のメモリチップと前記データ端子との間に、前記スイッチ部を有することを特徴とする、請求項１３に記載のメモリモジュール。
15. 前記スイッチ部は、前記第１のメモリチップまたは前記第２のメモリチップと前記コントローラとの間でやり取りされるデータをバッファリングする機能を有することを特徴とする、請求項１１ないし１４のいずれか１項に記載のメモリモジュール。
16. 前記第１のメモリチップは、第１のチップセレクト信号が活性である場合に動作し、
    前記第２のメモリチップは、第２のチップセレクト信号が活性である場合に動作し、
    前記第１のチップセレクト信号および前記第２のチップセレクト信号は、一方が活性である場合には他方は非活性であることを特徴とする、請求項１１ないし１５のいずれか１項に記載のメモリモジュール。
17. コマンド／アドレス信号をバッファリングするレジスタを備えていることを特徴とする、請求項１１ないし１６のいずれか１項に記載のメモリモジュール。
18. 前記スイッチ部は、前記データ端子に対して前記第１のメモリチップおよび前記第２のメモリチップのうちの一方を電気的に接続するとともに、前記第２のデータバスと電気的に接続可能なデータ端子に対して他方を電気的に接続するクロスバススイッチであることを特徴とする、請求項１１ないし１７のいずれか１項に記載のメモリモジュール。
19. 複数の前記第１のメモリチップおよび複数の前記第２のメモリチップ、ならびに、複数の前記データ端子と、を備え、
    前記スイッチ部は、前記複数の第１のデータ端子を前記複数の第１のメモリチップおよび前記複数の第２のメモリチップのうちのいずれに対して電気的に接続するかを切り替えることを特徴とする、請求項１１ないし１８のいずれか１項に記載のメモリモジュール。

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