KR950014904B1 - 반도체 집적회로 - Google Patents

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KR950014904B1
KR950014904B1 KR1019920000285A KR920000285A KR950014904B1 KR 950014904 B1 KR950014904 B1 KR 950014904B1 KR 1019920000285 A KR1019920000285 A KR 1019920000285A KR 920000285 A KR920000285 A KR 920000285A KR 950014904 B1 KR950014904 B1 KR 950014904B1
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츠구오 고바야시
가즈타카 노가미
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도.
제2도는 본 발명의 제2실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도.
제3도는 본 발명의 제3실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도.
제4도는 본 발명의 제4실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도.
제5도는 본 발명의 제5실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도.
제6도는 본 발명의 제6실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도.
제7도는 종래의 포트셀의 어레이로 구성된 메모리 블럭과 단일 포트셀의 어레이로 구성된 메모리 블럭을 갖춘 반도체 집적회로의 일부를 나타낸 구성 설명도.
제8도는 제7도에 도시된 집적회로에서의 메모리부를 동작시키는 지연 타이밍의 예를 나타낸 도면.
제9도는 종래의 단일 포트셀의 어레이로만 구성된 복수개의 메모리 블럭을 갖춘 반도체 집적회로의 일부를 나타낸 구성 설명도.
* 도면의 주요부분에 대한 부호의 설명
7 : 이중 포트셀 10,31,32,32',55,65,91,92 : 메모리 블럭
13,30,53,63 : 단일 포트셀 33 : 워드선
34,34' : 워드선 래치회로 35,35',36,36' : 어드레스 버퍼회로
37,37' : 어드레스 절환회로 38,38' : 어드레스 디코더
39,67,98 : 제어회로 41,42 : 열어드레스 절환회로
43,44 : 제어회로 45 : 열어드레스 절환회로
46 : 행어드레스 절환회로 47 : 전단 디코더
48 : 행디코더 49,59 : 열워드선
51,61 : 보조 워드선 52,62 : 메인 워드선
54,64 : 비트선 56,66,93,94,SA : 감지증폭기
57 : 열워스선 래치회로 58 : 행워드선 래치회로
70 : 논리회로 77 : 제어회로
81 : MPU 버스 83 : 시스템 버스
95 : 비교기ㆍ히트생성회로 a,b : 어드레스 신호입력
c,/c : 어드레스 절환용 제어신호 d' : 열워드선 래치용 제어신호
d" : 행워드선 래치용 제어신호 d,/d : 워드선 래치용 제어신호
e,/e : 논리회로용 제어신호
[산업상의 이용분야]
본 발명은 복수개의 메모리 블럭을 갖춘 반도체 집적회로에 관한 것으로, 특히 복수개의 메모리 블럭에 대해 블럭마다 다른 메모리 억세스를 행할 필요가 있는 반도체 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
제7도는 종래의 복수개의 메모리 블럭으로 이루어진 메모리셀 어레이를 갖춘 집적회로에서의 메모리부를 나타낸 구성 설명도이다. 즉, 참조부호 10은 2개의 포트(port)로부터 각각 독립적으로 억세스할 수 있는 이중 포트 메모리셀(7…)의 어레이로 구성되어 있는 제1메모리 블럭이고, 15는 단일 포트 메모리셀(13…)의 어레이로 구성되어 있는 제2메모리 블럭으로, 상기 제1메모리블럭(10)의 1계통(系統)의 워드선(5…)이 연속적으로 설치되어 있다.
참조부호 1 및 2는 복수개(여기서는 2개)의 외부 인터페이스로부터 입력되는 어드레스 신호(a,b)에 대응해서 설치된 어드레스 버퍼회로이고, 3 및 4는 상기 2개의 어드레스 버퍼회로(1,2)에 대응해서 설치된 어드레스 디코더이며, 11 및 12는 상기 제1메모리 블럭(10)의 이중 포트에 대응해서 설치된 감지증폭기이고, 16은 제2메모리 블럭(15)에 대응해서 설치된 감지증폭기이다. 또 6…은 상기 제1메모리 블럭(10)의 다른 1계통의 워드선이고, 8… 및 9…는 상기 제1메모리 블럭(10)의 2계통의 비트선이며, 14…는 상기 제2메모리블럭(15)의 비트선이다.
상기와 같이 구성된 집적회로는, 복수개의 외부 인터페이스에 의해 억세스되는 메모리 블럭이 다르고, 어떤 인터페이스가 어떤 지연 타이밍에서 어떤 메모리 블럭으로 억세스하는지를 시분할(時分割) 사이클신호에 의해 규정하는 경우에 사용된다.
제8도는 제7도에 도시된 메모리회로를 동작시키는 지연 타이밍의 예를 나타낸 도면이다. 한쪽의 메모리블럭[A ; 여기서는 제1메모리 블럭(10)]에서는 2개의 외부 인터페이스로부터 어드레스 신호(a,b)에 의해 1사이클에 1회씩 합계 2회의 메모리억세스를 행하고, 다른쪽의 메모리 블럭[B ; 여기서는 제2메모리 블럭(15)]에서는 1개의 외부 인터페이스로부터 어드레스 신호(a)에 의해 메모리 억세스를 1사이클 기간동안 계속하는 것으로 한다.
그러나, 상기 종래의 집적회로에서는 2개의 외부 인터페이스로부터 입력되는 입력신호에 대응해서 어드레스 버퍼회로와, 디코더, 제1메모리 블럭에서의 워드선과 비트선 및, 제1메모리 블럭용 감지증폭기를 2계통으로 분리하여 설치할 필요가 있으므로, 외부 인터페이스가 1개인 경우와 비교하여 회로의 규모가 상당히 커지게 된다.
제9도는 제7도의 구성을 간략화하기 위해, 제1메모리 블럭(26)으로서 단일 포트셀(24…)의 어레이로 구성된 것을 사용하도록 변경한 종래의 예를 나타낸 것으로, 제7도와 동일한 부분에는 동일한 참조부호를 붙였다. 이 경우에는 제1메모리 블럭(26)에 대해 비트선 및 감지증폭기가 1조(組)로 족하지만, 2개의 외부 인터페이스로부터 입력되는 입력신호(a,b)의 양쪽에 의해 억세스되는 제1메모리 블럭(26)용 디코더(3)와, 1개의 외부 인터페이스로부터의 어드레스 신호(b)에 의해서만 억세스되는 제2메모리 블럭(15)용 디코더(21), 이들 각 디코더(3,21)로부터 인출되는 워드선(22,23) 및, 제1메모리 블럭(26)용 디코더(3)에 인가되는 어드레스 신호를 절환시키기 위한 스위치(19)가 필요하였다. 즉, 최소한으로도 각각 2계통분의 디코더 및 워드선이 필요하였다.
이상과 같이 복수개의 메모리 블럭에 대해 복수개의 외부 인터페이스에 의해 블럭마다 다른 메모리 억세스를 행할 필요가 있는 집적회로를 종래의 기술에 의해 실현하는데는, 다(多) 포트 메모리를 사용하거나 복수 계통분의 디코더나 워드선을 준비할 필요가 있기 때문에, 회로의 규모가 커지게 되고 트랜지스터의 수가 많아지게 되어 제조단가가 증가하게 되고, 1칩상에 집적화할 수 있는 메모리용량이 제한되는 등의 문제가 있었다. 또, 복수계통분의 디코더나 워드선을 준비하기 때문에, 1사이클 기간동안 1개의 외부 인터페이스만 억세스하는 사이클이 연속되는 경우에는, 다른 외부 인터페이스에 대응하는 디코더나 워드선의 사용 빈도가 낮아지게 되어 구성에 불필요한 것이 많아지게 되는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 이루어진 것으로, 복수개의 메모리 블럭에 대해 복수개의 외부 인터페이스에 의해 블럭마다 다른 메모리 억세스를 행하는 집적회로를 구성할 때에 디코더와 워드선, 비트선, 메모리셀 및 감지증폭기의 규모를 극히 작게 실현할 수 있고, 또 집적회로 전체의 성능을 결정하는데 임계 경로로되는 일부의 메모리 블럭을 고속으로 억세스할 수 있는 반도체 집적회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명은, 각각 다른 메모리 블럭에 의해 분배된 워드선의 세트가 제공되는 다수의 메모리 블럭(10,31,32,32',55,65,91,92)과 ; 어드레스 신호를 디코딩하기 위해 상기 워드선의 세트의 종단에 연결된 어드세스 디코더(38,38',48) ; 입력된 다수의 어드레스 신호중에서 어드레스 신호를 선택함과 더불어 상기 어드레스 디코더중 적절한 하나에 주기 위한 어드레스 절환회로(37,37',45,46) ; 상기 워드선의 세트를 통해 어드레스 신호를 래치하기 위해 상기 다수의 메모리 블럭을 연결하는 상기 워드선의 세트에 삽입된 래치회로(34,34',58) 및 ; 그 동작을 동기화하는 것에 의해 시분할을 기초로 상기 어드레스 절환회로와 상기 래치회로를 제어하고, 입력된 각 어드레스 신호에 대해 상기 어드레스 절환회로를 선택적으로 스위칭함과 더불어 상기 어드레스 신호를 래치하도록 상기 래치회로를 동작시키는 제어회로(39,67,77,98)를 구비하여 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 시분할로 입력되는 어드레스 신호에 의해 각 메모리 블럭의 어드레스를 선택할 수 있게 된다. 이 경우에는 임의의 메모리 블럭간의 워드선에 래치회로가 삽입되어 있기 때문에, 이 래치회로보다 후단(後段)측의 메모리 블럭의 워드선을 분리시킨 상태에서 동작시킬 수 있게 된다. 그에 따라, 래치회로보다 전단(前段)측의 메모리 블럭을 복수개의 인터페이스로부터 억세스하고, 래치회로보다 후단측의 메모리 블럭을 단일의 인터페이스로부터 억세스할 수 있게 된다.
따라서, 단일 포트로부터 억세스되는 단일 포트 메모리셀의 어레이로 구성된 메모리 블럭을 가능한 한 사용하여 이 메모리 블럭을 복수개의 인터페이스로부터 억세스하거나, 도는 이중 포트 메모리셀의 어레이로 구성된 메모리 블럭의 각 계통을 각각 복수개의 인터페이스로부터 억세스할 수 있게 되고, 그에 따라 복수개의 인터페이스로부터의 메모리 억세스를 1계통(1조)의 디코더ㆍ워드선ㆍ비트선ㆍ감지증폭기에 의해 행할 수 있게 되어 회로의 규모를 크게 하지 않아도 된다. 또, 메모리 억세스의 경로가 집적회로 전체의 성능을 결정하는데 임계 경로로 되는 경우에는 워드선을 분리시킴으로써 워드선의 기생용량을 경감시키고, 특히 복수회 억세스되는 메모리 블럭의 메모리용량이 작은 경우에 그 억세스를 고속화할 수 있게 되어 집적회로 전체의 성능을 향상시킬 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 집적회로의 일부의 블럭 구성을 나타낸 것이다. 본 제1실시예는, MPU(마이크로프로세서 유니트)나 그 주변콘트롤러등의 논리회로(도시되지 않았음)와 동일 칩상에 복수개(본 실시예에서는 2개)의 메모리 블럭이 혼재(混載)되어 있고, 2개의 인터페이스에 의해 억세스되는 메모리 블럭이 다르게 되어 있으며 어떤 인터페이스가 어떤 지연 타이밍에서 어떤 메모리 블럭으로 억세스하는지를 시분할 사이클신호에 의해 규정하는 집적회로에 본 발명을 적용한 예이다. 상기 2개의 메모리 블럭(31,32)은 각각 단일 포트로부터 억세스되는 단일 포트의 메모리셀(30…)의 어레이로 구성되고, 각각 단일 워드선 방식으로 연속적으로 설치된 각각의 워드선(33)을 공통으로 사용할 수 있게 되어 있다. 그리고, 워드선 래치회로(34)는 상기 2개의 메모리 블럭 상호간에서 워드선(33)에 삽입되어 워드선 신호를 래치시키기 위한 것이고, 어드레스 버퍼회로(35,36)는 2개의 외부 인터페이스로부터의 어드레스 신호입력(a,b)에 대응해서 설치되어 있으며, 어드레스 절환회로(37)는 상기 2개의 어드레스 버퍼회로(35,36)중 임의의 1개의 어드레스 버퍼회로로부터의 어드레스 신호를 선택하기 위한 것이다. 또, 어드레스 디코더(본 실시예예에서는 행디코더 ; 38)는 상기 어드레스 절환회로(37)로부터 시분할로 입력되는 어드레스 신호를 각각 디코드하여 상기 2개의 메모리 블럭의 워드선을 선택하기 위한 것으로, 워드선(33)의 일단측[워드선 래치회로(34)보다 전단측]에 접속되어 있다. 그리고, 제어회로(39)는 클럭신호 및 메모리 사이클 규정신호에 기초해서 상기 어드레스 절환회로(37)를 제어하는 제어신호(c) 및 상기 워드선 래치회로(34)를 제어하는 제어신호(d)를 시분할로 생성하여 상기 각 메모리 블럭이 서로 다른 인터페이스로부터 억세스되도록 제어하기 위한 것이다. 이 경우, 상기 워드선 래치용 제어신호(d)는 어드레스 절환용 제어신호(c)와 동기함과 더불어 상기 어드레스디코더(38)의 동작에 필요한 시간에 거의 대응하는 지연 타이밍을 갖도록 설정된다. 또한, BL과/BL은 각 메모리 블럭의 비트선이고, SA는 각 메모리 블럭의 메모리셀로부터 독출된 독출신호를 증폭해서 출력하는 감지증폭기이다.
이어서, 제1도의 메모리회로의 동작을 설명한다.
2개의 외부 인터페이스로부터의 어드레스 신호입력(a,b)은 어드레스 절환회로(37)에 의해 시분할로 선택되어 어드레스 디코더(38)에 의해 디코드된다. 그에 따라, 워드선(33)을 매개해서 메모리 블럭(31)이 억세스되고, 또 워드선(33)을 매개해서 메모리 블럭(32)이 억세스되게 된다. 이 경우에는, 상기 메모리 블럭(31)과 다른 메모리 블럭(32)간의 워드선에 래치회로(34)가 삽입되어 있으므로, 이 래치회로(34)를 제어함으로써 래치회로(34)보다 후단측의 메모리 블럭(32)의 워드선(33)을 분리시킨 상태에서 동작시킬 수 있게 된다. 또, 상기 절환회로(37) 및 래치회로(34)가 동기해서 동작하도록, 클럭신호 및 사이클 규정신호에 기초해서 시분할로 생성되는 제어신호(c,d)에 의해 제어되게 된다.
제1도의 메모리회로를 제8도에 예로서 나타낸 타이밍으로 동작시키기 위해서는, 제1도의 메모리회로를 다음과 같이 제어한다. 즉, 사이클의 전반(前半 ;φ1)에서 어드레스 신호(a)가 입력되는 어드레스 버퍼회로(35)의 출력이 디코더(38)에 접속되도록 절환회로(37)를 제어함과 더불어 래치회로(34)를 통과상태로 제어하고, 어드레스 신호(a)를 디코드한 출력에 의해 워드선(33)을 구동시켜서 각 메모리 블럭(31,32)을 각각 억세스한다. 또, 사이클의 후반(後半 ;φ2)에서는 어드레스 신호(b)가 입력되는 어드레스 버퍼회로(36)의 출력이 디코더(38)에 접속되도록 절환회로(37)를 제어해 놓고서 워드선(33)을 매개해서 메모리 블럭(31)을 억세스함과 더불어 래치회로(34)에 래치를 걸어 메모리 블럭(32)의 워드선(33)이 사이클의 전반(φ1)에서의 어드레스 신호(a)를 디코드한 상태를 유지시키고, 이 상태에서 메모리 블럭(32)을 계속해서 억세스한다. 이 경우에는 어드레스 절환용 제어신호(c) 및 워드선 래치용 제어신호(d)를 동기시켜서 공급하여 상기한 바와 같은 동작을 행한다.
상기 제1실시예에 의하면, 단일 포트 메모리셀의 어레이로 구성된 메모리 블럭만을 사용하여 이 메모리 블럭을 2개의 인터페이스로부터 억세스할 수 있고, 2개의 인터페이스로부터의 메모리 억세스를 1계통(1조)의 디코더 ㆍ워드선ㆍ비트선ㆍ감지증폭기에 의해 행할 수 있으므로, 회로의 규모를 크게 하지 않아도 된다. 또, 메모리 블럭간의 워드선을 워드선 래치회로에 의해 분리시키기 때문에, 워드선의 기생용량의 저하를 도모하여 억세스시간을 단축시킬 수 있게 된다. 또한, 메모리 억세스의 경로가 집적회로 전체의 성능을 결정 하는데 임계 경로로 되는 경우에는, 워드선을 분리시킴으로써 워드선의 기생용량을 경감시키고, 특히 복수회 억세스되는 메모리 블럭(31)의 메모리용량이 작은 경우에 그 메모리 블럭(31)의 억세스를 고속화할 수 있게되어 집적회로 전체의 성능을 향상시킬 수 있게 된다.
제2도는 본 발명의 제2실시예로서, 이중 워드선 방식이 메모리 블럭(55,56)을 갖춘 집적회로에 본 발명을 적용한 예에서의 일부의 블럭 구성을 나타낸 것으로, 제1실시예와 동일한 부분에는 제1도와 동일한 참조부호를 붙였고, 제1실시예와 비교하여 다른 점은 다음과 같다. 즉, 2개의 어드레스 신호(a,b)를 각각 행어드레스(a",b")와 열어드레스(a',b')로 나누고, 행어드레스계(係)에 대응해서 2개의 행어드레스 버퍼회로(43,44)와 행어드레스 절환회로(46) 및 행디코더(48)를 설치하며, 열어레스계에 대응해서 2개의 열어드레스 버퍼회로(41,42)와 열어드레스 절환회로(45) 및 열디코더를 설치하고 있다. 이 경우에는, 열디코더를 전단(前段) 디코더(47)와 2개의 메모리 블럭(55,61)에 대응하는 보조 디코더(50,60)로 분리해서 보조 워드선(51,61)의 배선용량을 저감시키고 있다. 또, 워드선의 래치회로로서 행디코더(48)에 접속되어 있는 메모리 블럭(55)의 메인 워드선(52)과 메모리 블럭(65)의 메인 워드선(62)간에 행워드선 래치회로(58)를 삽입하고, 열 전단 디코더(47)에 접속되어 있는 열워드선(49)과 메모리 블럭(65)용 열워드선(59)간에 열워드선 래치회로(57)를 설치하고 있다. 또한, 메모리 블럭(55)은 단일 포트셀(53…)의 어레이를 갖추고, 메인 워드선(52) 및 보조 워드선(51)의 이중 워드선에 의해 워드선의 선택이 행해지도록 구성되어 있다.
메모리 블럭(65)은 단일 포트셀(63…)의 어레이를 갖추고, 메인 워드선(62) 및 보조 워드선(61)의 이중 워드선에 의해 워드선의 선택이 행해지도록 구성되어 있다. 참조부호 54는 메모리블럭(55)용 비트선이고, 64는 메모리 블럭(65)용 비트선이며, 56은 메모리 블럭(55)용 감지증폭기이고, 66은 메모리 블럭(65)용 감지 증폭기이다. 제어회로(67)는 어드레스 절환용 제어신호(c)와 열워드선 래치용 제어신호(d') 및 행워드선 래치용 제어신호(d")를 시분할로 생성하여 상기 각 메모리 블럭을 서로 다른 인터페이스로부터 억세스하도록 제어하기 위한 것이다. 이 제어회로(67)는 상기 어드레스 절환용 제어신호(c)를 지연회로(68)에서 지연시켜서 상기 제어신호(c)에 동기됨과 더불어 행어드레스 디코더(47)의 동작에 필요한 시간에 거의 대응하는 지연 타이밍에서 행워드선 래치용 제어신호(d")를 생성하고, 또 이 제어신호(d')를 지연회로(69)에서 지연시켜서 상기 제어신호(c)에 동기됨과 더불어 행어드레스 디코더(48)의 동작에 필요한 시간에 거의 대응하는 지연 타이밍에서 행워드선 래치용 제어신호(d")를 생성한다.
제2도의 메모리회로를 제1도의 메모리회로와 마찬가지로 제8도에 예로서 나타낸 타이밍에서 동작시키기 위해서는, 제2도의 메모리회로를 다음과 같이 제어한다. 즉, 사이클의 전반(φ1)에서는 어드레스 신호(a)로 메모리 블럭(55,65)을 각각 억세스하는 반면, 사이클의 후반(φ2)에서는 어드레스 신호(b)로 메모리 블럭(55)을 억세스함과 더불어 억세스신호(a)로 메모리 블럭(65)을 억세스 하도록 제어한다. 이 경우, 어드레스 절환회로(45,46)와 열워드선 래치회로(57) 및 행워드선 래치회로(58)를 동일한 타이밍에서 동작시키게되면, 신호가 하류로 흐름에 따라 디코드시간의 지연분 만큼의 오차가 발생하기 때문에 적절하지 않은 신호를 래치시킬 우려가 있다. 이를 방지하기 위해서는, 3종류의 제어신호(c,d',d")를 동기시킴과 더불어 조금씩 지연시키면서 공급하여 원하는 동작을 행한다.
상기 제2실시예에 의하면, 메모리 블럭(55,65)의 메모리셀로서 단일 포트셀만을 사용해서 구성하면, 1개의 메모리 블럭에 억세스되는 워드선이나 비트선과 감지증폭기를 1조로 구비할 수 있으므로, 회로의 규모를 크게 하지 않고서도 복수개의 메모리 블럭을 복수개의 외부 인터페이스로부터 억세스하는 동작을 달성할 수 있게 된다. 이 경우에는, 메인 워드선의 기생용량을 저감시키거나 활성화되는 워드선과 메모리셀의 수를 저감시켜서 소비전류를 억제기킬 수 있게 되는 등의 이중 워드선 구성의 이점을 활용해서 본 발명을 적용할 수가 있고, 특히 메모리가 대용량인 경우에 유리하다.
제3도는 본 발명의 제3실시예로서, 행디코더에 인접한 전단측의 메모리 블럭(31)으로부터의 독출데이터를 논리처리하는 논리회로(70)를 갖춘 집적회로에 본 발명을 적용한 예에서의 일부의 블럭 구성을 나타낸 것으로, 제1실시예와 동일한 부분에서 제1도와 동일한 참조부호를 붙였다. 또, 절환회로(37)로는 상보적인 제어신호(c,/c)에 의해 제어되는 2개의 클럭제어형 인버터(71,72)를 사용하고 있다. 또, 워드선 래치회로(34)는, 상보적인 제어신호(d,/d)에 의해 제어되는 1개의 클럭제어형 인버터(73)에 서로의 입력단이 교차 접속된 2개의 인버터(74,75)를 종속 접속해서 사용하고 있다. 상기 논리회로(70)는 전단측의 메모리 블럭(31)으로부터의 독출데이터를 논리처리한 결과에 따라 후단측의 메모리 블럭(32)의 기록/독출을 제어하기 위한 것으로 메모리 블럭(31)용 감지증폭기(SA)의 출력(76)이 1사이클중에 시분할로 변화하므로, 어드레스신호(a)에 대응하는 독출데이터에 의한 논리출력(Sa)을 1사이클 전체에 걸쳐서 유지시킬 필요가 있고, 원하는 인터페이스로부터의 억세스시에 래치시켜 두어야 한다. 제어신호로(77)는 어드레스 절환용 신호(c,/c)와 워드선 래치용 제어신호(d,/d) 및 논리회로용 제어신호(e,/e)를 시분할로 생성해서 상기 각 메모리 블럭을 서로 다른 인터페이스로부터 억세스하도록 제어하기 위한 것이다. 이 제어회로(77)는 상기 어드레스 절환용 제어신호(c)를 지연회로(78)에서 지연시켜서 상기 제어신호(c,/c)에 동기됨과 더불어 어드레스 디코더(38)의 동작에 필요한 시간에 거의 대응하는 지연 타이밍에서 워드선 래치용 제어신호(d,/d)를 생성하고, 또 상기 제어신호(d)를 지연회로(79)에서 지연시켜서 상기 제어신호(c,/c)에 동기됨과 더불어 상기 어드레스 데이터(38)의 동작과 메모리 블럭(31)으로부터의 독출동작 및 메모리 블럭(31)용 감지증폭기(SA)의 감지동작에 필요한 시간에 거의 대응하는 지연 타이밍에서 논리회로용 래치제어신호(e,/e)를 생성한다.
제3도의 메모리회로를 제1도와 제2도의 메모리회로와 마찬가지로 제8도에 예로서 나타낸 타이밍에서 동작시키기 위해서는, 제3도의 메모리회로를 다음과 같이 제어한다. 즉, 사이클의 전반(φ1)에서는 어드레스 신호(a)로 메모리 블럭(31,32)을 각각 억세스하는 반면, 사이클의 후반(φ2)에서는 어드레스 신호(b)로 메모리 블럭(31)을 억세스함과 더불어 어드레스 신호(a)로 메모리 블럭(32)을 억세스 하도록 제어한다. 이 경우, 어드레스, 절환회로와 래치회로 및 논리회로를 동일한 타이밍에서 동작시키게 되면, 신호가 하류로 흐름에 따라 디코드나 독출시간의 지연분 만큼의 오차를 발생시키기 때문에, 적절하지 않은 신호를 래치시킬 우려가 있다. 이를 방지하기 위해서는 3종류의 제어신호(c,/c ; d,/d ; e,/e)를 동기시킴과 더불어 조금씩 지연시키면서 공급해서 어드레스 절환회로와 워드선 래치회로 및 논리회로를 제어하여 어드레스 신호입력으로부터 논리출력까지의 정합성(整合性)을 유지하면서 동작시키게 된다.
상기 제3실시예에 의하면, 제1실시예와 마찬가지의 효과를 얻을 수 있게 되는 바, 회로의 규모를 크게 하지 않고서도 어드레스 신호입력으로부터 논리회로(70)의 출력(Sa,Sb)까지의 정합성을 유지하면서 동작시킬 수 있게 된다. 또, 이 집적회로 전체의 성능은 1사이클중에 2회 억세스할 필요가 있는 메모리 블럭(31)으로의 억세스시간에 의해 결정되는데, 워드선(33)을 워드선 래치회로(34)에 이해 분리해서 메모리 블럭(31)의 워드선(33)의 용량을 저감시킴으로써, 메모리 블럭(31)으로의 억세스를 고속화할 수 있게 된다.
제4도는 본 발명의 제4실시예로서, 외부 인터페이스로서 2개의 버스[MPU 버스(81)와 시스템 버스(83)]로부터 억세스되는 캐시(cache)메모리를 갖춘 논리회로를 구비한 집적회로에 본 발명을 적용한 예에서의 일부의 블럭 구성을 나타낸 것으로, 제1실시예와 동일한 부분에는 제1도와 동일한 참조부호를 붙였고, 제1실시예와 비교해서 다른 점은 다음과 같다. 즉, MPU 버스(81)에서 MPU(82)가 접속되어 있고, 상기 MPU 버스(81)로부터 어드레스 신호(a)가 어드레스 버퍼회로(35)로 입력된다. 시스템 버스(83)에는 메인 메모리(85)와 메모리 콘트롤러(84)가 접속되어 있고, 시스템 버스(83)로부터 어드레스 신호(b)가 어드레스 버퍼회로(36)로 입력된다. 참조부호 91은 캐시 메모리에서의 태그(tag)어드레스(TAG)와 유효비트 데이터(VALID)를 기억하기 위한 제1메모리 블럭이고, 92는 캐시 메모리에서의 LRU(least recently used) 비트 데이터(LRU)와 캐시 데이터(DATA)를 기억하기 위한 제2메모리 블럭이며, 93 및 94는 각각 상기 메모리 블럭(91)의 TAG용 및 VALID용 감지증폭기이고 95는 비교기ㆍ히트생성회로이며, 상기 감지증폭기(93,94)의 출력(96,97)으로부터 MPU 버스(81)의 히트신호(Sa) 또는 시스템 버스(83)로부터의 히트신호[스누프(snoop) 히트신호 ; Sb]를 출력하다. 제어회로(98)는 어드레스 절환용 제어신호(c)와 워드선 래치용 제어신호(d) 및 비교기ㆍ히트생성회로용 래치제어신호(e)를 시분할로 생성해서 상기 각 메모리 블럭이 서로 다른 인터페이스로부터 억세스되도록 제어하기 위한 것이다.
제어회로(98)는 어드레스절환용 제어신호(c)를 지연시켜 이 제어신호(c)에 동기됨과 더불어 어드레스 디코더(38)의 동작에 필요한 시간에 거의 대응하는 지연 타이밍에서 워드선 래치용 제어신호(d)를 생성하고, 또 이 제어신호(d)를 지연시켜 상기 제어신호(c)에 동기됨과 더불어 상기 어드레스 디코더(38)의 동작과 메모리 블럭(91)으로부터의 독출동작 및 감지증폭기(93,94)의 감지 동작에 필요한 시간에 거의 대응하는 지연 타이밍에서 비교기ㆍ히트생성회로용 래치제어신호(e)를 생성한다.
제4도의 메모리회로를 상기 각 실시예와 마찬가지로 제8도에 예로서 나타낸 타이밍에서 동작시키기 위해서는, 제3도의 메모리회로를 다음과 같이 제어한다. 즉, 사이클의 전반(ø1)에서는 래치회로(34)를 통과상태로 하고서 MPU 버스(81)로부터 전체 메모리 블럭(91,92)을 각각 억세스하는 반면, 사이클의 후반(ø2)에서는 래치회로(34)에 래치를 걸어서 시스템 버스(83)로부터 제1메모리 블럭(91)를 억세스함과 더불어 MPU 버스(81)로부터 제2메모리 블럭(92)을 억세스한다. 감지증폭기(93,94)는 사이클의 전반(ø1)에서 MPU 버스(81)로부터의 억세스에 의해 독출된 값을 출력하고, 사이클의 후반(ø2)에서 시스템 버스(83)로부터의 억세스에 의해 독출된 값을 출력한다. 비교기ㆍ히트생성회로(95)는, 제1메모리 블럭(91)으로부터 독출된 감지증폭기(93,94)의 출력(96,97)으로부터, 사이클의 전반(ø1)에서는 MPU 버스(81)의 히트신호(Sa)를 출력하고, 사이클의 후반(ø2)에서는 시스템 버스(83)의 히트신호(스누프 히트신호 ; Sb)를 출력한다. 사이클의 후반(ø2)에서는 사이클의 전반(ø1)에서 MPU 버스(81)로부터 억세스한 결과의 히트신호(Sa)에 기초해서 메모리 블럭(92)으로부터 캐시 데이터를 입ㆍ출력하기 위해 제2메모리 블럭(92)을 MPU 버스(81)로부터 계속해서 엑세스할 필요가 있고, MPU 버스(81)로부터의 억세스에 의한 비트출력(Sa)을 래치시키는 기능을 비교기ㆍ히트생성회로(95)가 갖추도록 해야 한다. 이와 같은 동작을 달성하도록 3종류의 제어신호(c,d,e)를 동기시킴과 더불어 조금씩 지연시키면서 공급해서 어드레스 절환회로와 워드선 래치회로 및 비교기ㆍ히트생성회로를 제어하여 어드레스 신호입력으로부터 히트신호(Sa,Sb)까지의 정합성을 유지하면서 동작시키게 된다.
상기 제4실시예에 의하면, 제1실시예와 마찬가지의 효과를 얻을 수가 있는 바, 회로의 규모를 크게 하지 않고서도 대용량 메모리를 탑재한 캐시 집적회로를 구성할 수 있게 된다.
제5도는 본 발명의 제5실시예로서, 이중 포트 메모리셀(7…)의 어레이로 구성되어 있는 제1메모리 블럭(10)과, 이 제1메모리 블럭(10)의 2계통에 대응해서 각각 워드선(5,6)이 연속적으로 설치된 단일 포트셀(13…)이 어레이로 구성되어 있는 제2메모리 블럭(32,32')을 갖춘 집적회로에 본 발명을 적용한 예에서의 일부의 블럭 구성을 나타낸 것으로, 제1실시예와 동일한 부분에는 제1도와 동일한 참조부호를 붙였다. 또, 참조부호 34'∼38'은 한쪽 계통의 회로(34∼38)에 대응하는 다른쪽 계통의 회로이고, a'와 b'는 다른쪽 계통의 어드레스 신호이며, c'와 d'는 다른쪽 계통의 제어신호이다. 본 제5실시예에서는 제1실시예의 구성을 2계통 갖추고 있는 것에 상당하므로, 각 계통에서 제1실시예와 마찬가지의 효과를 얻을 수 있게 된다.
제6도는 본 발명의 제6실시예로서, 각각 이중 포트 메모리셀의 어레이로 구성되어 있는 복수개의 메모리 블럭(10…)을 갖춘 집적회로에 본 발명의 적용한 예에서의 일부의 블럭 구성을 나타낸 것으로 제5실시예와 동일한 부분에는 동일한 참조부호를 붙였다. 본 제6실시예에 의하면, 제5실시예와 마찬가지의 효과를 얻을 수 있고, 4포트 메모리셀의 어레이로 구성된 메모리 블럭을 사용하는 경우와 비교하여 회로의 규모가 작아지게 된다.
한편 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하며, 복수개의 메모리 블럭에 대해 블럭마다 다른 메모리 억세스를 행하는 집적회로를 구성할 때에 디코더와 워드선, 비트선, 메모리셀 및 감지증폭기의 규모를 극히 작게 실현할 수 있고, 또 집적회로 전체의 성능을 결정하는데 임계 경로로 되는 일부의 메모리 블럭을 고속으로 억세스할 수 있게 되어 집적회로 전체의 성능을 향상시킬 수 있게 된다.

Claims (24)

  1. 각각 다른 메모리 블럭에 의해 분배된 워드선의 세트가 제공되는 다수의 메모리 블럭(10,31,32,32',55,65,91,92)과 ; 어드레스 신호를 디코딩하기 위해 상기 워드선의 세트의 종단에 연결된 어드레스 디코더(38,38',48) ; 입력된 다수의 어드레스 신호중에서 어드레스 신호를 선택함과 더불어 상기 어드레스 디코더중 적절한 하나에 주기 위한 어드레스 절환회로(37,37',45,46) ; 상기 워드선의 세트를 통해 어드레신호를 래치하기 위해 상기 다수의 메모리 블럭을 연결하는 상기 워드선의 세트에 삽입된 래치회로(34,34',58) 및 ; 그 동작을 동기화하는 것에 의해 시분할을 기초로 상기 어드레스 절환회로와 상기 래치회로를 제어하고, 입력된 각 어드레스 신호에 대해 상기 어드레스 절환회로를 선택적으로 스위칭함과 더불어 상기 어드레스 신호를 래치하도록 상기 래치회로를 동작시키는 제어회로(39,67,77,98)를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 어드레스 디코더가 상기 다수의 메모리 블럭을 위해 공통으로 배열된 행디코더인 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 어드레스 디코더가 상기 다수의 메모리 블럭을 위해 공통으로 배열된 행디코더와 상기 다수의 메모리 블럭의 열을 선택하기 위한 열디코더인 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 다수의 인터페이스에 의해 입력된 어드레스 신호를 수용하도록 배열된 다수의 어드레스 버퍼회로(35,35',36,36',41∼44)를 더 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 제어회로가 상기 어드레스 절환회로를 제어하기 위한 제어신호를 시분할을 기초로 발생시키고, 각각 다른 어드레스 신호에 의해 억세스된 상기 메모리 블럭을 제어하기 위해 상기 래치회로를 제어하기 위한 상기 제어신호와 동기된 제어신호를 지연 타이밍으로 갖추는 것을 특징으로 하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 지연 타이밍이 상기 어드레스 디코더의 동작을 위해 요구된 시간에 의해 결정되는 것을 특징으로 하는 반도체 집적회로.
  7. 제9항에 있어서, 상기 각 메모리 블럭이 단일 포트 메모리셀의 어레이에 의해 구성되는 것을 특징으로 하는 반도체 집적회로.
  8. 제9항에 있어서, 상기 다수의 메모리 블럭이 이중포트 메모리셀의 어레이에 의해 구성된 제1메모리 블럭과, 각각 단일 포트 메모리셀의 어레이에 의해 구성된 제1메모리 블럭의 쌍을 포함하고, 워드선의 2개의 세트가 제1메모리 블럭의 메모리셀의 2그룹에 대해 구성된 것을 특징으로 하는 반도체 집적회로.
  9. 제1항에 있어서, 상기 어드레스 신호가 MPU 버스와 시스템 버스를 통해 입력되고, 상기 다수의 메모리 블럭이 시분할을 기초로 메모리 억세스 사이클내에서 MPU 버스와 시스템 버스의 양쪽을 통해 억세스될 수 있는 제1메모리블러과, 상기 MPU 버스만을 통해 억세스될 수 있는 제2메모리 블럭을 포함하는 것을 특징으로 하는 반도체 집적회로.
  10. 각각 다른 메모리 블럭에 의해 분배된 워드선의 세트가 제공되는 다수의 메모리 블럭(10,31,32,32',55,65,91,92)과 ; 어드레스 신호를 디코딩하기 위해 상기 워드선의 세트의 종단에 연결된 어드레스 디코더(38,38',48) ; 입력된 다수의 어드레스 신호중에서 어드레스 신호를 선택함과 더불어 상기 어드레스 디코더중 적절한 하나에 주기 위한 어드레스 절환회로(37,37',45,46) ; 상기 워드선의 세트를 통해 어드레스 신호를 래치하기 위해 상기 다수의 메모리 블럭을 연결하는 상기 워드선의 세트에 삽입된 래치회로(34,34',58) ; 이 래치회로 대해 메모리 블럭 업스트림의 독출값을 논리적으로 처리하고, 상기 래치회로에 대한 메모리 블럭 다운스트림에 대해 독출/기록의 동작을 제어하기 위한 논리회로(70) 및 ; 상기 어드레스 절환회로를 위한 제1제어신호와, 이 제1제어신호에 동기되는 주어진 제1지연 타이밍을 갖춘 사이 래치회로를 위한 제2제어신호 및, 각각 다른 어드레스 신호에 의해 억세스되어지는 상기 메모리 블럭을 제어하기 위해 시분할을 기초로 상기 제1제어신호에 동기되는 주어진 제2지연 타이밍을 갖춘 상기 논리회로를 위한 제3제어신호를 발생시키기 위한 제어회로(77)를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  11. 제10항에 있어서, 상기 주어진 제1지연 타이밍이 상기 어드레스 디코더의 동작을 위해 요구된 시간에 의해 걸정되고, 상기 주어진 제2지연 타이밍이 상기 어드레스 디코더의 동작과 상기 다수의 메모리 블럭의 독출동작 양쪽을 위해 요구된 시간에 의해 결정되는 것을 특징으로 하는 반도체 집적회로.
  12. 제10항에 있어서, 상기 어드레스 디코더가 상기 다수의 메모리 블럭을 위해 공통으로 배열된 행디코더인 것을 특징으로 하는 반도체 집적회로.
  13. 제10항에 있어서, 상기 어드레스 디코더가 상기 다수의 메모리 블럭을 위해 공통으로 배열된 행디코더와 상기 다수의 메모리 블럭의 열을 선택하기 위한 열디코더인 것을 특징으로 하는 반도체 집적회로.
  14. 제10항에 있어서, 다수의 인터페이스에 의해 입력된 어드레스 신호를 수용하도록 배열된 다수의 어드레스 버퍼회로(35,35',36,36',41∼44)를 더 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  15. 제10항에 있어서, 상기 각 메모리 블럭이 단일 포트 메모리셀의 어레이에 의해 구성되는 것을 특징으로 하는 반도체 집적회로.
  16. 제10항에 있어서, 상기 다수의 메모리 블럭이 이중포트 메모리셀의 어레이에 의해 구성된 제1메모리 블럭과, 각각 단일 포트 메모리셀의 어레이에 의해 구성된 제1메모리 블럭의 쌍을 포함하고, 워드선의 2개의 세트가 제1메모리 블럭의 메모리셀의 2그룹에 대해 구성된 것을 특징으로 하는 반도체 집적회로.
  17. 제10항에 있어서, 상기 어드레스 신호가 MPU 버스와 시스템 버스를 통해 입력되고, 상기 다수의 메모리 블럭이 시분할을 기초로 메모리 억세스 사이클내에서 MPU 버스와 시스템 버스의 양쪽을 통해 억세스될 수 있는 제1메모리 블럭과, 상기 MPU 버스만을 통해 억세스될 수 있는 제2메모리 블럭을 포함하는 것을 특징으로 하는 반도체 집적회로.
  18. 각각 상기 메모리 블럭에 의해 분배된 워드선의 세트가 제공되는 제1 및 제2메모리 블럭(91,92)과 ; 어드레스 신호를 디코딩하기 위해 상기 워드선의 세트의 종단에 연결된 어드레스 디코더(38,38',48) ; 입력된 다수의 어드레스 신호중에서 어드레스 신호를 선택함과 더불어 상기 어드레스 디코더중 적절한 하나에 주기 위한 어드레스 절환회로(37,37',45,46) ; 상기 워드선의 세트를 통해 어드레스 신호를 래치하기 위해 상기 다수의 메모리 블럭을 연결하는 상기 워드선의 세트에 삽입된 래치회로(34,34',58) ; 상기 제1메모리 블럭의 독출값을 기초로 히트신호를 생성하기 위한 비교기ㆍ히트생성회로(95) 및 ; 상기 래치회로를 제어하기 위한 제어신호와, 상기 제2메모리 블럭이 어드레스 신호의 쌍의 어느 하나를 이용하는 것에 의해 억세스되는 동안 시분할을 기초로 메모리 억세스 사이클에서 어드레스 신호의 쌍에 의해 상기 제1메모리 블럭이 억세스되게 제어하도록 시분할을 기초로 상기 비교기ㆍ히트생성히로를 제어하기 위한 제어신호를 발생시키기 위한 제어회로(93)를 구비하여 구성되고, 상기 제1메모리 블럭(19)이 캐시메모리를 위한 태그 어그레스와 유효비트 데이타를 저장하기 위한 메모리 블럭이고, 상기 제2메모리 블럭이 캐시메모리를 위한 캐시데이터를 저장하기 위한 메모리 블럭인 것을 특징으로 하는 반도체 집적회로.
  19. 제18항에 있어서, 상기 어드레스 디코더가 상기 다수의 메모리 블럭을 위해 공통으로 배열된 행디코더인 것을 특징으로 하는 반도체 집적회로.
  20. 제18항에 있어서, 상기 어드레스 디코더가 상기 다수의 메모리 블럭을 위해 공통으로 배열된 행디코더와 상기 다수의 메모리 블럭의 열을 선택하기 위한 열디코더인것을 특징으로 하는 반도체 집적회로.
  21. 제18항에 있어서, 다수의 인터페이스에 의해 입력된 어드레스 신호를 수용하도록 배열된 다수의 어드레스 버퍼회로(35,35',36,36',41∼44)를 더 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  22. 제18항에 있어서, 상기 제어회로가 상기 어드레스 절환회로를 제어하기 위한 제어신호를 시분할을 기초로 발생시키고, 각각 다른 어드레스 신호에 의해 억세스된 상기 메모리블록을 제어하기 위해 상기 래치회로를 제어하기 위한 상기 제어신호와 동기된 제어신호를 지연 타이밍으로 갖추는 것을 특징으로 하는 반도체 집적회로.
  23. 제18항에 있어서, 상기 지연 타이밍이 상기 어드레스 디코더의 동작을 위해 요구된 시간에 의해 결정 되는 것을 특징으로 하는 반도체 집적회로.
  24. 제18항에 있어서, 상기 각 메모리 블럭이 단일 포트 메모리셀의 어레이에 의해 구성되는 것을 특징으로 하는 반도체 집적회로.
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