JPH06349281A

JPH06349281A - 半導体装置

Info

Publication number: JPH06349281A
Application number: JP5134973A
Authority: JP
Inventors: Yayoi Fujii; 弥生藤井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-06-04
Filing date: 1993-06-04
Publication date: 1994-12-22
Also published as: EP0627740B1; DE69420189D1; DE69420189T2; EP0627740A3; US5606525A; EP0627740A2

Abstract

(57)【要約】【目的】１個のアドレスに対するデータの書込みと、他
の２個のアドレスからのデータの読出しとを同時に行う
ことができる記憶回路部を備えて構成される半導体装
置、例えば、ワンチップ・マイクロコンピュータに関
し、メモリセルの面積を縮小化し、チップ面積の縮小化
を図る。【構成】ライト・セレクタ５３を介して書込みの対象と
する１個のアドレスを選択し、リード・セレクタ５５、
５７を介して読出しの対象とする２個のアドレスを選択
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワンチップ・マイクロ
コンピュータ等に適用して好適な半導体装置に関する。

【０００２】

【従来の技術】従来、例えば、ワンチップ・マイクロコ
ンピュータとして、図１９に、そのブロック図を示すよ
うなものが知られている。

【０００３】図中、１はチップ本体、２はＣＰＵ（cent
ral processing unit）、３は主としてプログラムの格
納に使用されるＲＯＭ（read only memory）、４は主と
してデータの一時的格納に使用されるＲＡＭ(random ac
cess memory)、５はＡ／Ｄコンバータや、Ｄ／Ａコンバ
ータ等の周辺回路、６はＩ／Ｏポート（入出力回路）で
ある。

【０００４】ここに、ＣＰＵ２は、図２０にその要部を
示すように構成されている。図中、７は取り出すべき命
令のアドレスを出力するプログラム・カウンタ（Ｐ
Ｃ）、８は取り出した命令を格納するインストラクショ
ン・レジスタ（ＩＲ）である。

【０００５】また、９はインストラクション・レジスタ
８に格納された命令をデコードする命令デコーダ（ＤＥ
Ｃ）、１０はノートとして使用されるデータ・レジスタ
（ＤＲ）、１１は算術演算及び論理演算を行う算術論理
演算回路(ＡＬＵ)である。

【０００６】また、１２、１３はデータ・レジスタ１０
から読み出されたリード・データが出力されるリード・
バス、１４はデータ・レジスタ１０に対するライト・デ
ータの供給に使用されるライト・バスである。

【０００７】ここに、データ・レジスタ１０は、図２１
にその要部を示すように構成されている。図中、１５₁₁
〜１５₄₅はメモリセル、ＷＬ₁₁、ＷＬ₂₁、ＷＬ₃₁、ＷＬ
₄₁は書込み用のワード線、ＷＬ₁₂、ＷＬ₂₂、ＷＬ₃₂、Ｗ
Ｌ₄₂、ＷＬ₁₃、ＷＬ₂₃、ＷＬ ₃₃、ＷＬ₄₃は読出し用のワ
ード線である。

【０００８】また、ＢＬ₁₁、ＢＬ₁₂、ＢＬ₂₁、ＢＬ₂₂、
ＢＬ₃₁、ＢＬ₃₂、ＢＬ₄₁、ＢＬ₄₂、ＢＬ₅₁、ＢＬ₅₂は書
込み用のビット線、ＢＬ₁₃、ＢＬ₁₄、ＢＬ₂₃、ＢＬ₂₄、
ＢＬ ₃₃、ＢＬ₃₄、ＢＬ₄₃、ＢＬ₄₄、ＢＬ₅₃、ＢＬ₅₄は読
出し用のビット線である。

【０００９】ここに、メモリセル１５₁₁〜１５₄₅は、同
一の回路構成とされており、メモリセル１５₁₁を代表し
て示すと、図２２に示すように、いわゆるＳＲＡＭ（st
aticrandom access memory）セルにより構成されてい
る。

【００１０】図中、１６は２個のインバータ１７、１８
をリング状に接続してなるフリップ・フロップ、１９、
２０は書込み用のトランスファ・ゲートをなすｎＭＯＳ
トランジスタ、２１、２２は読出し用のトランスファ・
ゲートをなすｎＭＯＳトランジスタである。

【００１１】このメモリセル１５₁₁に対して書込みが行
われる場合には、ワード線ＷＬ₁₁＝「Ｈ」、ワード線Ｗ
Ｌ₁₂、ＷＬ₁₃＝「Ｌ」で、ｎＭＯＳトランジスタ１９、
２０＝ＯＮ、ｎＭＯＳトランジスタ２１、２２＝ＯＦＦ
とされると共に、書込むべきデータの値により、ビット
線ＢＬ₁₁、ＢＬ₁₂の一方が「Ｈ」、他方が「Ｌ」とされ
る。

【００１２】また、このメモリセル１５₁₁の記憶データ
がビット線ＢＬ₁₃を介して読み出される場合には、負荷
を介してビット線ＢＬ₁₃＝「Ｈ」にリセットされると共
に、ワード線ＷＬ₁₁、ＷＬ₁₃＝「Ｌ」、ワード線ＷＬ₁₂
＝「Ｈ」で、ｎＭＯＳトランジスタ１９、２０、２２＝
ＯＦＦ、ｎＭＯＳトランジスタ２１＝ＯＮとされ、ビッ
ト線ＢＬ₁₃の電圧が検出される。

【００１３】また、このメモリセル１５₁₁の記憶データ
がビット線ＢＬ₁₄を介して読み出される場合には、負荷
を介してビット線ＢＬ₁₄＝「Ｈ」にリセットされると共
に、ワード線ＷＬ₁₁、ＷＬ₁₂＝「Ｌ」、ワード線ＷＬ₁₃
＝「Ｈ」で、ｎＭＯＳトランジスタ１９、２０、２１＝
ＯＦＦ、ｎＭＯＳトランジスタ２２＝ＯＮとされ、ビッ
ト線ＢＬ₁₄の電圧が検出される。

【００１４】また、図２１において、２３は書込み用の
ワード線ＷＬ₁₁、ＷＬ₂₁、ＷＬ₃₁、ＷＬ₄₁の選択を行う
アドレス・デコーダ、２４は読出し用のワード線Ｗ
Ｌ₁₂、ＷＬ₂₂、ＷＬ₃₂、ＷＬ₄₂の選択を行うアドレス・
デコーダ、２５は読出し用のワード線ＷＬ₁₃、ＷＬ₂₃、
ＷＬ₃₃、ＷＬ₄₃の選択を行うアドレス・デコーダであ
る。

【００１５】また、２６は書込み用のビット線ＢＬ₁₁、
ＢＬ₁₂、ＢＬ₂₁、ＢＬ₂₂、ＢＬ₃₁、ＢＬ₃₂、ＢＬ₄₁、Ｂ
Ｌ₄₂、ＢＬ₅₁、ＢＬ₅₂を選択して書込みを行うためのラ
イト・セレクタ、２７は命令デコーダ９から供給される
制御信号をデコードしてライト・セレクタ２６の選択動
作を制御するデコーダである。

【００１６】また、２８は読出し用のビット線ＢＬ₁₃、
ＢＬ₂₃、ＢＬ₃₃、ＢＬ₄₃、ＢＬ₅₃を選択して読出しを行
うためのリード・セレクタ、２９は命令デコーダ９から
供給される制御信号をデコードしてリード・セレクタ２
８の選択動作を制御するデコーダである。

【００１７】また、３０は読出し用のビット線ＢＬ₁₄、
ＢＬ₂₄、ＢＬ₃₄、ＢＬ₄₄、ＢＬ₅₄を選択して読出しを行
うためのリード・セレクタ、３１は命令デコーダ９から
供給される制御信号をデコードしてリード・セレクタ３
０の選択動作を制御するデコーダである。

【００１８】かかるデータ・レジスタ１０においては、
同一行（アドレス・デコーダ２３〜２５から見た同一ア
ドレス）については、２本以上のワード線が同時に選択
されないことを条件として、ライト・セレクタ２６を介
しての書込みと、リード・セレクタ２８、３０を介して
のリードとを同時に行うことができる。

【００１９】例えば、ライト・セレクタ２６を介しての
０番地のメモリセル１５₁₁〜１５₁₅に対する書込みと、
リード・セレクタ２８を介しての１番地のメモリセル１
５₂₁〜１５₂₅からの読出しと、リード・セレクタ３０を
介しての２番地のメモリセル１５₃₁〜１５₃₅からの読出
しとを同時に行うことができる。

【００２０】なお、このような、いわゆる１ライト・２
リード動作は、命令をパイプライン処理する場合に必要
とされる。

【００２１】

【発明が解決しようとする課題】ここに、図２２に示す
メモリセルは、トランスファ・ゲートをなすｎＭＯＳト
ランジスタとして４個のｎＭＯＳトランジスタ１９〜２
２を設けているため、このようなメモリセルを配列させ
ているデータ・レジスタ１０は、その占有面積が大きく
なり、その分、チップ面積の増大を招いてしまうという
問題点があった。

【００２２】本発明は、かかる点に鑑み、一又は複数の
アドレスに対するデータの書込みと、一又は複数のアド
レスからのデータの読出しとを同時に行うことができる
記憶回路部を備えて構成される半導体装置であって、メ
モリセルの面積を縮小化し、チップ面積の縮小化を図る
ことができるようにした半導体装置を提供することを目
的とする。

【００２３】

【課題を解決するための手段】本発明による半導体装置
は、第１、第２のデータ入出力端を、それぞれ、対をな
す一方及び他方のビット線に接続し、書込みは前記一方
及び他方のビット線を介して行われ、読出しは前記一方
のビット線を介して行われるメモリセルを複数個ずつグ
ループ化して異なるアドレスを付し、同一のワード線を
共用するように配列してなるメモリセル列と、書込みの
対象とされたアドレスのメモリセルに接続されている一
方及び他方のビット線の電位を制御することによって書
込みを行う一又は複数の書込み回路と、読出しの対象と
されたアドレスのメモリセルに接続されている一方のビ
ット線の電位を検出することによって読出しを行う一又
は複数の読出し回路とを含めて構成するというものであ
る。

【００２４】

【作用】本発明においては、第１、第２のデータ入出力
端を、それぞれ、対をなす一方及び他方のビット線に接
続し、書込みは前記第１、第２のビット線を介して行わ
れ、読出しは前記第１のビット線を介して行われるメモ
リセルを設け、従来例のように、書込み用のワード線
と、読出し用のワード線とを別個に設けると共に、書込
み用のビット線と、読出し用のビット線とを別個に設け
ることが必要とされるメモリセルは設けていない。

【００２５】しかし、第１、第２のデータ入出力端を、
それぞれ、対をなす一方及び他方のビット線に接続し、
書込みは前記第１、第２のビット線を介して行われ、読
出しは前記第１のビット線を介して行われるメモリセル
を複数個ずつグループ化して異なるアドレスを付し、同
一のワード線を共用するように配列すると共に、書込み
の対象とされたアドレスのメモリセルに接続されている
一方及び他方のビット線の電位を制御することによって
書込みを行う一又は複数の書込み回路と、読出しの対象
とされたアドレスのメモリセルに接続されている一方の
電位を検出することによって読出しを行う一又は複数の
読出し回路とを設けるようにしているので、一又は複数
のアドレスに対する書込みと、書込みの対象とされたア
ドレスと異なる一又は複数のアドレスに対する読出しと
を同時に行うことができる。

【００２６】なお、第１、第２のデータ入出力端を、そ
れぞれ、対をなす一方及び他方のビット線に接続し、書
込みは前記一方及び他方のビット線を介して行われ、読
出しは前記第１のビット線を介して行われるメモリセル
を複数個ずつグループ化して異なるアドレスを付し、そ
れぞれ、同一のワード線を共用するように配列してなる
複数のメモリセル列と、書込みの対象とされたアドレス
のメモリセルに接続されている一方及び他方のビット線
の電位を制御することによって書込みを行う一又は複数
の書込み回路と、読出しの対象とされたアドレスのメモ
リセルに接続されている一方のビット線の電位を検出す
ることによって読出しを行う一又は複数の読出し回路と
を設けるようにしても、一又は複数のアドレスに対する
書込みと、書込みの対象とされたアドレスと異なる一又
は複数のアドレスに対する読出しとを同時に行うことが
できる。

【００２７】

【実施例】以下、図１〜図１８を参照して、本発明の第
１実施例及び第２実施例について、本発明をワンチップ
・マイクロコンピュータに適用した場合を例にして説明
する。

【００２８】第１実施例・・図１〜図１６図１は本発明の第１実施例の要部を示す回路図であり、
本発明を適用して構成されたワンチップ・マイクロコン
ピュータの一例におけるＣＰＵ内に設けられているデー
タ・レジスタの部分を示している。

【００２９】図中、３２〜３５はアドレスを０番地とさ
れているメモリセル、３６〜３９はアドレスを１番地と
されているメモリセル、４０〜４３はアドレスを２番地
とされているメモリセル、４４〜４７はアドレスを３番
地とされているメモリセル、ＷＬはワード線、ＢＬ₁、
／ＢＬ₁〜ＢＬ₁₆、／ＢＬ₁₆はビット線である。

【００３０】ここに、メモリセル３２〜４７は、同一の
回路構成とされており、メモリセル３２を代表して示す
と、図２に示すようなＳＲＡＭセルにより構成されてい
る。

【００３１】図中、４８は２個のインバータ４９、５０
をリング状に接続してなるフリップ・フロップ、５１、
５２はトランスファ・ゲートをなすｎＭＯＳトランジス
タである。

【００３２】このメモリセル３２に対して書込みが行わ
れる場合、ワード線ＷＬ＝「Ｈ」で、ｎＭＯＳトランジ
スタ５１、５２＝ＯＮとされると共に、書込むべきデー
タの値により、ビット線ＢＬ₁、／ＢＬ₁の一方が
「Ｈ」、他方が「Ｌ」とされる。

【００３３】また、このメモリセル３２の記憶データが
読み出される場合には、負荷（図示せず）を介してビッ
ト線ＢＬ₁、／ＢＬ₁＝「Ｈ」にリセットされると共に、
ワード線ＷＬ＝「Ｈ」で、ｎＭＯＳトランジスタ５１、
５２＝ＯＮとされ、ビット線ＢＬ₁の電圧が検出され
る。

【００３４】また、図１において、５３は書込みを行う
べきアドレスのメモリセルに接続されているビット線を
選択してデータの書込みを行うライト・セレクタ、５４
は命令デコーダから供給されるアドレス信号をデコード
してライト・セレクタ５３の選択動作を制御するアドレ
ス・デコーダである。

【００３５】また、５５は読出しを行うべきアドレスの
メモリセルに接続されているビット線を選択してデータ
の読出しを行うリード・セレクタ、５６は命令デコーダ
から供給されるアドレス信号をデコードしてリード・セ
レクタ５５の選択動作を制御するアドレス・デコーダで
ある。

【００３６】また、５７は読出しを行うべきアドレスの
メモリセルに接続されているビット線を選択してデータ
の読出しを行うリード・セレクタ、５８は命令デコーダ
から供給されるアドレス信号をデコードしてリード・セ
レクタ５７の選択動作を制御するアドレス・デコーダで
ある。

【００３７】また、５９はライト・データをライト・セ
レクタ５３に供給するライト・バス、６０はリード・セ
レクタ５５を介して読み出されたリード・データが送出
されるリード・バス、６１はリード・セレクタ５７を介
して読み出されたデータが送出されるリード・バスであ
る。

【００３８】ここに、図３〜図６はライト・セレクタ５
３の具体的構成を分図して示す回路図であり、これら図
３〜図６において、６２、６３は０番地のメモリセル３
２、３３、３４、３５に接続されているビット線Ｂ
Ｌ₁、／ＢＬ₁、ＢＬ₂、／ＢＬ₂、ＢＬ₃、／ＢＬ₃、ＢＬ
₄、／ＢＬ₄を選択するためのビット線選択線である。

【００３９】また、６４、６５は１番地のメモリセル３
６、３７、３８、３９に接続されているビット線Ｂ
Ｌ₅、／ＢＬ₅、ＢＬ₆、／ＢＬ₆、ＢＬ₇、／ＢＬ₇、ＢＬ
₈、／ＢＬ₈を選択するためのビット線選択線である。

【００４０】また、６６、６７は２番地のメモリセル４
０、４１、４２、４３に接続されているビット線Ｂ
Ｌ₉、／ＢＬ₉、ＢＬ₁₀、／ＢＬ₁₀、ＢＬ₁₁、／ＢＬ₁₁、
ＢＬ₁₂、／ＢＬ₁₂を選択するためのビット線選択線であ
る。

【００４１】また、６８、６９は３番地のメモリセル４
４、４５、４６、４７に接続されているビット線Ｂ
Ｌ₁₃、／ＢＬ₁₃、ＢＬ₁₄、／ＢＬ₁₄、ＢＬ₁₅、／Ｂ
Ｌ₁₅、ＢＬ₁₆、／ＢＬ₁₆を選択するためのビット線選択
線、７０〜７３はライト・バス５９を構成するバス線で
ある。

【００４２】また、図３において、７４〜８１はインバ
ータ、８２〜８９は伝送ゲート機能を付加されたＣＭＯ
Ｓ構成のインバータ、いわゆるクロックド・ＣＭＯＳ・
インバータ、図４において、９０〜９３はインバータ、
９４〜１０１はクロックド・ＣＭＯＳ・インバータであ
る。

【００４３】また、図５において、１０２〜１０５はイ
ンバータ、１０６〜１１３はクロックド・ＣＭＯＳ・イ
ンバータ、図６において、１１４〜１１７はインバー
タ、１１８〜１２５はクロックド・ＣＭＯＳ・インバー
タである。

【００４４】また、図７〜図１０はリード・セレクタ５
５の具体的構成を分図して示す回路図であり、これら図
７〜図１０において、１２６は０番地のメモリセル３
２、３３、３４、３５に接続されているビット線Ｂ
Ｌ₁、ＢＬ₂、ＢＬ₃、ＢＬ₄を選択するためのビット線選
択線である。

【００４５】また、１２７は１番地のメモリセル３６、
３７、３８、３９に接続されているビット線ＢＬ₅、Ｂ
Ｌ₆、ＢＬ₇、ＢＬ₈を選択するためのビット線選択線で
ある。

【００４６】また、１２８は２番地のメモリセル４０、
４１、４２、４３に接続されているビット線ＢＬ₉、Ｂ
Ｌ₁₀、ＢＬ₁₁、ＢＬ₁₂を選択するためのビット線選択線
である。

【００４７】また、１２９は３番地のメモリセル４４、
４５、４６、４７に接続されているビット線ＢＬ₁₃、Ｂ
Ｌ₁₄、ＢＬ₁₅、ＢＬ₁₆を選択するためのビット線選択
線、１３０〜１３３はリード・バス５５を構成するバス
線である。

【００４８】また、図７において、１３４〜１３７はＮ
ＯＲ回路、１３８〜１４１はｎＭＯＳトランジスタ、図
８において、１４２〜１４５はＮＯＲ回路、１４６〜１
４９はｎＭＯＳトランジスタである。

【００４９】また、図９において、１５０〜１５３はＮ
ＯＲ回路、１５４〜１５７はｎＭＯＳトランジスタ、図
１０において、１５８〜１６１はＮＯＲ回路、１６２〜
１６５はｎＭＯＳトランジスタである。

【００５０】また、図１１〜図１４はリード・セレクタ
５７の具体的構成を分図して示す回路図であり、これら
図１１〜図１４において、１６６は０番地のメモリセル
３２、３３、３４、３５に接続されているビット線ＢＬ
₁、ＢＬ₂、ＢＬ₃、ＢＬ₄を選択するためのビット線選択
線である。

【００５１】また、１６７は１番地のメモリセル３６、
３７、３８、３９に接続されているビット線ＢＬ₅、Ｂ
Ｌ₆、ＢＬ₇、ＢＬ₈を選択するためのビット線選択線で
ある。

【００５２】また、１６８は２番地のメモリセル４０、
４１、４２、４３に接続されているビット線ＢＬ₉、Ｂ
Ｌ₁₀、ＢＬ₁₁、ＢＬ₁₂を選択するためのビット線選択線
である。

【００５３】また、１６９は３番地のメモリセル４４、
４５、４６、４７に接続されているビット線ＢＬ₁₃、Ｂ
Ｌ₁₄、ＢＬ₁₅、ＢＬ₁₆を選択するためのビット線選択
線、１７０〜１７３はリード・バス６１を構成するバス
線である。

【００５４】また、図１１において、１７４〜１７７は
ＮＯＲ回路、１７８〜１８１はｎＭＯＳトランジスタ、
図１２において、１８２〜１８５はＮＯＲ回路、１８６
〜１８９はｎＭＯＳトランジスタである。

【００５５】また、図１３において、１９０〜１９３は
ＮＯＲ回路、１９４〜１９７はｎＭＯＳトランジスタ、
図１４において、１９８〜２０１はＮＯＲ回路、２０２
〜２０５はｎＭＯＳトランジスタである。

【００５６】ここに、図１５は、ライト・セレクタ５３
の動作を示す回路図であり、０番地のメモリセル３２〜
３５が選択された場合において、メモリセル３２に
「Ｈ」、メモリセル３３に「Ｌ」、メモリセル３４に
「Ｈ」、メモリセル３５に「Ｌ」が書き込まれる場合を
例にして示している。

【００５７】なお、メモリセル３２〜３５において、２
０６〜２０８はフリップ・フロップであり、２０９〜２
１４はインバータ、２１５〜２２０はｎＭＯＳトランジ
スタである。

【００５８】この場合、ワード線ＷＬ＝「Ｈ」とされ、
ｎＭＯＳトランジスタ５１、５２、２１５〜２２０な
ど、メモリセル３２〜４７のトランスファ・ゲートをな
すｎＭＯＳトランジスタ＝ＯＮとされると共に、バス線
７０＝「Ｈ」、バス線７１＝「Ｌ」、バス線７２＝
「Ｈ」、バス線７３＝「Ｌ」とされる。

【００５９】また、ビット線選択線６２＝「Ｈ」、ビッ
ト線選択線６３＝「Ｌ」、ビット線選択線６４＝
「Ｌ」、ビット線選択線６５＝「Ｈ」、ビット線選択線
６６＝「Ｌ」、ビット線選択線６７＝「Ｈ」、ビット線
選択線６８＝「Ｌ」、ビット線選択線６９＝「Ｈ」とさ
れる。

【００６０】即ち、クロックド・ＣＭＯＳ・インバータ
８２〜８９＝活性とされると共に、クロックド・ＣＭＯ
Ｓ・インバータ９４〜１０１、１０６〜１１３、１１８
〜１２５＝非活性とされ、０番地のメモリセル３２〜３
５＝選択、１〜３番地のメモリセル３６〜４７＝非選択
とされる。

【００６１】この結果、この場合には、ビット線ＢＬ₁
＝「Ｈ」、ビット線／ＢＬ₁＝「Ｌ」、ビット線ＢＬ₂＝
「Ｌ」、ビット線／ＢＬ₂＝「Ｈ」、ビット線ＢＬ₃＝
「Ｈ」、ビット線／ＢＬ₃＝「Ｌ」、ビット線ＢＬ₄＝
「Ｌ」、ビット線／ＢＬ₄＝「Ｈ」とされて、メモリセ
ル３２には「Ｈ」、メモリセル３３には「Ｌ」、メモリ
セル３４には「Ｈ」、メモリセル３５には「Ｌ」が書き
込まれる。

【００６２】また、図１６は、リード・セレクタ５５の
動作を示す回路図であり、メモリセル３２に「Ｈ」、メ
モリセル３３に「Ｌ」、メモリセル３４に「Ｈ」、メモ
リセル３５に「Ｌ」が書き込まれている場合において、
リード・セレクタ５５を介して、これら０番地のメモリ
セル３２〜３５のデータが読み出される場合を例にして
示している。

【００６３】なお、リード・セレクタ５５において、２
２１〜２２４は負荷をなすｎＭＯＳトランジスタ、ＫＢ
は制御クロック信号である。

【００６４】ここに、メモリセル３２〜３５のデータが
読み出される場合には、負荷を介してビット線ＢＬ₁、
／ＢＬ₁〜ＢＬ₁₆、／ＢＬ₁₆＝「Ｈ」にリセットされる
と共に、ワード線ＷＬ＝「Ｈ」とされ、ｎＭＯＳトラン
ジスタ５１、５２、２１５〜２２０など、メモリセル３
２〜３５のトランスファ・ゲートをなすｎＭＯＳトラン
ジスタ＝ＯＮとされる。

【００６５】この結果、ビット線ＢＬ₁＝「Ｈ」、ビッ
ト線／ＢＬ₁＝「Ｌ」、ビット線ＢＬ ₂＝「Ｌ」、ビット
線／ＢＬ₂＝「Ｈ」、ビット線ＢＬ₃＝「Ｈ」、ビット線
／ＢＬ₃＝「Ｌ」、ビット線ＢＬ₄＝「Ｌ」、ビット線／
ＢＬ₄＝「Ｈ」とされる。

【００６６】また、この場合、制御クロック信号ＫＢ＝
「Ｈ」で、バス線１３０〜１３３＝「Ｈ」にリセットさ
れると共に、ビット線選択線１２６＝「Ｌ」、ビット線
選択線１２７〜１２９＝「Ｈ」とされる。

【００６７】この結果、ＮＯＲ回路１３４の出力＝
「Ｌ」、ＮＯＲ回路１３５の出力＝「Ｈ」、ＮＯＲ回路
１３６の出力＝「Ｌ」、ＮＯＲ回路１３７の出力＝
「Ｈ」とされ、ｎＭＯＳトランジスタ１３８＝ＯＦＦ、
ｎＭＯＳトランジスタ１３９＝ＯＮ、ｎＭＯＳトランジ
スタ１４０＝ＯＦＦ、ｎＭＯＳトランジスタ１４１＝Ｏ
Ｎとされる。

【００６８】また、メモリセル３６〜４７に対応して設
けられているＮＯＲ回路１４２〜１４５、１５０〜１５
３、１５８〜１６１の出力＝「Ｌ」とされ、ｎＭＯＳト
ランジスタ１４６〜１４９、１５４〜１５７、１６２〜
１６５＝ＯＦＦとされる。

【００６９】この場合、バス線１３１からはｎＭＯＳト
ランジスタ１３９を介して接地側に電流Ｉが流れると共
に、バス線１３３からはｎＭＯＳトランジスタ１４１を
介して接地側に電流Ｉが流れる。

【００７０】しかし、バス線１３０からはｎＭＯＳトラ
ンジスタ１３８を介して接地側に電流Ｉが流れることは
なく、また、バス線１３２からもｎＭＯＳトランジスタ
１４０を介して接地側に電流Ｉが流れることはない。

【００７１】したがって、この場合には、バス線１３０
＝「Ｈ」、バス線１３１＝「Ｌ」、バス線１３２＝
「Ｈ」、バス線１３３＝「Ｌ」とされ、メモリセル３２
〜３５の記憶データが読み出される。なお、リード・セ
レクタ５７についても同様に動作する。

【００７２】この第１実施例においては、同一のアドレ
スを選択しないことを条件として、ライト・セレクタ５
３を介しての書込みと、リード・セレクタ５５、５７を
介しての読出しとを同時に行うことができる。

【００７３】例えば、ライト・セレクタ５３を介した０
番地のメモリセル３２〜３５に対するデータの書込み
と、リード・セレクタ５５を介した１番地のメモリセル
３６〜３９からのデータの読出しと、リード・セレクタ
５７を介した３番地のメモリセル４４〜４７からのデー
タの読出しとを同時に行うことができる。

【００７４】ここに、この第１実施例によれば、メモリ
セルは、トランスファ・ゲートを構成するｎＭＯＳトラ
ンジスタとして、２個のｎＭＯＳトランジスタを設けれ
ば足りるので、メモリセルの面積を縮小化し、チップ面
積の縮小化を図ることができる。

【００７５】第２実施例・・図１７、図１８図１７、図１８は本発明の第２実施例の要部を分図して
示す回路図であり、本発明を適用して構成されたワンチ
ップ・マイクロコンピュータの他の例におけるＣＰＵ内
に設けられているデータ・レジスタの部分を示してい
る。

【００７６】図中、２２５〜２２８はアドレスを０番地
とされているメモリセル、２２９〜２３２はアドレスを
１番地とされているメモリセル、２３３〜２３６はアド
レスを２番地とされているメモリセル、２３７〜２４０
はアドレスを３番地とされているメモリセルである。

【００７７】また、２４１〜２４４はアドレスを４番地
とされているメモリセル、２４５〜２４８はアドレスを
５番地とされているメモリセル、２４９〜２５２はアド
レスを６番地とされているメモリセル、２５３〜２５６
はアドレスを７番地とされているメモリセルである。

【００７８】また、２５７〜２６０はアドレスを８番地
とされているメモリセル、２６１〜２６４はアドレスを
９番地とされているメモリセル、２６５〜２６８はアド
レスを１０番地とされているメモリセル、２６９〜２７
２はアドレスを１１番地とされているメモリセルであ
る。

【００７９】また、ＷＬ₁はメモリセル２２５〜２４０
のトランスファ・ゲートのＯＮ、ＯＦＦを制御するワー
ド線、ＷＬ₂はメモリセル２４１〜２５６のトランスフ
ァ・ゲートのＯＮ、ＯＦＦを制御するワード線、ＷＬ₃
はメモリセル２５７〜２７２のトランスファ・ゲートの
ＯＮ、ＯＦＦを制御するワード線である。

【００８０】また、２７３はワード線ＷＬ₁〜ＷＬ₃のい
ずれか１本を選択して駆動するアドレス・デコーダ、Ｂ
Ｌ₁、／ＢＬ₁〜ＢＬ₁₆、／ＢＬ₁₆は前述したビット線で
あり、メモリセル２２５〜２７２は、同一の回路構成と
されており、図２に示すようなＳＲＡＭセルにより構成
されている。

【００８１】なお、ライト・セレクタ５３、リード・セ
レクタ５５、リード・セレクタ５７、アドレス・デコー
ダ５４、５６、５８、ライト・バス５９、リード・バス
６０、リード・バス６１については、第１実施例の場合
と同様に構成されている。

【００８２】この第２実施例において、ワード線ＷＬ₁
〜ＷＬ₃の２本又は３本を同時に選択せず、かつ、同一
のアドレスを選択しないことを条件に、ライト・セレク
タ５３を介しての書込みと、リード・セレクタ５５、５
７を介しての読出しとを、同時に行うことができる。

【００８３】例えば、ワード線ＷＬ₁＝選択、ワード線
ＷＬ₂、ＷＬ₃＝非選択とした場合においては、例えば、
ライト・セレクタ５３を介した０番地のメモリセル２２
５〜２２８に対するデータの書込みと、リード・セレク
タ５５を介した１番地のメモリセル２２９〜２３２から
のデータの読出しと、リード・セレクタ５７を介した２
番地のメモリセル２３３〜２３６からのデータの読出し
とを同時に行うことができる。

【００８４】また、例えば、ワード線ＷＬ₂＝選択、ワ
ード線ＷＬ₁、ＷＬ₃＝非選択とした場合においては、例
えば、ライト・セレクタ５３を介した５番地のメモリセ
ル２４５〜２４８に対するデータの書込みと、リード・
セレクタ５５を介した６番地のメモリセル２４９〜２５
２からのデータの読出しと、リード・セレクタ５７を介
した７番地のメモリセル２５３〜２５６からのデータの
読出しとを同時に行うことができる。

【００８５】ここに、この第２実施例によっても、第１
実施例の場合と同様に、メモリセルは、トランスファ・
ゲートを構成するｎＭＯＳトランジスタとして、２個の
ｎＭＯＳトランジスタを設ければ足りるので、メモリセ
ルの面積を縮小化し、チップ面積の縮小化を図ることが
できる。

【００８６】

【発明の効果】以上のように、本発明によれば、一又は
複数のアドレスに対するデータの書込みと、一又は複数
のアドレスからのデータの読出しとを同時に行うことが
できるにも関わらず、メモリセルの面積を縮小化し、チ
ップ面積の縮小化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部（本発明を適用して
構成されたワンチップ・マイクロコンピュータの一例に
おけるＣＰＵ内に設けられるデータ・レジスタの部分）
を示す回路図である。

【図２】本発明の第１実施例が設けるメモリセルを示す
回路図である。

【図３】本発明の第１実施例が設けるライト・セレクタ
の具体的構成を分図して示す回路図である。

【図４】本発明の第１実施例が設けるライト・セレクタ
の具体的構成を分図して示す回路図である。

【図５】本発明の第１実施例が設けるライト・セレクタ
の具体的構成を分図して示す回路図である。

【図６】本発明の第１実施例が設けるライト・セレクタ
の具体的構成を分図して示す回路図である。

【図７】本発明の第１実施例が設けるリード・セレクタ
の具体的構成を分図して示す回路図である。

【図８】本発明の第１実施例が設けるリード・セレクタ
の具体的構成を分図して示す回路図である。

【図９】本発明の第１実施例が設けるリード・セレクタ
の具体的構成を分図して示す回路図である。

【図１０】本発明の第１実施例が設けるリード・セレク
タの具体的構成を分図して示す回路図である。

【図１１】本発明の第１実施例が設けるリード・セレク
タの具体的構成を分図して示す回路図である。

【図１２】本発明の第１実施例が設けるリード・セレク
タの具体的構成を分図して示す回路図である。

【図１３】本発明の第１実施例が設けるリード・セレク
タの具体的構成を分図して示す回路図である。

【図１４】本発明の第１実施例が設けるリード・セレク
タの具体的構成を分図して示す回路図である。

【図１５】ライト・セレクタの動作を示す回路図であ
る。

【図１６】リード・セレクタの動作を示す回路図であ
る。

【図１７】本発明の第２実施例の要部（本発明を適用し
て構成されたワンチップ・マイクロコンピュータの他の
例におけるＣＰＵ内に設けられるデータ・レジスタの部
分）を分図して示す回路図である。

【図１８】本発明の第２実施例の要部（本発明を適用し
て構成されたワンチップ・マイクロコンピュータの他の
例におけるＣＰＵ内に設けられるデータ・レジスタの部
分）を分図して示す回路図である。

【図１９】ワンチップ・マイクロコンピュータを示すブ
ロック図である。

【図２０】図１９に示すワンチップ・マイクロコンピュ
ータを構成するＣＰＵの要部を示すブロック図である。

【図２１】図２０に示すＣＰＵ内に設けられるデータ・
レジスタの要部を示すブロック図である。

【図２２】図２１に示すデータ・レジスタに配列されて
いるメモリセルを示す回路図である。

【符号の説明】

３２〜４７メモリセル

Claims

【特許請求の範囲】

【請求項１】第１、第２のデータ入出力端を、それぞ
れ、対をなす一方及び他方のビット線に接続し、書込み
は前記一方及び他方のビット線を介して行われ、読出し
は前記一方のビット線を介して行われるメモリセルを複
数個ずつグループ化して異なるアドレスを付し、同一の
ワード線を共用するように配列してなるメモリセル列
と、書込みの対象とされたアドレスのメモリセルに接続
されている一方及び他方のビット線の電位を制御するこ
とによって書込みを行う一又は複数の書込み回路と、読
出しの対象とされたアドレスのメモリセルに接続されて
いる一方のビット線の電位を検出することによって読出
しを行う一又は複数の読出し回路とを含んで構成されて
いることを特徴とする半導体装置。
【請求項２】第１、第２のデータ入出力端を、それぞ
れ、対をなす一方及び他方のビット線に接続し、書込み
は前記一方及び他方のビット線を介して行われ、読出し
は前記第１のビット線を介して行われるメモリセルを複
数個ずつグループ化して異なるアドレスを付し、それぞ
れ、同一のワード線を共用するように配列してなる複数
のメモリセル列と、書込みの対象とされたアドレスのメ
モリセルに接続されている一方及び他方のビット線の電
位を制御することによって書込みを行う一又は複数の書
込み回路と、読出しの対象とされたアドレスのメモリセ
ルに接続されている一方のビット線の電位を検出するこ
とによって読出しを行う一又は複数の読出し回路とを含
んで構成されていることを特徴とする半導体装置。