JP2663138B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 49
- 230000002093 peripheral effect Effects 0.000 claims description 33
- 210000004027 cell Anatomy 0.000 claims description 16
- 210000000352 storage cell Anatomy 0.000 claims description 15
- 230000010354 integration Effects 0.000 claims description 12
- 239000002131 composite material Substances 0.000 claims description 5
- 238000012360 testing method Methods 0.000 description 31
- 102100029968 Calreticulin Human genes 0.000 description 18
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000005764 inhibitory process Effects 0.000 description 3
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000001454 recorded image Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置、さらにはデジタル信
号を扱う半導体集積回路装置に適用して有効な技術に関
するもので、例えば高速性と低消費電力性とを兼ね備え
るシステムの構築に利用して有効な技術に関するもので
ある（参考文献：日経マグロウヒル社刊行「日経エレク
トロニクス1988年４月18日号no.445」p228〜241）。
号を扱う半導体集積回路装置に適用して有効な技術に関
するもので、例えば高速性と低消費電力性とを兼ね備え
るシステムの構築に利用して有効な技術に関するもので
ある（参考文献：日経マグロウヒル社刊行「日経エレク
トロニクス1988年４月18日号no.445」p228〜241）。
［従来の技術］ 一般に、デジタル信号を扱う半導体集積回路装置はそ
の動作速度によって系列化され、同一の速度系列内の半
導体集積回路装置を用いてシステムあるいは装置を構成
することが行なわれている。
の動作速度によって系列化され、同一の速度系列内の半
導体集積回路装置を用いてシステムあるいは装置を構成
することが行なわれている。
例えば、マルチポートRAM（ランダム・アクセス・メ
モリー）を含むシステムの場合、そのマルチポートRAM
をアクセスする複数の回路装置は互いに同程度の動作速
度のものが使用されている。
モリー）を含むシステムの場合、そのマルチポートRAM
をアクセスする複数の回路装置は互いに同程度の動作速
度のものが使用されている。
また、カラーパレットLSI（大規模半導体集積回路装
置）では、CMOSの回路構造だけを有するものと、ECLの
回路構造だけを有するものの２通りが提供され、システ
ムの動作速度に応じて使い分けられている。
置）では、CMOSの回路構造だけを有するものと、ECLの
回路構造だけを有するものの２通りが提供され、システ
ムの動作速度に応じて使い分けられている。
以上のように、従来のこの種の半導体集積回路装置
は、その用途での使用環境の動作速度に適合するように
構成されている。
は、その用途での使用環境の動作速度に適合するように
構成されている。
［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題の
あることが本発明者らによって明らかとされた。
あることが本発明者らによって明らかとされた。
すなわち、従来の半導体集積回路装置では、単一の速
度環境下での使用を想定して構成されているため、複数
の速度環境をもつシステムのあるいは装置を効率良く構
成することができない、という問題があった。
度環境下での使用を想定して構成されているため、複数
の速度環境をもつシステムのあるいは装置を効率良く構
成することができない、という問題があった。
例えば、マルチポートRAMを用いるCRTC（CRTコントロ
ーラ）の場合、記憶画像をCRTに表示させるための読出
動作は、CRTの表示速度に同期させるために、高速で行
なう必要があるが、記憶画像の書換動作は、CRTの表示
速度に同期させる必要がないので、比較的低速で行なっ
てもよい。このような場合も、従来のマルチポートRAM
では、その全体を最大動作速度に合わせて構成してい
た。つまり、高速を必要とする読出動作も、必ずしも高
速であることを要しない書換動作も、一律に高速動作向
きの回路で構成していた。この結果、その高速化の代償
として、消費電力の増大や集積規模の縮小といった不利
を余儀なくされていた。
ーラ）の場合、記憶画像をCRTに表示させるための読出
動作は、CRTの表示速度に同期させるために、高速で行
なう必要があるが、記憶画像の書換動作は、CRTの表示
速度に同期させる必要がないので、比較的低速で行なっ
てもよい。このような場合も、従来のマルチポートRAM
では、その全体を最大動作速度に合わせて構成してい
た。つまり、高速を必要とする読出動作も、必ずしも高
速であることを要しない書換動作も、一律に高速動作向
きの回路で構成していた。この結果、その高速化の代償
として、消費電力の増大や集積規模の縮小といった不利
を余儀なくされていた。
高速動作が必要とされているシステムあるいは装置に
おいて、その高速動作の必要性がすべてにわたっている
場合は以外に少なく、主要部あるいは一部分だけが高速
であればよいという場合が多い。
おいて、その高速動作の必要性がすべてにわたっている
場合は以外に少なく、主要部あるいは一部分だけが高速
であればよいという場合が多い。
しかし、従来の半導体集積回路装置では、高速が部分
的にしか要求されない場合にも、その部分的な高速に合
わせて全体が構成され、これによって低消費電力性など
の他の性能を不当に低下させている、という問題があっ
た。
的にしか要求されない場合にも、その部分的な高速に合
わせて全体が構成され、これによって低消費電力性など
の他の性能を不当に低下させている、という問題があっ
た。
本発明の技術的目標は、複数の速度環境をもつシステ
ムあるいは装置を効率良く構成することができるように
し、これによって高速を必要とするシステムあるいは装
置の構成を最適化することができるようにする、という
技術を提供することにある。
ムあるいは装置を効率良く構成することができるように
し、これによって高速を必要とするシステムあるいは装
置の構成を最適化することができるようにする、という
技術を提供することにある。
上述した技術的目的の具体的対象として、本発明者ら
は、CRTコントローラに用いられるマルチポートRAMに着
目した。
は、CRTコントローラに用いられるマルチポートRAMに着
目した。
すなわち、上述したように、CRTコントローラでは、
記憶画像の読み出しをCRT表示器の表示速度に合わせて
速度で行う必要があるが、その記憶画像の書換動作につ
いては、CRT表示器の表示速度に合わせる必要がないた
め、比較的低速で行なってもよい。
記憶画像の読み出しをCRT表示器の表示速度に合わせて
速度で行う必要があるが、その記憶画像の書換動作につ
いては、CRT表示器の表示速度に合わせる必要がないた
め、比較的低速で行なってもよい。
そこで、本発明者らは、記録画像をCRT表示器の表示
速度に合わせて読み出すための周辺回路を高速化に適し
た回路構造で構成する一方、CRTの表示速度に合わせる
必要のない記録画像の書換動作のための周辺回路を低消
費電力化および高集積化に適した回路構造で構成するこ
とを検討した。
速度に合わせて読み出すための周辺回路を高速化に適し
た回路構造で構成する一方、CRTの表示速度に合わせる
必要のない記録画像の書換動作のための周辺回路を低消
費電力化および高集積化に適した回路構造で構成するこ
とを検討した。
この場合、画像情報を記憶する記憶セルは、高速側と
低速側の２つの周辺回路によってアクセスされる。各周
辺回路は外部から入力されるアドレス信号を選択信号に
デコードするデコーダ回路を含み、このデコーダ回路に
よって記憶セルの選択動作を行う。この選択動作は周辺
回路ごとにそれぞれ、ワード線およびデータ線対からな
る選択線を介して行われる。選択線は２系統設けられ、
一方は高速側の周辺回路によって選択され、他方は低速
側の周辺回路によって選択される。これにより、メモリ
アレイ内の各記憶セルは、２つの周辺回路のどちらから
もアクセスされるが、これに伴い、高速側の周辺回路と
低速側の周辺回路が同一の記憶セルを同時に選択する場
合が生じる。この同時選択が行われると、記憶セルの記
憶情報が破壊されてしまうことがある。
低速側の２つの周辺回路によってアクセスされる。各周
辺回路は外部から入力されるアドレス信号を選択信号に
デコードするデコーダ回路を含み、このデコーダ回路に
よって記憶セルの選択動作を行う。この選択動作は周辺
回路ごとにそれぞれ、ワード線およびデータ線対からな
る選択線を介して行われる。選択線は２系統設けられ、
一方は高速側の周辺回路によって選択され、他方は低速
側の周辺回路によって選択される。これにより、メモリ
アレイ内の各記憶セルは、２つの周辺回路のどちらから
もアクセスされるが、これに伴い、高速側の周辺回路と
低速側の周辺回路が同一の記憶セルを同時に選択する場
合が生じる。この同時選択が行われると、記憶セルの記
憶情報が破壊されてしまうことがある。
この同時選択による記憶情報の破壊を防止するため
に、本発明者らは、２つの周辺回路にてそれぞれにデコ
ードされて選択線へ与えられる選択信号をその２つの周
辺回路の間で論理照合させ、この論理照合によって同時
選択が判定された場合に、いずれか一方の系統の選択線
に与えられる選択信号を禁止させるようにすることを検
討した。
に、本発明者らは、２つの周辺回路にてそれぞれにデコ
ードされて選択線へ与えられる選択信号をその２つの周
辺回路の間で論理照合させ、この論理照合によって同時
選択が判定された場合に、いずれか一方の系統の選択線
に与えられる選択信号を禁止させるようにすることを検
討した。
ところが、上述した構成では、たとえば低速側の周辺
回路から出力されて選択線に与えられる選択信号を上記
論理照合による判定結果に基づいて禁止させる際に、そ
の論理照合および禁止の制御動作が有効に作用するまで
の遅延時間にて、上記選択信号が選択線へ瞬間的に漏出
してしまう。このため、記憶セルは瞬間的あるいは不完
全に同時選択されることがあり、これによってその記憶
セルの記憶情報が破壊されることがある、という問題点
を生じることが判明した。
回路から出力されて選択線に与えられる選択信号を上記
論理照合による判定結果に基づいて禁止させる際に、そ
の論理照合および禁止の制御動作が有効に作用するまで
の遅延時間にて、上記選択信号が選択線へ瞬間的に漏出
してしまう。このため、記憶セルは瞬間的あるいは不完
全に同時選択されることがあり、これによってその記憶
セルの記憶情報が破壊されることがある、という問題点
を生じることが判明した。
本発明の目的は、高速化に適した回路構造を有する第
１のデコーダ回路を含む周辺回路と、低消費電力化およ
び高集積化に適した回路構造を有する第２のデコーダ回
路を含む周辺回路の両方から記憶セルのアクセスを行わ
せるようにしたマルチポートRAMを半導体集積回路装置
にて構成するに際し、第１のデコーダ回路と第２のデコ
ーダ回路が同一記憶セルを同時選択することにより生じ
る記憶情報の破壊を確実に防止することにある。
１のデコーダ回路を含む周辺回路と、低消費電力化およ
び高集積化に適した回路構造を有する第２のデコーダ回
路を含む周辺回路の両方から記憶セルのアクセスを行わ
せるようにしたマルチポートRAMを半導体集積回路装置
にて構成するに際し、第１のデコーダ回路と第２のデコ
ーダ回路が同一記憶セルを同時選択することにより生じ
る記憶情報の破壊を確実に防止することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願発明の代表的実施形態による半導体集積回路装置
は、下記の通りである。
は、下記の通りである。
すなわち、外部から入力される第１のアドレス信号
（A0〜A7/Ad）を受ける第１の入力回路（６−３）と、
外部から入力される第２のアドレス信号（B0〜B7/A
d′）を受ける第２の入力回路（６−３′）と、上記第
１のアドレス信号（A0〜A7/Ad）を第１の選択信号にデ
コードする第１のデコーダ回路（６−４）と、上記第２
のアドレス信号（B0〜B7/Ad′）を第２の選択信号にデ
コードする第２のデコーダ回路（６−４′）と、上記第
１の選択信号によって選択されるワード線（Ｗ）および
データ線対（D,D）を含む第１の系統の選択線と、上記
第２の選択信号によって選択されるワード線（Ｗ′）お
よびデータ線対（Ｄ′,D′）を含む第２の系統の選択線
と、第１および第２の２つの系統の選択線によって記憶
情報の読出／書込のための選択が行われる記憶セル（９
−１）が配設されたメモリアレイ（６−１）と、選択さ
れた記憶セル（９−１）からの記憶情報を読み出すセン
サ回路（６−６）とを有するマルチポートRAMが構成さ
れた半導体集積回路装置にあって、上記第１のデコーダ
回路（６−４）をCMOS回路による入力段とバイポーラト
ランジスタによる出力段からなるBi−CMOS複合論理回路
で構成することにより高速化に適した回路構造とする一
方、上記第２のデコーダ回路（６−４′）を純CMOS回路
で構成することにより低消費電力化および高集積化に適
した回路構造とするとともに、上記第１のデコーダ回路
（６−４）に入力される前の上記第１のアドレス信号
（A0〜A7/Ad）と上記第２のデコーダ回路（６−４′）
に入力される前の上記第２のアドレス信号（B0〜B7/A
d′）の間で各ビット位置ごとの排他的論理和（11−
２）の総論理積（11−３）をとることにより、上記第1,
第２のアドレス信号（B0〜B7/Ad′）（B0〜B7/Ad′）が
同一記憶セル（９−１）を同時選択するアドレス信号で
あるか否かを判定して選択禁止信号を出力する同時選択
禁止回路（11−１）を具備し、上記選択禁止信号を上記
第1,第２のデコーダ回路（６−４）（６−４′）の少な
くとも一方のデコード段に導入させることにより、同一
記憶セル（９−１）の同時選択を禁止させるようにした
ものである。
（A0〜A7/Ad）を受ける第１の入力回路（６−３）と、
外部から入力される第２のアドレス信号（B0〜B7/A
d′）を受ける第２の入力回路（６−３′）と、上記第
１のアドレス信号（A0〜A7/Ad）を第１の選択信号にデ
コードする第１のデコーダ回路（６−４）と、上記第２
のアドレス信号（B0〜B7/Ad′）を第２の選択信号にデ
コードする第２のデコーダ回路（６−４′）と、上記第
１の選択信号によって選択されるワード線（Ｗ）および
データ線対（D,D）を含む第１の系統の選択線と、上記
第２の選択信号によって選択されるワード線（Ｗ′）お
よびデータ線対（Ｄ′,D′）を含む第２の系統の選択線
と、第１および第２の２つの系統の選択線によって記憶
情報の読出／書込のための選択が行われる記憶セル（９
−１）が配設されたメモリアレイ（６−１）と、選択さ
れた記憶セル（９−１）からの記憶情報を読み出すセン
サ回路（６−６）とを有するマルチポートRAMが構成さ
れた半導体集積回路装置にあって、上記第１のデコーダ
回路（６−４）をCMOS回路による入力段とバイポーラト
ランジスタによる出力段からなるBi−CMOS複合論理回路
で構成することにより高速化に適した回路構造とする一
方、上記第２のデコーダ回路（６−４′）を純CMOS回路
で構成することにより低消費電力化および高集積化に適
した回路構造とするとともに、上記第１のデコーダ回路
（６−４）に入力される前の上記第１のアドレス信号
（A0〜A7/Ad）と上記第２のデコーダ回路（６−４′）
に入力される前の上記第２のアドレス信号（B0〜B7/A
d′）の間で各ビット位置ごとの排他的論理和（11−
２）の総論理積（11−３）をとることにより、上記第1,
第２のアドレス信号（B0〜B7/Ad′）（B0〜B7/Ad′）が
同一記憶セル（９−１）を同時選択するアドレス信号で
あるか否かを判定して選択禁止信号を出力する同時選択
禁止回路（11−１）を具備し、上記選択禁止信号を上記
第1,第２のデコーダ回路（６−４）（６−４′）の少な
くとも一方のデコード段に導入させることにより、同一
記憶セル（９−１）の同時選択を禁止させるようにした
ものである。
［作用］ 上記した代表的実施形態によれば、マルチポートRAM
内の記憶セル（９−１）を高速でアクセスするために外
部から入力された第１のアドレス信号（A0〜A7/Ad）
と、上記記憶セルを低消費電力化および高集積化に適し
た速度でアクセスするために外部から入力された第２の
アドレス信号（B0〜B7/Ad′）とが、共に同一記憶セル
を同時選択するアドレス信号であった場合に、その第1,
第２のアドレス信号（A0〜A7/Ad）（B0〜B7/Ad′）がデ
コーダ回路（６−４）（６−４′）に入力される前の段
階にて、同時選択のアドレス信号であることが判定さ
れ、この判定に基づいて第1,第２のデコーダ回路（６−
４）（６−４′）の少なくとも一方のデコード動作が禁
止させられる。
内の記憶セル（９−１）を高速でアクセスするために外
部から入力された第１のアドレス信号（A0〜A7/Ad）
と、上記記憶セルを低消費電力化および高集積化に適し
た速度でアクセスするために外部から入力された第２の
アドレス信号（B0〜B7/Ad′）とが、共に同一記憶セル
を同時選択するアドレス信号であった場合に、その第1,
第２のアドレス信号（A0〜A7/Ad）（B0〜B7/Ad′）がデ
コーダ回路（６−４）（６−４′）に入力される前の段
階にて、同時選択のアドレス信号であることが判定さ
れ、この判定に基づいて第1,第２のデコーダ回路（６−
４）（６−４′）の少なくとも一方のデコード動作が禁
止させられる。
これにより、第１のデコーダ回路（６−４）と第２の
デコーダ回路（６−４′）のデコード動作に速度差があ
っても、、あるいは同時選択の判定に基づく選択禁止信
号の出力タイミングに多少の遅れが生じたとしても、同
一記憶セルの同時選択を確実に予防することができるよ
うになる。
デコーダ回路（６−４′）のデコード動作に速度差があ
っても、、あるいは同時選択の判定に基づく選択禁止信
号の出力タイミングに多少の遅れが生じたとしても、同
一記憶セルの同時選択を確実に予防することができるよ
うになる。
［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説
明する。
明する。
なお、図において、同一符号は同一あるいは相当部分
を示すものとする。
を示すものとする。
第１図は本発明の第１実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置IC1は、それぞれにECL
（エミッタ論理）型の回路構造をもつｎ個の高速側回路
ブロック１−１〜１−ｎと、それぞれにBi−CMOS（バイ
ポーラ・CMOS複合論理）型の回路構造をもつｎ′個の低
速側回路ブロック１−１′〜１−ｎ′とが同一半導体基
板内に集積形成されている。入力信号IN,IN′は、高速
処理を要するものとそうでないものとに振り分けられて
入力される。高速処理を有する入力信号INは高速側回路
ブロック１−１〜１−ｎに入力され、高速処理を要しな
い入力信号IN′は低速側回路ブロック１−１′〜１−
ｎ′に入力される。また、高速側回路ブロック１−１〜
１−ｎにて高速処理された出力信号OUTと、低速側回路
ブロック１−１′〜１−ｎ′にて低速処理された出力信
号OUT′は、それぞれに半導体基板集積回路装置IC1の外
部に採りだされるようになっている。
（エミッタ論理）型の回路構造をもつｎ個の高速側回路
ブロック１−１〜１−ｎと、それぞれにBi−CMOS（バイ
ポーラ・CMOS複合論理）型の回路構造をもつｎ′個の低
速側回路ブロック１−１′〜１−ｎ′とが同一半導体基
板内に集積形成されている。入力信号IN,IN′は、高速
処理を要するものとそうでないものとに振り分けられて
入力される。高速処理を有する入力信号INは高速側回路
ブロック１−１〜１−ｎに入力され、高速処理を要しな
い入力信号IN′は低速側回路ブロック１−１′〜１−
ｎ′に入力される。また、高速側回路ブロック１−１〜
１−ｎにて高速処理された出力信号OUTと、低速側回路
ブロック１−１′〜１−ｎ′にて低速処理された出力信
号OUT′は、それぞれに半導体基板集積回路装置IC1の外
部に採りだされるようになっている。
ここで、上述した２種類の回路ブロック１−１〜１−
ｎと１−１′〜１−ｎ′は、その動作速度を定める回路
構造は互いに異なるが、その機能については、対応する
符号同士で同一あるいは類似の機能を有する。
ｎと１−１′〜１−ｎ′は、その動作速度を定める回路
構造は互いに異なるが、その機能については、対応する
符号同士で同一あるいは類似の機能を有する。
上記低速側回路ブロック１−１′〜１−ｎ′を構成す
る回路ユニットとしては、例えば第２図に示すようなBC
L（バイポーラ・CMOS複合論理）回路が用いられる。同
図に示すBCL回路はBi−CMOSとも呼ばれ、入力論理部を
ｐチャンネルMOSトランジスタMpとｎチャンネルMOSトラ
ンジスタMnとによる低消費電力型のCMOS回路で構成する
一方、出力部だけを電流駆動能力の大きなバイポーラト
ランジスタQnで構成することにより、高速性については
後述するECLに譲ものの、低消費電力性および高集積化
適性などについては、ECLよりも格段にすぐれた特性を
備えている。なお、同図に示すBi−CMOS回路は２入力NO
Rを形成する。VCCは正側電源電位、Ａ′とＢ′は論理入
力、Ｏ′は論理出力をそれぞれ示す。
る回路ユニットとしては、例えば第２図に示すようなBC
L（バイポーラ・CMOS複合論理）回路が用いられる。同
図に示すBCL回路はBi−CMOSとも呼ばれ、入力論理部を
ｐチャンネルMOSトランジスタMpとｎチャンネルMOSトラ
ンジスタMnとによる低消費電力型のCMOS回路で構成する
一方、出力部だけを電流駆動能力の大きなバイポーラト
ランジスタQnで構成することにより、高速性については
後述するECLに譲ものの、低消費電力性および高集積化
適性などについては、ECLよりも格段にすぐれた特性を
備えている。なお、同図に示すBi−CMOS回路は２入力NO
Rを形成する。VCCは正側電源電位、Ａ′とＢ′は論理入
力、Ｏ′は論理出力をそれぞれ示す。
また、上記高速側回路ブロック１−１〜１−ｎを構成
する回路ユニットとしては、例えば第３図に示すような
ECL（エミッタ結合論理）回路が使用される。同図に示
すECL回路は、バイポーラトランジスタQnを比較的大き
な動作電流を流しながら不飽和状態で動作させることに
より、消費電力が大きいという問題はあるものの、非常
に高速で動作することができる。なお、同図に示すECL
は２入力NORを形成する。GNDは高レベル基準となる接地
電位、VEEは負側電源電位、ＡとＢは論理入力、Ｏは論
理出力をそれぞれ示す。
する回路ユニットとしては、例えば第３図に示すような
ECL（エミッタ結合論理）回路が使用される。同図に示
すECL回路は、バイポーラトランジスタQnを比較的大き
な動作電流を流しながら不飽和状態で動作させることに
より、消費電力が大きいという問題はあるものの、非常
に高速で動作することができる。なお、同図に示すECL
は２入力NORを形成する。GNDは高レベル基準となる接地
電位、VEEは負側電源電位、ＡとＢは論理入力、Ｏは論
理出力をそれぞれ示す。
第４図と第５図は、同一半導体集積回路装置内に形成
される低速側回路ブロックと高速側回路ブロックの他の
組み合せ例を示す。
される低速側回路ブロックと高速側回路ブロックの他の
組み合せ例を示す。
すなわち、上記低速側回路ブロック１−１′〜１−
ｎ′を構成する回路ユニットとしては、例えば第４図に
示すような純CMOS論理回路を使用する。また、上記高速
側回路ブロック１−１〜１−ｎを構成する回路ユニット
としては、例えば第５図に示すようなTTL回路を使用す
る。
ｎ′を構成する回路ユニットとしては、例えば第４図に
示すような純CMOS論理回路を使用する。また、上記高速
側回路ブロック１−１〜１−ｎを構成する回路ユニット
としては、例えば第５図に示すようなTTL回路を使用す
る。
以上のように、同一半導体集積回路装置内にて、同種
の機能をもつ回路ブロックを複数形成するとともに、各
回路ブロックを構成する回路ユニット群の回路構造をブ
ロック間で異ならせることにより、高速が要求される動
作は高速化に適した回路構造を有する回路ブロック１−
１〜１−ｎに行なわせることができる一方、必ずしも高
速化を要しない動作は低消費電力化および高集積化に適
した回路構造を有する回路ブロック１−１′〜１−ｎ′
に行なわせることができる。
の機能をもつ回路ブロックを複数形成するとともに、各
回路ブロックを構成する回路ユニット群の回路構造をブ
ロック間で異ならせることにより、高速が要求される動
作は高速化に適した回路構造を有する回路ブロック１−
１〜１−ｎに行なわせることができる一方、必ずしも高
速化を要しない動作は低消費電力化および高集積化に適
した回路構造を有する回路ブロック１−１′〜１−ｎ′
に行なわせることができる。
これにより、複数の速度環境をもつシステムあるいは
装置を効率良く構成することができるとともに、高速を
必要とするシステムあるいは装置の構成を最適化するこ
とができるようになる。
装置を効率良く構成することができるとともに、高速を
必要とするシステムあるいは装置の構成を最適化するこ
とができるようになる。
第６図は本発明の第２実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置IC2は、いわゆるマル
チポートRAMとして構成されたものであって、１つのメ
モリアレイ６−１に対して２つの周辺回路６−2,6−
２′が同一半導体基板内に形成されている。一方の周辺
回路は高速側回路ブロックによって構成され、高速の基
準クロックφ１で動作する外部システム６−５からのア
ドレスA0〜A7を入力回路６−３で受け、デコーダ回路６
−４によって選択信号にデコードする。他方の周辺回路
６−２′は低速側回路ブロックによって構成され、比較
的低速の基準クロックφ２で動作する外部システム６−
５′からのアドレスB0〜B7を入力回路６−３′で受け、
デコーダ回路６−４′によって選択信号にデコードす
る。同図において、６−６は選択された記憶セルから記
憶情報を読み出すセンサ回路、６−７はセンス回路６−
６によって読み出された記憶データをアナログ化するDA
変換器、６−８はアナログ化された記憶データを表示す
るCRT表示器である。
チポートRAMとして構成されたものであって、１つのメ
モリアレイ６−１に対して２つの周辺回路６−2,6−
２′が同一半導体基板内に形成されている。一方の周辺
回路は高速側回路ブロックによって構成され、高速の基
準クロックφ１で動作する外部システム６−５からのア
ドレスA0〜A7を入力回路６−３で受け、デコーダ回路６
−４によって選択信号にデコードする。他方の周辺回路
６−２′は低速側回路ブロックによって構成され、比較
的低速の基準クロックφ２で動作する外部システム６−
５′からのアドレスB0〜B7を入力回路６−３′で受け、
デコーダ回路６−４′によって選択信号にデコードす
る。同図において、６−６は選択された記憶セルから記
憶情報を読み出すセンサ回路、６−７はセンス回路６−
６によって読み出された記憶データをアナログ化するDA
変換器、６−８はアナログ化された記憶データを表示す
るCRT表示器である。
以上のように、上述した第２実施例による半導体集積
回路装置IC2では、高速側回路ブロックと低速側回路ブ
ロックに加えて、両回路ブロックからアクセスされる共
通回路ブロック（メモリアレイ６−１）を有することを
特徴としている。これにより、低速側システムと高速側
システムとの連携が、外部インタフェイス装置を介さず
に、半導体集積回路装置内にて直接行なわれるようにな
って、効率の良いシステムの構築が可能になる。
回路装置IC2では、高速側回路ブロックと低速側回路ブ
ロックに加えて、両回路ブロックからアクセスされる共
通回路ブロック（メモリアレイ６−１）を有することを
特徴としている。これにより、低速側システムと高速側
システムとの連携が、外部インタフェイス装置を介さず
に、半導体集積回路装置内にて直接行なわれるようにな
って、効率の良いシステムの構築が可能になる。
第７図は高速側回路ブロックとして構成される上記周
辺回路６−２の一部を示す。同図に示すように、高速側
の周辺回路６−２は、その構成要素である回路ユニット
がバイポーラ・CMOS複合型の論理回路すなわちBi−CMOS
論理回路BCLによって構成されている。同図において、
（Ａ）はデコード回路６−２の一部における等価的な論
理回路を示す。X0〜V3は図示の部分のデコード出力を示
す。（Ｂ）はその等価的な論理回路の一部をなす回路構
造の例を示す。
辺回路６−２の一部を示す。同図に示すように、高速側
の周辺回路６−２は、その構成要素である回路ユニット
がバイポーラ・CMOS複合型の論理回路すなわちBi−CMOS
論理回路BCLによって構成されている。同図において、
（Ａ）はデコード回路６−２の一部における等価的な論
理回路を示す。X0〜V3は図示の部分のデコード出力を示
す。（Ｂ）はその等価的な論理回路の一部をなす回路構
造の例を示す。
第８図は低速側回路ブロックとして構成される上記周
辺回路６−２′の一部を示す。同図に示すように、低速
側の周辺回路６−２′は、その構成要素である回路ユニ
ットが純CMOS型の論理回路によって構成されている。同
図において、（Ａ）はデコード回路６−２′の一部にお
ける等価的な論理回路を示す。X0′〜V3′は図示部分の
デコード出力を示す。（Ｂ）はその等価的な論理回路の
一部をなす回路構造の例を示す。
辺回路６−２′の一部を示す。同図に示すように、低速
側の周辺回路６−２′は、その構成要素である回路ユニ
ットが純CMOS型の論理回路によって構成されている。同
図において、（Ａ）はデコード回路６−２′の一部にお
ける等価的な論理回路を示す。X0′〜V3′は図示部分の
デコード出力を示す。（Ｂ）はその等価的な論理回路の
一部をなす回路構造の例を示す。
第９図は上記メモリアレイ６−１と周辺回路６−2,6
−２′の関係を示す。
−２′の関係を示す。
同図において、メモリアレイ６−１内に配設された記
憶セル９−１は、高速側周辺回路６−２によって選択さ
れるワード線Ｗおよびデータ線Ｄと、低速側周辺回路６
−２′によって選択されるワード線Ｗ′およびデータ線
Ｄ′の２系統の選択線によって選択されるようになって
いる。
憶セル９−１は、高速側周辺回路６−２によって選択さ
れるワード線Ｗおよびデータ線Ｄと、低速側周辺回路６
−２′によって選択されるワード線Ｗ′およびデータ線
Ｄ′の２系統の選択線によって選択されるようになって
いる。
第10図は上記記憶セル９−１の１つを取り出して示
す。
す。
同図に示すように、記憶セル９−１は、ｎチャンネル
MOSトランジスタMn10,Mn11と負荷抵抗R10,R11による１
つ保持回路部に対し、２組のトランスファゲートMOSト
ランジスタMn12,Mn13とMn12′,Mn13′を有する。一方の
トランスファゲートMOSトランジスタMn12,Mn13は高速側
のワード線Ｗを介してオン・オフ制御される。このトラ
ンスファゲートMOSトランジスタMn12,Mn13および高速側
データ線Ｄを介して、記憶データの読出／書込が行なわ
れる。また、他方のトランスファゲートMOSトランジス
タMn12′,Mn13′は低速側のワード線Ｗ′を介してオン
・オフ制御される。このトランスファゲートMOSトラン
ジスタMn12′,Mn13′および低速側データ線Ｄ′を介し
て、記憶データの読出／書込が行なわれる。
MOSトランジスタMn10,Mn11と負荷抵抗R10,R11による１
つ保持回路部に対し、２組のトランスファゲートMOSト
ランジスタMn12,Mn13とMn12′,Mn13′を有する。一方の
トランスファゲートMOSトランジスタMn12,Mn13は高速側
のワード線Ｗを介してオン・オフ制御される。このトラ
ンスファゲートMOSトランジスタMn12,Mn13および高速側
データ線Ｄを介して、記憶データの読出／書込が行なわ
れる。また、他方のトランスファゲートMOSトランジス
タMn12′,Mn13′は低速側のワード線Ｗ′を介してオン
・オフ制御される。このトランスファゲートMOSトラン
ジスタMn12′,Mn13′および低速側データ線Ｄ′を介し
て、記憶データの読出／書込が行なわれる。
以上のような構成を有するマルチポートRAMを、例え
ばCRTC（CRTコントローラ）として用いると、記憶画像
をCRTに表示させるための読出動作などは、高速側周辺
回路６−２によって、CRTの表示速度に同期して高速で
行なわせることができる一方、記憶画像の書換動作など
は、CRTの表示速度に同期させる必要がないので、低速
側周辺回路６−２′によって比較的低速で行なわせるこ
とができる。
ばCRTC（CRTコントローラ）として用いると、記憶画像
をCRTに表示させるための読出動作などは、高速側周辺
回路６−２によって、CRTの表示速度に同期して高速で
行なわせることができる一方、記憶画像の書換動作など
は、CRTの表示速度に同期させる必要がないので、低速
側周辺回路６−２′によって比較的低速で行なわせるこ
とができる。
これにより、必要な部分だけを高速動作させて、それ
以外の必ずしも高速を要しない部分は、低消費電力化や
高集積化を行ないやすい速度で動作させることができる
ようになって、システムあるいは装置の構成を最適化す
ることができるようになる。
以外の必ずしも高速を要しない部分は、低消費電力化や
高集積化を行ないやすい速度で動作させることができる
ようになって、システムあるいは装置の構成を最適化す
ることができるようになる。
第11図は本発明の第３実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置IC3は、第６図〜第10
図に示したマルチポートRAMに同時選択禁止回路11−１
を付加したものであって、高速側と低速側から同時にア
ドレスAdとAd′が入力されたときに、両アドレスAdとA
d′が共に同一記憶セルを選択するアドレスであるか否
か判定し、同一記憶セルを選択すると判定した場合に、
メモリアレイ６−１のデコーダ回路６−4,6−４′の選
択動作を禁止させる。
図に示したマルチポートRAMに同時選択禁止回路11−１
を付加したものであって、高速側と低速側から同時にア
ドレスAdとAd′が入力されたときに、両アドレスAdとA
d′が共に同一記憶セルを選択するアドレスであるか否
か判定し、同一記憶セルを選択すると判定した場合に、
メモリアレイ６−１のデコーダ回路６−4,6−４′の選
択動作を禁止させる。
この同時選択禁止回路11−１は、高速側アドレスAdと
低速側アドレスAd′の間で各ビット位置ごとに排他的論
理和をとるゲート11−２と各ビット位置ごとにとられた
排他的論理和の総論理積をとるゲート11−３とによって
構成され、ゲート11−３の総論理積出力が選択禁止信号
Inとしてデコーダ回路６−4,6−４′に与えられる。デ
コーダ回路６−4,6−４′は、いずれかのデコード段に
おける論理ゲートの論理入力数を１つ増設し、この増設
した論理入力に上記選択禁止信号Inを導入させることに
より、同時選択時の選択動作が禁止されるようになって
いる。
低速側アドレスAd′の間で各ビット位置ごとに排他的論
理和をとるゲート11−２と各ビット位置ごとにとられた
排他的論理和の総論理積をとるゲート11−３とによって
構成され、ゲート11−３の総論理積出力が選択禁止信号
Inとしてデコーダ回路６−4,6−４′に与えられる。デ
コーダ回路６−4,6−４′は、いずれかのデコード段に
おける論理ゲートの論理入力数を１つ増設し、この増設
した論理入力に上記選択禁止信号Inを導入させることに
より、同時選択時の選択動作が禁止されるようになって
いる。
この場合、上記選択禁止信号Inは、低速側と高速側の
両デコーダ回路６−4,6−４′に一緒に与えるようにし
てもよいが、例えば低速側のデコーダ６−４′だけに与
えて高速側のアドレスAdを優先させるようにしたり、反
対に、高速側のデコーダ６−４だけに与えて低速側のア
ドレスAd′を優先させるようにしてもよい。
両デコーダ回路６−4,6−４′に一緒に与えるようにし
てもよいが、例えば低速側のデコーダ６−４′だけに与
えて高速側のアドレスAdを優先させるようにしたり、反
対に、高速側のデコーダ６−４だけに与えて低速側のア
ドレスAd′を優先させるようにしてもよい。
以上のような同時選択禁止回路11−１によって、高速
側と低速側が同一記憶セルを同時に選択することにより
生じるかも知れない誤動作を確実に回避することができ
るようになる。
側と低速側が同一記憶セルを同時に選択することにより
生じるかも知れない誤動作を確実に回避することができ
るようになる。
第12図は本発明の第４実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置IC4は、第６図に示し
たマルチポートRAMにテスト回路12−1,12−１′を内蔵
させたものである。テスト回路12−1,12−１′は、低速
側と高速側にそれぞれ独立して設けられている。12−１
は高速側の動作テストを行なうためのテスト回路であっ
て、例えばBi−CMOS論理回路のように、高速動作に対応
する回路構造を用いて構成されている。12−１′は低速
側の動作テストを行なうためのテスト回路であって、例
えば純CMOS論理回路型のように、低消費電力化および高
集積化などに適した回路構造を用いて構成されている。
たマルチポートRAMにテスト回路12−1,12−１′を内蔵
させたものである。テスト回路12−1,12−１′は、低速
側と高速側にそれぞれ独立して設けられている。12−１
は高速側の動作テストを行なうためのテスト回路であっ
て、例えばBi−CMOS論理回路のように、高速動作に対応
する回路構造を用いて構成されている。12−１′は低速
側の動作テストを行なうためのテスト回路であって、例
えば純CMOS論理回路型のように、低消費電力化および高
集積化などに適した回路構造を用いて構成されている。
以上のように、テスト回路12−1,12−１′を動作速度
別に分けて内蔵させることにより、各速度での動作テス
トをそれぞれ適正に行なうことができる。これととも
に、高速側と低速側の２系統の動作テストを同時に行な
うことができるので、テスト時間の短縮が図れる。さら
に、低速側と高速側の２系統の動作テストを互いに分離
して行なうことができるので、テストパターンの作成な
どが簡単になるという利点も得られるようになる。
別に分けて内蔵させることにより、各速度での動作テス
トをそれぞれ適正に行なうことができる。これととも
に、高速側と低速側の２系統の動作テストを同時に行な
うことができるので、テスト時間の短縮が図れる。さら
に、低速側と高速側の２系統の動作テストを互いに分離
して行なうことができるので、テストパターンの作成な
どが簡単になるという利点も得られるようになる。
第13図は本発明の第５実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置IC5は、例えば第６図
に示したマルチポートRAMをデジタル部13−１とし、こ
れにアナログ回路部13−２を加えて同一の半導体基板に
集積形成させたものである。同図に示す実施例では、ア
ナログ回路部13−２としてDA変換器６−７を内蔵させて
いる。
に示したマルチポートRAMをデジタル部13−１とし、こ
れにアナログ回路部13−２を加えて同一の半導体基板に
集積形成させたものである。同図に示す実施例では、ア
ナログ回路部13−２としてDA変換器６−７を内蔵させて
いる。
同図に示す半導体集積回路装置IC5は、例えばカラー
パレットLSIに適用して好適である。
パレットLSIに適用して好適である。
カラーパレットLSIとした場合、その動作は次のよう
になる。
になる。
すなわち、高速側入力回路６−３には、フレームバッ
ファメモリ等からアドレス入力データ（画素データ）が
高速の基準クロックに同期して入力される。また、低速
側入力回路６−３′には、マイクロプロセッサ側から書
込データおよびアドレスが比較的低速の基準クロックに
同期して入力される。この２系統の入力によってメモリ
アレイ６−１がアクセスされる。このアクセスによって
メモリアレイ６−１から読み出された記憶データすなわ
ちデジタル画像信号は、アナログ部13−２のDA変換器６
−７でアナログ画像信号に変換されて出力される。この
ようにして出力されるアナログ画像信号V0によって、カ
ラーCRTにカラー画像を表示させることができる。
ファメモリ等からアドレス入力データ（画素データ）が
高速の基準クロックに同期して入力される。また、低速
側入力回路６−３′には、マイクロプロセッサ側から書
込データおよびアドレスが比較的低速の基準クロックに
同期して入力される。この２系統の入力によってメモリ
アレイ６−１がアクセスされる。このアクセスによって
メモリアレイ６−１から読み出された記憶データすなわ
ちデジタル画像信号は、アナログ部13−２のDA変換器６
−７でアナログ画像信号に変換されて出力される。この
ようにして出力されるアナログ画像信号V0によって、カ
ラーCRTにカラー画像を表示させることができる。
第14図は本発明の第６実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置IC6は、第13図に示し
た半導体集積回路装置IC5にテスト回路14−1,14−２を
設けたものである。この場合、テスト回路14−1,14−２
は、デジタル部用テスト回路14−１と、アナログ部用テ
スト回路14−２とに分けて設けられている。
た半導体集積回路装置IC5にテスト回路14−1,14−２を
設けたものである。この場合、テスト回路14−1,14−２
は、デジタル部用テスト回路14−１と、アナログ部用テ
スト回路14−２とに分けて設けられている。
デジタル部用テスト回路14−１は、外部入力端子（図
示省略）から入力回路を介して与えられるテスト条件に
基づいて、高速および低速側デジタル部13−１のテスト
を行なう。アナログ部用テスト回路14−２は、外部入力
端子８（図示省略）から与えられるテスト条件に基づい
て、アナログ部13−２のテストを行なう。
示省略）から入力回路を介して与えられるテスト条件に
基づいて、高速および低速側デジタル部13−１のテスト
を行なう。アナログ部用テスト回路14−２は、外部入力
端子８（図示省略）から与えられるテスト条件に基づい
て、アナログ部13−２のテストを行なう。
このように、デジタル部13−１とアナログ部13−２の
テストを別々のテスト回路14−１と14−２によって行な
わせることにより、第12図に示した実施例の場合と同様
に、テストパターン作成の簡略化およびテストの適正化
による信頼性の向上といった効果が得られる。
テストを別々のテスト回路14−１と14−２によって行な
わせることにより、第12図に示した実施例の場合と同様
に、テストパターン作成の簡略化およびテストの適正化
による信頼性の向上といった効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であるということはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であるということはいうまでもない。
例えば、高速側回路ブロックと低速側回路ブロックの
他に、両回路ブロックの中間の速度で動作する回路構造
を有する中速型回路ブロックを加える構成であってもよ
い。
他に、両回路ブロックの中間の速度で動作する回路構造
を有する中速型回路ブロックを加える構成であってもよ
い。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるカラーパレット用
マルチポートRAMに適用した場合について説明したが、
それに限定されるものではなく、例えばマイクロプロセ
ッサあるいはゲートアレイなどにも適用できる。
明をその背景となった利用分野であるカラーパレット用
マルチポートRAMに適用した場合について説明したが、
それに限定されるものではなく、例えばマイクロプロセ
ッサあるいはゲートアレイなどにも適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、高速化に適した回路構造を有する第１のデ
コーダ回路を含む周辺回路と、低消費電力化および高集
積化に適した回路構造を有する第２のデコーダ回路を含
む周辺回路の両方から記憶セルのアクセスを行わせるよ
うにしたマルチポートRAMを半導体集積回路装置にて構
成するに際し、第１のデコーダ回路と第２のデコーダ回
路が同一記憶セルを同時選択することにより生じる記憶
情報の破壊を確実に防止することができる、という効果
が得られる。
コーダ回路を含む周辺回路と、低消費電力化および高集
積化に適した回路構造を有する第２のデコーダ回路を含
む周辺回路の両方から記憶セルのアクセスを行わせるよ
うにしたマルチポートRAMを半導体集積回路装置にて構
成するに際し、第１のデコーダ回路と第２のデコーダ回
路が同一記憶セルを同時選択することにより生じる記憶
情報の破壊を確実に防止することができる、という効果
が得られる。
第１図は本発明の第１実施例による半導体集積回路装置
の概略構成を示す図、 第２図は低速側回路ブロックの構成要素である回路ユニ
ットの回路構造の一例を示す図、 第３図は高速側回路ブロックの構成要素である回路ユニ
ットの回路構造の一例を示す図、 第４図は低速側回路ブロックの構成要素である回路ユニ
ットの回路構造の別の例を示す図、 第５図は高速側回路ブロックの構成要素である回路ユニ
ットの回路構造の別の例を示す図、 第６図は本発明の第２実施例による半導体集積回路装置
の概略構成を示す図、 第７図（Ａ）は第６図の半導体集積回路装置に形成され
ている高速側デコーダ回路の構成例を部分的に示す図、 第７図（Ｂ）はBCL回路の具体的な回路図、 第８図（Ａ）は第６図の半導体集積回路装置に形成され
ている低速側デコーダ回路の構成例を部分的に示す図、 第８図（Ｂ）はCMOS回路の具体的な回路図、 第９図は第６図に示した半導体集積回路装置に形成され
ているメモリアレイとその周辺選択回路との関係を示す
図、 第10図は第６図に示した半導体集積回路装置に形成され
ているメモリアレイ内の記憶セル付近の状態を示す図、 第11図は本発明の第３実施例による半導体集積回路装置
の概略構成を示す図、 第12図は本発明の第４実施例による半導体集積回路装置
の概略構成を示す図、 第13図は本発明の第５実施例による半導体集積回路装置
の概略構成を示す図、 第14図は本発明の第６実施例による半導体集積回路装置
の概略構成を示す図である。 IC1〜IC6……半導体集積回路装置,1−１〜１−ｎ……高
速側回路ブロック,1−１′〜１−ｎ′……低速側回路ブ
ロック,6−１……メモリアレイ、６−２……高速側周辺
回路、６−２′……低速側周辺回路、６−３……高速側
入力回路、６−３′……低速側入力回路、６−４……高
速側デコーダ回路、６−４′……低速側デコーダ回路、
Ｗ……高速側ワード線、Ｗ′……低速側ワード線、Ｄ…
…高速側データ線、Ｄ′……低速側データ線、11−１…
…同時選択禁止回路、12−１……高速側テスト回路、12
−１′……低速側テスト回路、13−１……デジタル部、
13−２……アナログ部、14−１……デジタル部用テスト
回路、14−２……アナログ部用テスト回路。
の概略構成を示す図、 第２図は低速側回路ブロックの構成要素である回路ユニ
ットの回路構造の一例を示す図、 第３図は高速側回路ブロックの構成要素である回路ユニ
ットの回路構造の一例を示す図、 第４図は低速側回路ブロックの構成要素である回路ユニ
ットの回路構造の別の例を示す図、 第５図は高速側回路ブロックの構成要素である回路ユニ
ットの回路構造の別の例を示す図、 第６図は本発明の第２実施例による半導体集積回路装置
の概略構成を示す図、 第７図（Ａ）は第６図の半導体集積回路装置に形成され
ている高速側デコーダ回路の構成例を部分的に示す図、 第７図（Ｂ）はBCL回路の具体的な回路図、 第８図（Ａ）は第６図の半導体集積回路装置に形成され
ている低速側デコーダ回路の構成例を部分的に示す図、 第８図（Ｂ）はCMOS回路の具体的な回路図、 第９図は第６図に示した半導体集積回路装置に形成され
ているメモリアレイとその周辺選択回路との関係を示す
図、 第10図は第６図に示した半導体集積回路装置に形成され
ているメモリアレイ内の記憶セル付近の状態を示す図、 第11図は本発明の第３実施例による半導体集積回路装置
の概略構成を示す図、 第12図は本発明の第４実施例による半導体集積回路装置
の概略構成を示す図、 第13図は本発明の第５実施例による半導体集積回路装置
の概略構成を示す図、 第14図は本発明の第６実施例による半導体集積回路装置
の概略構成を示す図である。 IC1〜IC6……半導体集積回路装置,1−１〜１−ｎ……高
速側回路ブロック,1−１′〜１−ｎ′……低速側回路ブ
ロック,6−１……メモリアレイ、６−２……高速側周辺
回路、６−２′……低速側周辺回路、６−３……高速側
入力回路、６−３′……低速側入力回路、６−４……高
速側デコーダ回路、６−４′……低速側デコーダ回路、
Ｗ……高速側ワード線、Ｗ′……低速側ワード線、Ｄ…
…高速側データ線、Ｄ′……低速側データ線、11−１…
…同時選択禁止回路、12−１……高速側テスト回路、12
−１′……低速側テスト回路、13−１……デジタル部、
13−２……アナログ部、14−１……デジタル部用テスト
回路、14−２……アナログ部用テスト回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浦上 憲 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 高橋 正皇 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 昭62−189739（ＪＰ，Ａ) 特開 昭60−252280（ＪＰ，Ａ)
Claims (2)
- 【請求項１】外部から入力される第１のアドレス信号を
受ける第１の入力回路と、外部から入力される第２のア
ドレス信号を受ける第２の入力回路と、上記第１のアド
レス信号を第１の選択信号にデコードする第１のデコー
ダ回路と、上記第２のアドレス信号を第２の選択信号に
デコードする第２のデコーダ回路と、上記第１の選択信
号によって選択されるワード線およびデータ線対を含む
第１の系統の選択線と、上記第２の選択信号によって選
択されるワード線およびデータ線対を含む第２の系統の
選択線と、第１および第２の２つの系統の選択線によっ
て記憶情報の読出／書込のための選択が行われる記憶セ
ルが配設されたメモリアレイと、選択された記憶セルか
らの記憶情報を読み出すセンス回路とを有するマルチポ
ートRAMが構成された半導体集積回路装置であって、 上記第１のデコーダ回路をCMOS回路による入力段とバイ
ポーラトランジスタによる出力段からなるBi−CMOS複合
論理回路で構成することにより高速化に適した回路構造
とする一方、上記第２のデコーダ回路を純CMOS回路で構
成することにより低消費電力化および高集積化に適した
回路構造とするとともに、上記第１のデコーダ回路に入
力される前の上記第１のアドレス信号と上記第２のデコ
ーダ回路に入力される前の上記第２のアドレス信号の間
で各ビット位置ごとの排他的論理和の総論理積をとるこ
とにより、上記第1,第２のアドレス信号が同一記憶セル
を同時選択するアドレス信号であるか否かを判定して選
択禁止信号を出力する同時選択禁止回路を具備し、上記
選択禁止信号を上記第1,第２のデコーダ回路の少なくと
も一方のデコード段に導入させることにより、同一記憶
セルの同時選択を禁止させるようにしたことを特徴とす
る半導体集積回路装置。 - 【請求項２】CRT表示器で表示される画像情報を上記マ
ルチポートRAMの記憶セルに記憶させるようにしたCRTコ
ントローラを構成するとともに、上記記憶画像を上記CR
T表示器に表示させるための読出動作を、第１のデコー
ダ回路を含む周辺回路により、上記表示器での表示速度
に同期して高速で行わせる一方、上記記憶画像の書換動
作を、第２のデコーダ回路を含む周辺回路により、低消
費電力化および高集積化を行いやすい速度で行わせるよ
うにしたことを特徴とする請求項１に記載の半導体集積
回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115183A JP2663138B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
| KR1019890006175A KR0129128B1 (ko) | 1988-05-11 | 1989-05-09 | 반도체집적회로장치 |
| EP89108523A EP0341726B1 (en) | 1988-05-11 | 1989-05-11 | Semiconductor integrated circuit device and system using the same |
| DE68928552T DE68928552T2 (de) | 1988-05-11 | 1989-05-11 | Integrierte Halbleiterschaltung und System unter Verwendung derselben Schaltung |
| US08/112,982 US5398047A (en) | 1988-05-11 | 1993-08-30 | Semiconductor integrated circuit device including high-speed operating circuit and low-speed operating circuit, and system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115183A JP2663138B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283952A JPH01283952A (ja) | 1989-11-15 |
| JP2663138B2 true JP2663138B2 (ja) | 1997-10-15 |
Family
ID=14656411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115183A Expired - Fee Related JP2663138B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5398047A (ja) |
| EP (1) | EP0341726B1 (ja) |
| JP (1) | JP2663138B2 (ja) |
| KR (1) | KR0129128B1 (ja) |
| DE (1) | DE68928552T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995035572A1 (en) * | 1994-06-20 | 1995-12-28 | Neomagic Corporation | Graphics controller integrated circuit without memory interface |
| JPH09306183A (ja) * | 1996-05-10 | 1997-11-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5742557A (en) * | 1996-06-20 | 1998-04-21 | Northern Telecom Limited | Multi-port random access memory |
| JPH1040685A (ja) * | 1996-07-23 | 1998-02-13 | Mitsubishi Electric Corp | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 |
| US7286417B2 (en) * | 2005-06-21 | 2007-10-23 | Micron Technology, Inc. | Low power dissipation voltage generator |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700915A (en) * | 1971-01-18 | 1972-10-24 | Motorola Inc | Full-power/half-power logic gate |
| JPS5596158A (en) * | 1979-01-16 | 1980-07-22 | Olympus Optical Co | Medicating tube |
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| JPS58172021A (ja) * | 1982-04-02 | 1983-10-08 | Nec Corp | 半導体集積回路装置 |
| US4541076A (en) * | 1982-05-13 | 1985-09-10 | Storage Technology Corporation | Dual port CMOS random access memory |
| JPH0669142B2 (ja) * | 1983-04-15 | 1994-08-31 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6055386A (ja) * | 1983-09-07 | 1985-03-30 | 日本電気株式会社 | 半導体メモリ |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| JPS60252280A (ja) * | 1984-05-28 | 1985-12-12 | Advantest Corp | ロジツクアナライザ |
| JPS60254190A (ja) * | 1984-05-31 | 1985-12-14 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
| JPS62169520A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | Ｌｓｉ |
| JPS62189739A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 半導体集積回路装置 |
| US4779230A (en) * | 1986-12-29 | 1988-10-18 | Motorola, Inc. | CMOS static ram cell provided with an additional bipolar drive transistor |
| JPS63263918A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | デイジタル集積回路 |
-
1988
- 1988-05-11 JP JP63115183A patent/JP2663138B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-09 KR KR1019890006175A patent/KR0129128B1/ko not_active IP Right Cessation
- 1989-05-11 EP EP89108523A patent/EP0341726B1/en not_active Expired - Lifetime
- 1989-05-11 DE DE68928552T patent/DE68928552T2/de not_active Expired - Fee Related
-
1993
- 1993-08-30 US US08/112,982 patent/US5398047A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0129128B1 (ko) | 1998-04-06 |
| DE68928552T2 (de) | 1998-08-27 |
| JPH01283952A (ja) | 1989-11-15 |
| EP0341726A3 (en) | 1992-07-22 |
| EP0341726B1 (en) | 1998-01-21 |
| KR890017805A (ko) | 1989-12-18 |
| DE68928552D1 (de) | 1998-02-26 |
| EP0341726A2 (en) | 1989-11-15 |
| US5398047A (en) | 1995-03-14 |
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| JP2786020B2 (ja) | 半導体メモリ装置 |
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