JPS6055386A

JPS6055386A - 半導体メモリ

Info

Publication number: JPS6055386A
Application number: JP58164475A
Authority: JP
Inventors: 長見　晃
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-09-07
Filing date: 1983-09-07
Publication date: 1985-03-30
Also published as: JPH0220995B2; DE3482148D1; EP0137318A3; EP0137318B1; EP0137318A2; US4710896A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は半導体メモリに関する。

近年、パーソナル・コンピュータの急激な普及などによ
りｓ’−’几Ｔディスプレイに採用される映像信号発生
用メモリ、すなわちＶＩＤＥＯＲＡＭの需要が高まって
いる。以下図面を用いて説明を行なう、将来のＣＲ，Ｔ
ディスプレイの主流になるとみられるＢｉｔＭａｐ　方
式のグラフィック・ディスプレイ・システムについて、
概略ブロック図を第１図に示す。ＣＲＴコントローラ１
２が、クロ、り発振器１３からのクロックを受けて、水
平同期信号、垂直同期信号（Ｖ／ｆ（）ｆｆｉ発生し、
これらと、ＣＰＵ系１７で処理されたデータを記憶する
ＶＩＤＥＯＲＡＭＩＩから読み出したデータとを複合化
して、映像信号に変換し、ＣＲＴ１８の画面上に映像を
得るという構成である。垂直同期信号を基準にしたＣＩ
）Ｕ系１０およびＣＲ，Ｔ系１０の動作対応は第２図の
ようになる。垂直同期信号が高レベル０間、ＶＩＤＥＯ
ＲＡＭＩＩ　がらｃＲ，Ｔ：７ン）ローラ１２にデータ
が読み出される動作（Ｂ）が行なわれ、映像信号に変換
されて、ＣＲＴ１８画面に表示される。この表示期間内
に並行して、ＣＰＵ１７とメインメモリの間で、プログ
ラム動作■が実行される。垂直同期信号が低レベルに移
動すると、ＣＲＴ画面は不表示期間に対応し、この間、
ＣＰＵ系１７のメインメモリ１６と、ＶＩＤＥＯＲＡＭ
ＩＩとの間で表示データの転送動作■すなわち画面の再
構策が行なわれる。結局ＣＰＵｌ５の表示データがＶＩ
ＤＥＯＲＡＭＩＩ　に転送されるのは、この不表示期間
でめり、垂直同期信号のサイクル時間に対する比率が、
ＣＰＵ効率ということになる。現状、この値は３０％程
匿で極めて悪いといえる。

すなわちｓ　４ＭＨｚ　クロ、りのＣＰＵ１５　でも、
実質１．３ＭＨｚ　ｇｇの動作でしか使えない。

この問題点の原因は、Ｖｌｉ）ＦＯＲＡＭＩＩが、動ｆ
ｅ　（Ａ）および動作■を同時にできないことであり、
第２図に示すように交互に繰り返さ纒る勿得ないことに
よる。

本発明の第ｌの目的は、これ全解決するＶｉＪＪＥＵＲ
ＡＭＩＩ　ｋ提供するのが目的でりる。

本発明の第ｌの態様によると、アドレス入力。

データ入力、テータ出力、チップ活性化あるいはチップ
選択として機能する基本コン−トロール・クロ、り、書
き込みコントロール・クロックおよび必要に応じ、読み
出しコントロール・クロックを入出力端子とする第１系
のメモリ回路と、アドレス入力、データ出力、チップ活
性化あるいはチップ選択として機能する基本コントロー
ル・クロ。

りおよび必要に応じ、読み出しコントロール・クロ、り
ｔ入出力端子とする第２系のメモリ回路を同一チップ上
に有し、電源端子を加えた端子構成であり、前記第１系
および前記第２系は互いに非同期に動作でき、前記第１
系はランダムな書き込みあるいは読み出し動作、前記第
２系は、前記第１系での書き込みによるデータのランダ
ムな読み出し動作だけが可能であることを特徴とする半
導体メモリが得られる０本発明によるＶＩＤＥＯＲＡＭ
１１の構成は、第３図のように表わされる。第１系メモ
リ回路３１と第２系メモリ回路３３は全く独立に動作で
き、メモリセル３２は、それぞれに対応する２種の情報
を記憶する。第１系メモリ回路３１はメモリセル３２に
書き込みおよび読み出し動作ができ１選択されたメモリ
セルはこの書き込み動作時、第２系メモリ回路３３に対
応する記憶節点に同じデータ全書き込むように働く。こ
の点が不ＲＡＭの基本的な特徴となる６一方、第２系メ
モリ回路３３は、この書き込まれたデータを読み出すだ
けしかできない、、第１系メモリ回路３１のデータ入力
、データ出力ｆｃＰＵと、第２系メモリ回路のデータ出
力＝ｉＣＲＴと接続することによシ、垂直同期信号を基
準にした本ＶＩＤＥ（Ｊ　［（ＡＭの動作は、第４図の
ように表わされる。第２系に対応するポート２では、従
来と同様、表示期間での画面表示動作が行なわれる一方
、ボートｌではＣＰＵ系と絶えずデータのやりとりが可
能となり、ＣＰＵ効率は１００．％と一挙に最大限の改
酋がなされる。

次に不発明のＶＩＤＥ（ＪＲＡＭの具体的な回路構成を
説明していく、不発明の第２の態様により、メモリセル
回路が得られる。ｊなわち、前記第１系のディジット線
全ドレイン、前記第１系のワード線をゲート、第１節点
全ソースとする第１のＭＣ）ＳＴ前記第１節点と第１電
源の間に接続されるＭｌの付加容量、前記第１節点をド
レイン、前記第１系のワード線をゲート、第２節点全ソ
ースとする第２のＭＵＳＴ、前記第２節点全ドレイン、
前記第・１系に属する第１の内部発生タイミングクロ、
りをゲート、第３節点をソースとする第３のＭＵＳＴ。

前記第３節点と前記第１電源の間に接続される第２の付
加容量、前記第３節点をドレイン、前記第２系のワード
線をゲート、前記第２系のディジット線をソースとする
第４のＭＵＳＴから構成され、前記第１系の記憶情報を
、前記第１節点に記憶し、前記第１系の書き込み動作時
に、前記第１節点と同時に、前記第２および第３のＭＵ
ＳＴ　’ｉ通して、前記第３節点にも同一情報ヲ僅き込
み、前記第２系は前記第３節点に記憶された情報音読み
出すだけであることを特徴とするメモリセル回路が得ら
れる。

不メモリセルは、第５図で示される。基本単位はダイナ
ミックＲ，ＡＭのＩＭＯ８Ｔ　セルでｈｖ、第１系には
ＭＯ８ＴＱＩおよびコンデンサＣ１、第２系にはＭＵＳ
Ｔ　Ｑ４およびコンデンサＣ２が対応する。従って、情
報記憶は、第１系が節点１で、第２系が節点３で行なわ
れることになる。ダイナミック型セルであるから、第１
系、第２系の双方で必要なリフレッシュ・サイクルの条
件全満足する必要がある。ＭＯ８ＴＱ２およびＭＯ８Ｔ
Ｑ３は、選択された１個のメモリセルについて、第１系
の書き込み動作時、節点１と同時に節点３に同じデータ
を書き込む役割をする。ＭＵＳＴ　Ｑ２は、ゲートが第
１系のワード線で、行選択ゲートとして機能するので、
Ｍ（ＪＳＴＱ３は、列選択ゲートおよび書き込み動作選
択ゲートとして働く必要がある。

不発明の第３の態様によると、本発明のメモリ回路にお
いて、前記第１の内部発生タイミング・クロックを前記
第１系のディジット線毎に個別に備え、前記第１系の列
（ディジット線）選択デコーダ出力と、前記第ｌ系の内
部発生の書き込み許容信号に同用ルた第２の内部発生タ
イミングクロックとの論理積で構成することを特徴とす
る転送書き込み信号発生回路が得られる。

第６図に示す具体的な実施しｌにより、このＭ（ＪＳＴ
Ｑ３のゲートタイミング発生回路が明確になる。

ＭＯ８ＴＱｓ、Ｑｌｏは、第１系のディジット線ＤＬｔ
を選択するＮ　ＯＲ構成の列デコーダである。このデコ
ーダが選択されたとすると、ディジット線ＤＬｌに充分
セル信号が増幅されてから、列選択許容信号ＹＥ−１ｉ
上昇し、これを受けて、ＭＯ８ＴＱｘａ（ｉ−通し、節
点５が上昇する。ＤＬｌがＭＯ８ＴＱ１５を通して、デ
ータ入出力バスに接続され、読み出しあるいは書き込み
動作が行なわれることになる。書き込み動作の場合、許
容信号ＷＥが上昇すると、ＭＯ８ＴＱＩＩ通して、入力
データがデータ入出力バスに入り、ＭＵＳＴＱｌｓ　を
介して、ＤＬＩに伝えられる。メモリセルにおいてワー
ド線ＷＬＩが選択されているとすると、ＭＯ８ＴＱＩお
よびＱ２を通し、節点１および節点２に入力データが入
ってい（、ＭＯ８ＴＱｓ　のゲートすなわち節点７はデ
ィジ、ト線ＤＬＩの列のメモリセルに共通な配線となる
１Ｍ０８ＴＱ５〜ＱＩＯの列デコーダが選択されたとき
、タイミングＷＥの上昇を受け、Ｍ（Ｊ８ＴＱ１４　全
通し、節点が上昇するといの構成である。

したがってこの場合、ＭＯ８ＴＱ３が導通して節点３に
も、入力データが送られ、第２系にも同じ入力データが
書き込まれることになる。このように第１系の選択セル
の書き込み動作に伴なって不ＶＩＤＥ（Ｊ　）ＬＡＭメ
モリセル回路の対応する第２系のセルの内容が自動的に
更新されるため、第１系の書き込み、読み出し動作およ
び第２系の読み出し動作を並行して全く独立に行々わせ
ることができる。

第１系および第２系が非同期に動作する場合、それぞれ
の活性動作タイミングに重なる期間があると、各々の入
力アドレス指定の狙み合せによる不ＶＩＤＥＯＲＡＭの
動作説明が必要であ）、第７図に示す４個のセル・マツ
プを基に述べる。

（１）　第１系、第２系の間で行アドレスおよび列アド
レス共、互いに異なる指定の場合・第１系がＸｏ、　Ｙｏ、第２系がｘ、　’、　Ｙ１’の
アドレス指定とする。第１系は節点１０について書き込
みあるいは読み出しが行なわれ、書き込みの場合は、節
点３０にも同じデータが入る。ＭＵＳＴＱ４０　は非導
通のままであるから、書き込み時節点３ｏの内容を更新
する以外、第２系に影響を与えることはない、一方、第
２系は節点３３の記憶情報を読み出すだけで、第１系と
は全く絶縁される。

（２）行アドレスが一致し、列アドレスが異なる指定の
場合第１系がＸ、、Ｙｏ１第２系がｘ、’、ｙ、′とする。

第１系の読み出しでは、ＭＯ８ＴＱ３０が非導通で、節
点ｌＯの情報の読み出しが、第２系と絶縁されて行なわ
れる０ｍｌ系の書き込みは、ＷＥｖｉ−受けて、Ｙｏ−
ｗＥ　が上昇Ｔ　ルｆニー　メＭＯ８ＴＱ３０が導通し
、隣接する第２系セルと接続される・Ｘｏ′は上昇し、
ＹＯ２は低レベルのままであるから、ＭＯ８ＴＱ４０は
導通スル一方、ＭＯ８ＴＱ７は非導通である。したがっ
て、第１系データ入出力バスに接続されるデータ人カバ
ッ７アは、ＭＯ８ＴＱ５　おＬびＱｌｏｔ−通して、節
点１０に入力データを書き込み、さらに、ＭＯ８ＴＱ２
０゜Ｑ３０およびＱ４０’ｉ通して、第２系の記憶節点
３０およびディジット線ＤＬＯ’に同じデータを送力込
むことになる。ＭＯ８ＴＱ７は非導通であるから、第１
系のデータ人力バッファからみえる負荷は、ＤＬＯ’ま
でであり、ここまで書き込みレベルの保証が必要になる
。一方、第２系は節点３２の記憶情＠を読み出すが、隣
接する第１系セル、すなわちＭＯ８ＴＱ１２およびコン
デンサ０１２については、Ｘｇ　布上外して、リフレッ
シュ動作が行なわれるものの、ＭＯ８ＴＱ３２が非導通
であるため、第１系とは絶縁される。

（３）行アドレスが異なフ、列アドレスが一致する指定
の場合第１系がＸｏ、　Ｙｏ、第２系がＸ１’、Ｙ０’とする
。第１系は節点ｌＯについて、抗み出しあるいは書き込
みが行なわれ、薔き込みの場合は節点３０にも同じデー
タが入る。ＭＯ８ＴＱ４０は非導通であるから、書き込
み時、節点３０の内容を更新する以外、第２系に影！＃
を与えることはない。−力、第２系は節点３１の記憶情
報を読み出すだけで、第１系とは全く絶縁される。

（４）　行アドレス、列アドレス共一致する指定の場合
第１系がＸｏ、Ｙ、　％第２系がＸ、）’、Ｙ、）’と
する。第１系の節点１０の読み出しでは、隣接する第２
系の節点３０の読み出しも並行して行なわれるが、ＭＯ
８ＴＱ３０　が非導通であるから、互いに絶縁される。

第１系の書き込みは、ＷＥの上昇を受けて、Ｍ（ＪＳＴ
Ｑ３０　が導通し、読み出し動作にある隣接の第２系セ
ルと接続される。

コノ場合、Ｘ、’、Ｙ０’共に上昇し、ＭＯ８ＴＱ４０
およびＱｌが導通する。したがって、第１系データ入出
力バスに接続されるデータ人カッ（ツファからは、ＭＯ
８ＴＱ５．ＱＩＯ，Ｑ２０．Ｑ３０．Ｑ４０およびＱｌ
がすべて導通するため、第２系データ出力バスまでみえ
てしまう、このとき、第１系のデータ入力バッファが書
き込む入力データと、第２系のデータ出力〕くスに接続
される出力データ・アンプの増幅データとが逆のレベル
の場合、２者の間で、直流電流／＜スが生じて、第１系
の書き込みおよび第２系の読み出し共不完全になり、殆
んど誤動作に至る。ＶＩＤＥＯＲＡＭとして考えると、
ＣＲＴへの表示、すなわち第２系の読み出しは、肥えず
やや通常一定したアドレス順序で行なわれるため、第１
系の書き込みの方が優先される。この観点から、第２系
のデータ出力バスと、選択ディジット線を絶縁し、デー
タ出力バスのその時点のレベル全増幅して、第２系の読
み出しとし、選択ディジット線で６−ｊ：、第１系の書
き込み動作が行なわれるようにする。

不発明の第４は、これを実現するための、第２系のディ
ジッ）　１Ｍ選択デコーダ出力活活性上タイミングの発
生回路ｒ与える。

不発明の第４によると、前記本発明第２のメモリセル回
路會有する前記不発明第１（７）半導体メモリにおいて
、前旧第１系の書き込み動ｆ’ｆＥｊ９Ｊ間中に、前記
第２系の列（ディジット線）選択デコーダ出力の活性化
タイミングを前記２π１系および前記第２系の行および
列アト°レス・インバータ・バッファ出力の指定内容オ
スすべて一致したときのみ、非活性のまま保つか、ある
い番ますでに活性化されていても、非活性に戻すような
論理構成にとることを特徴とする内部タイミング発生回
路が得られる− これに基づく第２系のゲイジット線選択デコーダ出力の
活性化タイミングＹＥの具体的な発生回路の構成例を第
８図に示す、各アドレス入力について一致判定回路があ
り、点線枠内に示しである＠　Ｉ’ｔＯｚ、　ｌ’ｔｏ
ｚ　は第１系の行アドレス真補出力Ｎ。ｘ′、Ｎｏｘ′
　は第２系の行アドレス真補出。力、ＡＯＹ　ＡＯＹ　
は第１系Ｏ列アドレス真補出力および’　ＯＹ　ｕ　’
　ＯＹ’は第２系の列アドレス真補出力會それぞれ示す
、誉き込み許容信号ＷＥは当然第１系であり、残るＸＰ
、　ＹＰ、几ＥおよびＹＥは第２系の内部タイミングで
ある。

第１系および第２系のＡｏの行および列アドレス人力共
同じであれば、ＭＵＳＴＱＩ、　Ｑ２あるいはＭＯ８Ｔ
Ｑ３．Ｑ４が導通し節点３が上昇して、ＭＯ８ＴＱ６　
が４通する。同様に、節点７が上昇し、ＭＵＳＴＱＩ２
　が導通する。このようにして行アドレスおよび列アド
レス入力が全て一致すればＭＵＳＴＱＩ　３．　Ｑｌ　
４．・・・・・・　と導通する。第１系線書き込み動作
であるから、ＷＥが上昇し、ＭＵＳＴＱＩ５　が導通し
て、結果的に節点１１が上昇する。几Ｅは第２系の読み
出し許容４Ｍ号であり、通常は直接、ディジット線選択
デコーダの活性化に用いるが、この場合、ＲＥ金Ｍ（Ｊ
ＳＴＱ１７〜Ｑ２０　で構成される論理ゲートに通し、
その出力ＹＥｉ用いている。ＹＥは節点１１が低レベル
のときは、几Ｅの上昇を受け、Ｍ（Ｊ８ＴＱ１’３　’
ｉ通し、追随して上昇するが、第１系が書き込み動作中
で、かつ第１系と第２系のアドレス人力が行９列共同し
である場合、前述のように節点１１が上昇し、ＭＵ８Ｔ
Ｑ１Ｂ　およびＱ２０が導通してＹＨはＲＥを受けても
、低レベルのまま保たれるか、あるいはすでに−上昇し
ていても、直ちに抵レベルに戻される。第７図に戻って
、結局第１系が書き込み動作でＷＥが上昇すると、第１
系データ人出力バスに接続されるデータ人力バッ７アは
、Ｍ（Ｊ８ＴＱ５．ＱＩＯ，Ｑ２０゜Ｑ３０　オｊびＱ
４０ａ匹ＤＬＯ，節点１０９節点２０．節点３０および
Ｄ’ＬＯ’まで書き込みレベルを伝えるが、本論理構成
によＪＹＥが低しベルに保たれるため、Ｙｏ’も低レベ
ルでＭＯ８ＴＱ７が非導通となル、第２系データ出力バ
スは見えなくなる。第１系の記憶節点１０および第２系
の記憶節点３０共に、第１系の書き込みデータが入る一
方、第２系の出力には、几Ｅｔ−受けて活性化される第
２系データ出力バスに接続された出力データアンプが、
活性化時点の第２系データ出力バスのレベル状態を増幅
した結果のデータがあられれる・したがって、このとき
の第２系の読み出しは、必ずしもそれまでの保持データ
が残るかどうか保証できなくなるが、第１系および第２
系の行、列アドレスが入力が完全に一致しない限フ、次
回の第２系の同じ番地の読み出しでは、このとき、節点
３０に書き込まれたデータが生ずることになる。

（２）および（４）の行アドレスが一致し、第１系が書
き込み動作の場合は、第１系のデータ人力バッファから
見える負荷は、　ＤＬＯまでとなシ、結局共に同じ条件
となる。このとき、第１系の書き込み動作終了直前に第
２系の選択ワード線Ｘ０′が上昇する場合を考えると、
第７図で節点１０および節点３０の２つの記憶節点に書
き込みデータが充分入ってから、ＭＯ８ＴＱ４０　が導
通し、第２系のディジット線ＤＬＯ上のプリチャージ電
荷が両記憶節点に送り込まれる。低レベルデータが書き
込まれている場合は、これにより記憶節点のレベルが持
ち上り、この時点で第１系の活性期間７５；終了して、
選択ワード線Ｘ０が抵レベルに移？ｉすると、第１系の
記憶節点１０には持ち上ったレベルが残シ、次の第１系
の読み出しでは誤動作する可能性がある。この場合の外
部基本クロック人ブｊのタイミングおよびＷＥ、ＸＯ’
の波形ｔ−第９図に示す。第２系の選択ワード線ＸＯ′
が上昇し、ディジ、ト綜上で信号増幅動作が行なわれる
が、それが完了しない前に第１系の基本クロック人力φ
７５１リセットされると、第１系の活性動作タイミング
はすべてリセットされ、第１系の記憶節点に、中間の非
論理レベルが残ることになる。この点を解決するため行
アドレスが一致する場合に限９第２系のディジット線上
で信号増幅動作が行なわれている間は、第１系の書き込
み動作を外部クロック入力条件がリセットになっても、
内部的には第２系の信号増幅動作の終了まで遅らせる考
えかたを導入する。

本発明の第５の態様によると、本発明筒２のメモリセル
回路含有する本発明筒１の半導体メモリにおいて、前記
第１系と前記第２系の活性期間が重なり、行（ワード線
）選択アドレス指定が一致し、前記第１系が書き込み動
作を行なう場合、前記第２系の内部発生のワード線活性
化信号の立ち上りから、ディジット線上の信号増幅動作
終了の時点までの間は、内部的に第１系の書き込み動作
をリセット（非活性に＆しないような論理構成にとるこ
とを特徴とする内部タイミング発生回路が得られる。不
発明の具体的な回路構成例を第１０図に示す、ＭＯ３Ｔ
Ｑ５〜Ｑ１２　は第１系に属し、外部基本クロック入力
φを受ける初段インバータであ５、ＴＴＬレベルクロ、
りφが高レベルから低レベルに移行すると、活性期間に
入り、初段出力φが上昇して、内部活性動作タイミング
を次々発生していくことになる０Ｍ０８ＴＱＩＩ　が基
不インパータ構成に挿入された形になっているが、その
ゲートは、通常はＭＯ８ＴＱ５　ｉ７１：よシ充電され
、導通しておシ、φのレベル変化にφが即応する。但し
、ＭＵＳＴＱ６．Ｑ７お工びＱ８が導通するときに限り
、節点３は低レベルに移行し、ＭＯ８ＴＱＩＩは非導通
となってφのレベル変化がφに伝わらなくなる。その条
件は、まず第１にｍｌ系が活性期間、スなわちφが低レ
ベル、およびφが電源レベルに等しい高レベルにあ）、
かつ書き込み動作を行なっていることが必要で、ＷＥが
高レベルにあり、ＭＯ８ＴＱ６　が導通する。第２に、
＄２系も同時に活性期間にあル、第１系と行アドレス指
定が一致していることが必要で、第８図相当の一致判定
回路を用いることによＪ、ＭＯ８ＴＱ７が導通する。Ｍ
Ｏ８ＴＱ８のゲートは、ＭＯ８ＴＱ１〜Ｑ４で構成され
る第２系の内部タイミング発生回路に接続される。）Ｌ
Ａ’は第２系の選択ワード線駆動信号であり、これｔ受
けて、第９図のＸＯ′が上昇する。

Ｓ　ＥＮＤ’　はディジ、ト線に接続されるセンスアン
ズの活性化終了確認信号であり、その活性化時点では、
ディジット線は論理レベルになっている。

節点２はＲにの上昇を受け、ＭＯ８ＴＱ３　’ｉ通して
立ち上り、その後ディジット線上の信号増幅動作が終了
してＳ　ＥＮＤ’が上昇するとＭＯ８ＴＱ２およびＱ４
が導通して、大地電位に移行する。したがって、節点２
をゲートとするＭＯ８ＴＱ８は第２系の活性動作期間中
、選択ワード線が上昇してから、ディジット線上の信号
増幅終了まで導通し、これが第３の条件となる。これら
３つの条件が揃うと、節点３が低レベルに移行し、ＭＯ
８ＴＱＩＩは非導通になる。このとき第１系基本クロッ
クφを高レベルに戻しても、φは高レベルを維持、すな
わち内部タイミングは活性期間のまま置かれ、ＭＯ８Ｔ
ＱＩＩが導通するのを待って、リセット期間に移行する
。

５ＥＮＩ）’　が上昇して、節点２が大地電位になると
、ＭＯ８ＴＱ８　が非導通になり、節点３がＭＵＳＴＱ
５により充電されて、この時点ＭＯ８ＴＱ１１　が導通
することになる。すなわち、第１系のリセット・タイミ
ングが第２系の５ＥＮＩ）’　の上昇まで遅らされ、第
１系および第２系の記憶節点両方に充分な論理レベルの
１き込みデータを得ることができる。

第７図で再度、第１系の書き込み、および第２系の読み
出しが、同じ行アドレス指定でかつ活性期間が重なって
行なわれる場合、すなわち前述の２）と４）の場合を考
える。両方の場合共、第１系のデータ人力バッファは、
ＭＯ８ＴＱ５．　Ｑｌ　Ｏ，Ｑ２ＱＱ３０およびＱ４０
’ｉ通して、第２系のディジット線ＤＬＯ’まで、書き
込みデータを送る必要がある。

これらのＭＵＳＴ、、４？にメモリセルのＭＵＳＴＱ２
０〜Ｑ４０　は寸法を小さく抑える必要から、Ｎ流能力
は低く、比較的負荷の大きいＤＬＯ’まで充分な書き込
みレベルを伝えるのは、高速特性全得る上で大きな障害
となる。この点ケ改善するため、このような場合に限り
、第２系のディジット線に第１系の書き込みデータ金メ
モリセル會介してだけではなく、別の低インピーダンス
のＭＯ８Ｔｉ通して送る方法をとる。

本発明の第６によると、本発明比２のメモリセル回路を
有する本発明比１の半導体メモリにおいて、ドレインが
前記第１系のデータ人ｉカバスに、ソースが前記第２系
のディジット線に接続されたＭＯ８Ｔｆ各列（ディジッ
ト線）毎に設け、ゲートに前記第１系と前記第２系の活
性期間が重な力、行（ワード線）選択アドレス指定が一
致したときだけ活性化されるようにゲートされた前記第
１系の書き込み許容−＋ｇ号と、第１系の各列選択デコ
ーダ出力との論理積の信号を接続することを特徴とする
回路構成が得られる１本発明の具体的な回路構成例を第
１１図に示す・第１系および第２系が同じ行アドレス指
定で、第１系の省き込みおよび第２系の読み出しが活性
期間が重なって行なわれると、第１系のデータ人力バッ
７アは、ＭＯ８ＴＱ２６を通して第１系データ入出力バ
スに、まず書き込みデータを送る。　ＭＵＳＴＱ２３．
　Ｑｌ、　Ｑ２．　Ｑ３およびＱ４を通して、第１系デ
イジツト線である節点１２、第１系記憶節点ｌ１節点２
、第２系記憶節点３および第２系デイジツト線である節
点１３まで書き込みデータが伝わるが、これでは充分な
論理レベルに達するのに時間がかかシ過ぎるので、第１
系データ人出力バスと、第２系デイジツト線の間にＭＯ
８ＴＱ２４　が接続しである・そのゲートすなわち節点
８は、選択され７’ＣＦｌ系の列デコーダについて、Ｗ
Ｅ’を受けＭＯ８ＴＱ１８　ｔｌ−通して上昇する。さ
らにＷＥ’は、第１系の書き込み許容信号ＷＥｉ受ける
ＭＯ８’Ｉ’Ｑ５〜ＱＩＯで構成される論理ゲートの出
力である。第１系および第２系の行アドレスが一致する
と、Ｍ（ＪＳＴＱ６　が導通し、節点４が低レベルに移
行してＭ（Ｊ８ＴＱ８およびＱＩＯは非導通になシＷＥ
′はＷＥ　の上昇音叉け、ＭＵＳＴＱ９　ｔ−通して活
性化される。結局ＭＯ８ＴＱＩ〜Ｑ４が同時に導通する
とき、対応してＭＵＳＴＱ２４　も導通し、ＭＯ８ＴＱ
２３およびＱ２４の両方を通して第１系人カパッファの
データが、第１系デイジツト綜および第２系デイジツト
線にそれぞれ書き込まれることになり、従来と変わりな
い速度性能を得ることができる。

不発間第２のメモリセル回Ｉｎ用い、第１糸および第２
系の周辺回路全本発明第３〜第６の内容を入れて構成す
ると、従来のダイナミックＲＡＭ周辺回路を用い、容易
に本発明第１の半導体メモリを実現できる。

以上述べたように、不発明によると一方はランダムな書
き込みおよび読み出し、もう一方は、この書き込みに基
づくデータをランダウに読み出すことができるという、
独立に２系統のデータを扱えるＲＡＭが得られ、メモリ
セルも基本的にｌ−ｔ１ＭＯ８Ｔセルで太番量化が可能
であり、２系統それぞれ通常のダイナミ、りＲＡＭと同
じ速度で完全非同期動作させることができて、ＶＩＤＥ
Ｏシステム応用に最適なメモリと言うことができ、シス
テム性能向上に非常に有効である。

【図面の簡単な説明】

第１図は、グラフィック・ディスプレイ・システムの概
略ブロック図全示し、第２図は現状の画面表示期間、不
表示期間に対応するＶＩＤＥＯＲＡＭの動作全示し、第
３図は本発明に−よるＶ’ＩＤＥＯ几脹の構成を示し、
第４図は画面表示と本発明にょるＶＩＤＥＯＲ，ＡＭの
動作との対応を示し、第５図は不発明によるＶＩＤＥＯ
ＲＡＭ用メモリセル回路全示し、第６図は、本発明によ
る上記メモリセル回路中の転送書き込み信号発生回路を
示し、第７図は、２系統の活性動作が重なり合う場合の
内部回路動作を説明し、第８図は不発明による第２系の
ゲイジット線選択デコーダ出力の活性化信号発生回路を
ボし、第９図は不ＶＩＤＥＯＩ（、ＡＭで書き込み誤動
作を生じる可能性があるタイミング関係葡示し、第１０
図は不発明によるこの誤動作全解消する回路構成全示し
、第１１図は不発明による本Ｖ’ｌＤＥＩＪＲＡＭ　の
書き込み動作の遅れをなくす回路構成を示す・Ｑ１〜ＱＣｓ・・・・・・Ｍ０８Ｔ

Claims

【特許請求の範囲】

（１）第１系のメモリ回路と第２系のメモリ回路を同一
チップ上に有し、前記第１系メモリ回路および前記第２
系メモリ回路は互いに非同期に動作でき、前記第１系メ
モリ回路はランダムな書き込みあるいは読み出し動作、
前記第２系メモリ回路はランダムな読み出し動作だけが
可能であることを特徴とする半導体メモリ。
（２）前記第１系のメモリ回路のディジット線と第１節
点との間に接続されゲートがワード線に接続された第１
のＭＯＳトランジスタ（以後Ｍｏ５Ｔと略記）、前記第
１節点と第１電源の間に接続される第１の付加容量、前
記第１節点と第２　Ｔｈｌｌｉ点との間に接続されゲー
トヲ前記第１系のメモリ回路のワード線に接続されたＮ
２のＭＯＳ　Ｔ。前記第２節点と第３節点との間に接続されゲートに前記
第１系のメモリ回路に属する第１の内部発生タイミング
クロックが印加された第３のＭＵＳＴ１前記第３節点と
前記第１電源の間に接続される第２の付加容量、前記第
３節点と前記第２系のメモリ回路のディジ、ト線との間
に接続され、ゲートが前記第２系のメモリ回路のワード
線に接続された第４のＭＵ８Ｔとを有し、前記第１系の
メモリ回路の記憶情報を前記第１節点に記憶し、前記第
１系のメモリ回路の一′き込み動作時に、前記第１節点
と同時に、前記第２および第３のＭ（Ｊ８Ｔ　を通して
、前記第３節点にも同一情報ヲ書き込み、前記第２系の
メモリ回路は、前記第３節点に記憶さＪした情報を読み
出すだけであるメモリセルを備えたことを特徴とする特
許請求の範囲第（１）項記載の半導体メモリ。
（３）前記第１の内部発生タイミングクロックｋＡｉＪ
記第１系のディジット線毎に個別に備え、前記ｇｌ系の
メモリ回路のディジット線選択デコーダ出力と、前記第
１系のメモ９回路の内部発生の書き込み許容信号に同期
した第２の内部発生タイミングクロ、りとの論理積で構
成する転送書き込み信号発生回路を備えたことを特徴と
する特許請求の範囲第（２）項に記載の半導体メモリ。
（４）前記第１系のメモリ回路の書き込み動作期間中に
前記第２系のメモリ回路のディジット線選択デコーダ出
力の活性化タイミングを前記第１系および前記第２系の
メモリ回路のアドレス・インバータ・バッファ出力の指
定内容がすべて一致したときのみ、非活性の１−ま保つ
か、あるいはすでに活性化されていても非活性に戻す内
部タイミング発生回路全備えていること全特徴とする特
許請求の範囲第（２）項記載の半導体メモリ・
（５）前記第１系と前記第２系のメモリ回路の活性期間
が重な力、ワード線選択アドレス指定が一致し、前記第
１系のメモリ回路が書き込み動作を行なう場合、前記第
２系のメモリ回路の内部発生のワード線活性化信号の立
ち上りから、ディジット線上の信号増幅動作終了の時点
までの間は、内部的に第１系のメモリ回路の畜き込み動
作全非活性にしない内部タイミング発生回路を備えたこ
と全特徴とする特許請求の範囲第（２）項記載の半導体
メモリ。
（６）前記第１系のデータ入出力バスと、前記第２系の
メモリ回路のディジット線との間接続されたＭ０８Ｔ’
ｉ各ディジット線毎に設はゲートに前記第１系と前記第
２系のメモリ回路の活性期間が重なり、ワード線選択ア
ドレス指定が一致したときだけ活性化されるようにゲー
トされた前記第１系のメモリ回路の書き込み許容信号と
各ディジット選択テコーダ出力との論理績の信号を接続
する回路構成を備えたこと全特徴とする特許請求の範囲
第（２）項に記載の半導体メモリ。