JP2537948B2 - メモリ装置 - Google Patents
メモリ装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、大規模集積化されたMOS型半導体装置に組
み込まれたメモリ装置に関するものである。
み込まれたメモリ装置に関するものである。
従来の技術 近年、半導体集積回路の大規模化・高性能化に伴ない
その用途も産業用機器から民生用機器に至る幅広い分野
へと拡大の一途を辿っている。このような用途の拡がり
に対応して、半導体集積回路の機能の多様化への要求が
強まってきており、メモリ装置に関しても、従来の汎用
品に見られるような単なるランダムアクセス機能だけで
はなく用途に応じた種々の読み出し（書き込み）方法や
メモリ構成等、多様な展開が要求されてきている。
その用途も産業用機器から民生用機器に至る幅広い分野
へと拡大の一途を辿っている。このような用途の拡がり
に対応して、半導体集積回路の機能の多様化への要求が
強まってきており、メモリ装置に関しても、従来の汎用
品に見られるような単なるランダムアクセス機能だけで
はなく用途に応じた種々の読み出し（書き込み）方法や
メモリ構成等、多様な展開が要求されてきている。
このような、いわゆる特定用途向けメモリ装置では、
従来の汎用メモリ装置と同等の性能・信頼性を維持しな
がら、高機能を付加する必要上、特に、メモリセルから
のデータの読み出し・書き込みに関して、高機能化のた
めの回路及びその動作の複雑化に対していかに安定な動
作を維持するかが、回路設計上の重要なポイントとなっ
てきた。
従来の汎用メモリ装置と同等の性能・信頼性を維持しな
がら、高機能を付加する必要上、特に、メモリセルから
のデータの読み出し・書き込みに関して、高機能化のた
めの回路及びその動作の複雑化に対していかに安定な動
作を維持するかが、回路設計上の重要なポイントとなっ
てきた。
特定用途向けメモリ装置の一例として、映像・画像分
野に主要な用途を絞ったデュアルポートメモリがある。
デュアルポートメモリは、従来の汎用品相当のメモリセ
ルマトリクスの各列に対応して、データを一時的に記憶
するためのデータレジスタを設けたもので、メモリセル
マトリクス及び、データレジスタは、それぞれ独立非同
期にアクセス可能であり、さらに外部コントロール信号
に応答して、メモリセルマトリクスの任意の１行とデー
タレジスタの間でデータの転送ができる。ここで、メモ
リセルマトリクスのアクセスをランダムアクセス、デー
タレジスタのアクセスをシリアルアクセスとすること
で、例えば、画像データをメモリセルマトリクスに記憶
させておき、ランダムアクセス機能によりこの画像デー
タの加工を行ないながら、メモリセルマトリクスからデ
ータレジスタへのデータ転送及びシリアルアクセス機能
により表示装置へシリアルデータを出力し続けるといっ
た使い方が可能となる。このデュアルポートメモリにお
いても、汎用メモリに相当するメモリセルマトリクスか
らのデータを読み出し・書き込みに加えて、各列に対応
して設けられたデータレジスタとメモリセルマトリクス
の間でデータの転送を行なうという動作が新しく加わる
ため、回路およびその動作が複雑化し、前述のように安
定動作のための回路上の工夫が必要となる。
野に主要な用途を絞ったデュアルポートメモリがある。
デュアルポートメモリは、従来の汎用品相当のメモリセ
ルマトリクスの各列に対応して、データを一時的に記憶
するためのデータレジスタを設けたもので、メモリセル
マトリクス及び、データレジスタは、それぞれ独立非同
期にアクセス可能であり、さらに外部コントロール信号
に応答して、メモリセルマトリクスの任意の１行とデー
タレジスタの間でデータの転送ができる。ここで、メモ
リセルマトリクスのアクセスをランダムアクセス、デー
タレジスタのアクセスをシリアルアクセスとすること
で、例えば、画像データをメモリセルマトリクスに記憶
させておき、ランダムアクセス機能によりこの画像デー
タの加工を行ないながら、メモリセルマトリクスからデ
ータレジスタへのデータ転送及びシリアルアクセス機能
により表示装置へシリアルデータを出力し続けるといっ
た使い方が可能となる。このデュアルポートメモリにお
いても、汎用メモリに相当するメモリセルマトリクスか
らのデータを読み出し・書き込みに加えて、各列に対応
して設けられたデータレジスタとメモリセルマトリクス
の間でデータの転送を行なうという動作が新しく加わる
ため、回路およびその動作が複雑化し、前述のように安
定動作のための回路上の工夫が必要となる。
以下で、デュアルポートメモリにおけるデータレジス
タからメモリセルへのデータ転送を例にとり、従来のメ
モ装置の動作について説明する。
タからメモリセルへのデータ転送を例にとり、従来のメ
モ装置の動作について説明する。
第４図は、従来のデュアルポートメモリのメモリセル
マトリクスの一列分について、メモリセルと感知増幅回
路、シリアルデータを蓄積・記憶するためのデータレジ
スタ、データレジスタとメモリセルとの間でデータを転
送するための回路の一例を示すものであり、第５図は、
第４図の回路を駆動するためのクロック信号発生回路の
ブロック図を示すものであり、第６図は、第４図及び第
５図の回路図における各ノードの波形を模式的に示して
いる。
マトリクスの一列分について、メモリセルと感知増幅回
路、シリアルデータを蓄積・記憶するためのデータレジ
スタ、データレジスタとメモリセルとの間でデータを転
送するための回路の一例を示すものであり、第５図は、
第４図の回路を駆動するためのクロック信号発生回路の
ブロック図を示すものであり、第６図は、第４図及び第
５図の回路図における各ノードの波形を模式的に示して
いる。
第４図でVCCは正電位の電源で、トランジスタQ1,Q2と
一対のデータ線DLと▲▼により感知増幅器が構成さ
れ、一方のデータ線DLにトランジスタQ6及びコンデンサ
C1により構成されるメモリセルとトランジスタQ8,Q9及
びコンデンサC3により構成されるダミーセルが接続さ
れ、同様に他方のデータ線▲▼にQ7及びC2からなる
メモリセルとQ10,Q11,C4からなるダミーセルが接続され
る。一般には、一本のデータ線には複数個のメモリーセ
ルが接続され、メモリセルが複数個接続されたデータ線
対が複数個集まることでメモリセルマトリクスが構成さ
れる。第４図では簡単のためデータ線は一対のみ、メモ
リセルは各データ線に１個ずつのみ示した。（ダミーセ
ルは、各データ線に１個だけ接続される。また、ダミー
セルのコンデンサC3,C4の容量は、メモリセルのコンデ
ンサC1,C2の1/2である。）トランジスタQ3,Q4,Q5は、デ
ータDLと▲▼の予備充電および平衡化用である。以
上で説明した部分が、デュアルホートメモリにおけるラ
ンダムアクセス機能を有する部分である。第４図では左
側の一点鎖線で囲んだ部分であり以下でこの部分をRAM
と呼ぶ。第４図で、トランジスタQ14,Q15によりシリア
ルデータを記憶するデータレジスタが構成される。第４
図で、右側の一点鎖線内の部分であり、以下でこの部分
をSAMと呼ぶ。トランジスタQ12,Q13はRAMのデータ線DL,
▲▼とSAMのデータレジスタの間でデータの転送を
行なうためのものである。
一対のデータ線DLと▲▼により感知増幅器が構成さ
れ、一方のデータ線DLにトランジスタQ6及びコンデンサ
C1により構成されるメモリセルとトランジスタQ8,Q9及
びコンデンサC3により構成されるダミーセルが接続さ
れ、同様に他方のデータ線▲▼にQ7及びC2からなる
メモリセルとQ10,Q11,C4からなるダミーセルが接続され
る。一般には、一本のデータ線には複数個のメモリーセ
ルが接続され、メモリセルが複数個接続されたデータ線
対が複数個集まることでメモリセルマトリクスが構成さ
れる。第４図では簡単のためデータ線は一対のみ、メモ
リセルは各データ線に１個ずつのみ示した。（ダミーセ
ルは、各データ線に１個だけ接続される。また、ダミー
セルのコンデンサC3,C4の容量は、メモリセルのコンデ
ンサC1,C2の1/2である。）トランジスタQ3,Q4,Q5は、デ
ータDLと▲▼の予備充電および平衡化用である。以
上で説明した部分が、デュアルホートメモリにおけるラ
ンダムアクセス機能を有する部分である。第４図では左
側の一点鎖線で囲んだ部分であり以下でこの部分をRAM
と呼ぶ。第４図で、トランジスタQ14,Q15によりシリア
ルデータを記憶するデータレジスタが構成される。第４
図で、右側の一点鎖線内の部分であり、以下でこの部分
をSAMと呼ぶ。トランジスタQ12,Q13はRAMのデータ線DL,
▲▼とSAMのデータレジスタの間でデータの転送を
行なうためのものである。
第４図のノードφSA,φP,φW,φDT,φDRにはクロック
信号が印加され、φDR以外のクロックについては、その
発生回路のブロック図が第５図に示されている。ノード
φSAには、感知増幅器駆動用クロック、ノードφＰに
は、DL,▲▼の予備充電およびダミーセルのリセッ
ト用クロック、ノードφＷには行選択信号発生用クロッ
ク、ノードφDTにはRAM,SAM間のデータ転送用クロッ
ク、ノードφDRにはデータレジスタ駆動用クロックがそ
れぞれ印加される。第４図のノードφW1,φW2,φDW,▲
▼には、第４図に示した行デコーダにより、アド
レス入力に応じた行選択信号がクロックφＷに同期して
印加される。例えば、第６図に示すようにノードφW1が
選択されてφＷに同期した行選択信号が印加された場
合、φW2とφDWは、不活性状態（0V）となり、，▲
▼にφW1と同一の行選択信号が印加される。すなわち
一対のデータ線DL,▲▼のいずれか片方において１
個のメモリセルが選択され、他方においてダミーセルが
選択される。RAM部における読み出し動作は、このよう
にして行選択信号により選択されたメモリセルとダミー
セルのコンデンサ（例えば第４図中のC1とC4）に蓄積さ
れた電荷をデータ線DL,▲▼に転送し、その結果DL,
▲▼間に生じた電位差を感知増幅器で増幅後出力端
子へ出力することで行なわれる。書き込みの場合は逆
に、入力端子のデータをDL,▲▼を介してメモリセ
ルへ転送することで行なわれる。またSAM部での読み出
しは、RAMのメモリセルマトリクスの各列に対応して設
けられたデータレジスタのデータを順次データ出力端子
へ出力することで行なわれ、書き込みは、データ入力端
子の信号を順次データレジスタへ転送することで行なわ
れる。RAMおよびSAMのデータ入出力回路は、第４図では
省略してある。RAMおよびSAMからの読み出しまたは書き
込みに際しては、第４図のノードφDTに印加されるクロ
ックは常時不活性状態（0V）であり、トランジスタQ12,
Q13はカットオフ状態となり、RAMとSAMは完全に独立に
動作する。一方、RAM,SAM間でデータを転送する場合に
は、クロックφDTが活性化し、トランジスタQ12,Q13が
オン状態となり、データレジスタとデータ線の間で電荷
のやりとりが行なわれる。
信号が印加され、φDR以外のクロックについては、その
発生回路のブロック図が第５図に示されている。ノード
φSAには、感知増幅器駆動用クロック、ノードφＰに
は、DL,▲▼の予備充電およびダミーセルのリセッ
ト用クロック、ノードφＷには行選択信号発生用クロッ
ク、ノードφDTにはRAM,SAM間のデータ転送用クロッ
ク、ノードφDRにはデータレジスタ駆動用クロックがそ
れぞれ印加される。第４図のノードφW1,φW2,φDW,▲
▼には、第４図に示した行デコーダにより、アド
レス入力に応じた行選択信号がクロックφＷに同期して
印加される。例えば、第６図に示すようにノードφW1が
選択されてφＷに同期した行選択信号が印加された場
合、φW2とφDWは、不活性状態（0V）となり、，▲
▼にφW1と同一の行選択信号が印加される。すなわち
一対のデータ線DL,▲▼のいずれか片方において１
個のメモリセルが選択され、他方においてダミーセルが
選択される。RAM部における読み出し動作は、このよう
にして行選択信号により選択されたメモリセルとダミー
セルのコンデンサ（例えば第４図中のC1とC4）に蓄積さ
れた電荷をデータ線DL,▲▼に転送し、その結果DL,
▲▼間に生じた電位差を感知増幅器で増幅後出力端
子へ出力することで行なわれる。書き込みの場合は逆
に、入力端子のデータをDL,▲▼を介してメモリセ
ルへ転送することで行なわれる。またSAM部での読み出
しは、RAMのメモリセルマトリクスの各列に対応して設
けられたデータレジスタのデータを順次データ出力端子
へ出力することで行なわれ、書き込みは、データ入力端
子の信号を順次データレジスタへ転送することで行なわ
れる。RAMおよびSAMのデータ入出力回路は、第４図では
省略してある。RAMおよびSAMからの読み出しまたは書き
込みに際しては、第４図のノードφDTに印加されるクロ
ックは常時不活性状態（0V）であり、トランジスタQ12,
Q13はカットオフ状態となり、RAMとSAMは完全に独立に
動作する。一方、RAM,SAM間でデータを転送する場合に
は、クロックφDTが活性化し、トランジスタQ12,Q13が
オン状態となり、データレジスタとデータ線の間で電荷
のやりとりが行なわれる。
第４図，第５図，第６図に従って、従来例のデュアル
ポート構成のメモリ装置における、SAMからRAMへのデー
タ転送すなわち、データレジスタからメモリセルへのデ
ータ転送時の動作を説明すると次のようになる。
ポート構成のメモリ装置における、SAMからRAMへのデー
タ転送すなわち、データレジスタからメモリセルへのデ
ータ転送時の動作を説明すると次のようになる。
第６図において、時刻t1以前においてノードφＰはハ
イレベル（電位はVCC＋VT,ただし、VTはMOSトランジス
タのしきい値電圧）であり、データ線DLと▲▼はト
ランジスタQ3,Q4,Q5によりVCCレベルまで予備充電さ
れ、ダミーセルのノードDC2はトランジスタQ11を通して
0Vにリセットされる。このときφW,φDTはローレベル
（0V），φSAはハイレベル（VCC），φDRはローレベル
（0V）である。時刻t1にφＷがハイレベル（VCC＋VT）
に立ち上がり、同時にφＰがローレベル（0V）にリセッ
トされる。φW,φＰの各クロックは、第５図に示すよう
に外部信号として与えられる基本クロック▲▼か
ら第５図で、タイミング発生器1,2で発生されるそれぞ
れ逆相の信号Ａとをもとに、クロック発生器3,6によ
り発生される。ここでは、第４図の行デコーダによりφ
W1と▲▼が選択された場合を想定しているので、
φW2とφDWはローレベルのままでφW1と▲▼がφ
Ｗに同期してハイレベルとなる。ここで、φW1により選
択されたメモリセルのコンデンサC1に予め電源電圧分の
電荷が蓄積されており、ノードMC1が0Vであるとする
（すなわちデータ“0"が記憶されている。）。φW1と▲
▼がハイレベルになることで、トランジスタQ6と
Q10がオン状態となり、コンデンサC1とコンデンサC4に
蓄積されていた電荷がそれぞれDLと▲▼に転送され
る。ここでコンデンサC1,C4,データ線の浮遊容量（CBと
する）をそれぞれC1＝CS,C4＝1/2・CS,CB＝9CSとする
と、電荷転送によりDL（MC1）および▲▼（DC2）の
電気、V1,V2は、それぞれ となり、DL,▲▼の電位がそれぞれ低下するととも
にその間にVCC×0.05の電位差が生ずることになる。こ
こで、φSAがローレベルとなり、トランジスタQ1,Q2か
らなる感知増幅器が動作すれば通常の読み出し動作とな
るわけであるが、ここでは、SAMのデータレジスタのデ
ータをメモリセルへ転送するために、感知増幅器を働か
す前に時刻t2においてノードφDTをハイレベルに立ち上
がる。この通常の読み出しとデータ転送の区別は、外部
制御信号▲▼により行なわれる。第５図におけるゲ
ート７により▲▼がロウレベルの時には、クロック
発生器４の出力ＢがφDTとして出力され、▲▼がハ
イレベルの時にはφDTはロウレベルのままであり、デー
タ転送は行なわない。ここで、ノードφDRはローレベル
固定となっており、データレジスタのノードDR,▲
▼には、予め書き込まれたデータが保持されている。
今、ノードDRがハイレベル（VCC−VT），▲▼がロ
ウレベル（0V）であった場合を想定し、この場合の動作
を考える。時刻t2にφDTがハイレベルとなりトランジス
タQ12とQ13がオン状態になるとDRがハイレベル、▲
▼がロウレベルなのでQ14がカットオフ、Q15がオンとな
り、トランジスタQ13,Q15を介して、データ線▲▼
の電荷が放電され電位が低下する。時刻t2の時点では、
前述のようにデータ線DLの電位V1は0.9VCC,▲▼の
電位は0.95VCCであり、データ線DLの方がデータ線▲
▼より電位が低い状態である。そこでQ13,Q15による
データ線▲▼の放電時間を充分にとることで、この
関係を逆転させ、データ線DLの方がデータ線▲▼よ
り高い電位となった時点（時刻t3）でφSAをロウレベル
に立ち下げる。（φSAは第５図におけるクロック発生器
５で発生。）φSAがロウレベルになると、トランジスタ
Q1,Q2からなる感知増幅器が動作し、最終的には、DL
は、ハイレベル（電位は約V1）▲▼はローレベル
（0V）となる。この時φW1がハイレベルのままなのでメ
モリセルのノードMC1の電位もDLと同じ約V1となる。最
後に、時刻t4においてφW,φDTがローレベル、φSA,φ
Ｐがハイレベルとなり、全ての動作が完了する。結果的
に、選択されたメモリセルのノードMC1には、電位V
1（ハイレベルデータ“1"に相当）が残ることになり、
データレジスタのデータ“1"（DRがハイレベル）が転送
できたことになる。
イレベル（電位はVCC＋VT,ただし、VTはMOSトランジス
タのしきい値電圧）であり、データ線DLと▲▼はト
ランジスタQ3,Q4,Q5によりVCCレベルまで予備充電さ
れ、ダミーセルのノードDC2はトランジスタQ11を通して
0Vにリセットされる。このときφW,φDTはローレベル
（0V），φSAはハイレベル（VCC），φDRはローレベル
（0V）である。時刻t1にφＷがハイレベル（VCC＋VT）
に立ち上がり、同時にφＰがローレベル（0V）にリセッ
トされる。φW,φＰの各クロックは、第５図に示すよう
に外部信号として与えられる基本クロック▲▼か
ら第５図で、タイミング発生器1,2で発生されるそれぞ
れ逆相の信号Ａとをもとに、クロック発生器3,6によ
り発生される。ここでは、第４図の行デコーダによりφ
W1と▲▼が選択された場合を想定しているので、
φW2とφDWはローレベルのままでφW1と▲▼がφ
Ｗに同期してハイレベルとなる。ここで、φW1により選
択されたメモリセルのコンデンサC1に予め電源電圧分の
電荷が蓄積されており、ノードMC1が0Vであるとする
（すなわちデータ“0"が記憶されている。）。φW1と▲
▼がハイレベルになることで、トランジスタQ6と
Q10がオン状態となり、コンデンサC1とコンデンサC4に
蓄積されていた電荷がそれぞれDLと▲▼に転送され
る。ここでコンデンサC1,C4,データ線の浮遊容量（CBと
する）をそれぞれC1＝CS,C4＝1/2・CS,CB＝9CSとする
と、電荷転送によりDL（MC1）および▲▼（DC2）の
電気、V1,V2は、それぞれ となり、DL,▲▼の電位がそれぞれ低下するととも
にその間にVCC×0.05の電位差が生ずることになる。こ
こで、φSAがローレベルとなり、トランジスタQ1,Q2か
らなる感知増幅器が動作すれば通常の読み出し動作とな
るわけであるが、ここでは、SAMのデータレジスタのデ
ータをメモリセルへ転送するために、感知増幅器を働か
す前に時刻t2においてノードφDTをハイレベルに立ち上
がる。この通常の読み出しとデータ転送の区別は、外部
制御信号▲▼により行なわれる。第５図におけるゲ
ート７により▲▼がロウレベルの時には、クロック
発生器４の出力ＢがφDTとして出力され、▲▼がハ
イレベルの時にはφDTはロウレベルのままであり、デー
タ転送は行なわない。ここで、ノードφDRはローレベル
固定となっており、データレジスタのノードDR,▲
▼には、予め書き込まれたデータが保持されている。
今、ノードDRがハイレベル（VCC−VT），▲▼がロ
ウレベル（0V）であった場合を想定し、この場合の動作
を考える。時刻t2にφDTがハイレベルとなりトランジス
タQ12とQ13がオン状態になるとDRがハイレベル、▲
▼がロウレベルなのでQ14がカットオフ、Q15がオンとな
り、トランジスタQ13,Q15を介して、データ線▲▼
の電荷が放電され電位が低下する。時刻t2の時点では、
前述のようにデータ線DLの電位V1は0.9VCC,▲▼の
電位は0.95VCCであり、データ線DLの方がデータ線▲
▼より電位が低い状態である。そこでQ13,Q15による
データ線▲▼の放電時間を充分にとることで、この
関係を逆転させ、データ線DLの方がデータ線▲▼よ
り高い電位となった時点（時刻t3）でφSAをロウレベル
に立ち下げる。（φSAは第５図におけるクロック発生器
５で発生。）φSAがロウレベルになると、トランジスタ
Q1,Q2からなる感知増幅器が動作し、最終的には、DL
は、ハイレベル（電位は約V1）▲▼はローレベル
（0V）となる。この時φW1がハイレベルのままなのでメ
モリセルのノードMC1の電位もDLと同じ約V1となる。最
後に、時刻t4においてφW,φDTがローレベル、φSA,φ
Ｐがハイレベルとなり、全ての動作が完了する。結果的
に、選択されたメモリセルのノードMC1には、電位V
1（ハイレベルデータ“1"に相当）が残ることになり、
データレジスタのデータ“1"（DRがハイレベル）が転送
できたことになる。
なお、上記の説明では、選択されたメモリセルに予め
データ“0"が記憶されておりデータレジスタからデータ
“1"が転送される場合について例示したが、この他の組
立ての場合についてもV1,V2の値および感知増幅後のDL,
▲▼の電位が異なることを除けば上記の説明の動作
と同じである。
データ“0"が記憶されておりデータレジスタからデータ
“1"が転送される場合について例示したが、この他の組
立ての場合についてもV1,V2の値および感知増幅後のDL,
▲▼の電位が異なることを除けば上記の説明の動作
と同じである。
発明が解決しようとする課題 上記のような従来の回路及び方式では、前述の従来例
の動作説明で示したように、データ転送前にメモリセル
に記憶されていた電荷がいったんデータ線上に転送され
た状態となってからデータ転送信号φDTがハイレベルと
なってデータレジスタからの転送が始まる。従って、デ
ータ転送開始前に、データ線DLと▲▼の間に電位差
が生じてしまうという第一の不都合および、データ“1"
を転送した場合にメモリセルに充分なハイレベルが転送
できないという第二の不都合が生ずる。すなわち、第一
の不都合については、DLと▲▼の間に電位差がある
ため、第６図の例のように、これを打ち消して正しいデ
ータを転送するためにφDTがハイレベルとなってからφ
SAが活性化するまでの間に余分な時間が必要となるこ
と、第６図の例のようにDL,▲▼ともにVCCより電位
が低くなる（V1,V2＜VCC）場合には、感知増幅器が動作
する際のハイレベル側のデータ線の電位がVCCより低く
なり、感知増幅器を構成するトランジスタQ1,Q2の間に
生ずるgm（相互コンダクタンス）の差が小さくなり、ひ
いては感知増幅器の感度が低下し誤動作の可能性が高く
なること等の問題が生ずる。また、第二の不都合につい
ては、データ転送の結果、メモリセルに蓄積されたハイ
レベルがVCCより低い電位となるために、データの保持
時間や放射線に対する耐性が劣化するという問題が生ず
る。
の動作説明で示したように、データ転送前にメモリセル
に記憶されていた電荷がいったんデータ線上に転送され
た状態となってからデータ転送信号φDTがハイレベルと
なってデータレジスタからの転送が始まる。従って、デ
ータ転送開始前に、データ線DLと▲▼の間に電位差
が生じてしまうという第一の不都合および、データ“1"
を転送した場合にメモリセルに充分なハイレベルが転送
できないという第二の不都合が生ずる。すなわち、第一
の不都合については、DLと▲▼の間に電位差がある
ため、第６図の例のように、これを打ち消して正しいデ
ータを転送するためにφDTがハイレベルとなってからφ
SAが活性化するまでの間に余分な時間が必要となるこ
と、第６図の例のようにDL,▲▼ともにVCCより電位
が低くなる（V1,V2＜VCC）場合には、感知増幅器が動作
する際のハイレベル側のデータ線の電位がVCCより低く
なり、感知増幅器を構成するトランジスタQ1,Q2の間に
生ずるgm（相互コンダクタンス）の差が小さくなり、ひ
いては感知増幅器の感度が低下し誤動作の可能性が高く
なること等の問題が生ずる。また、第二の不都合につい
ては、データ転送の結果、メモリセルに蓄積されたハイ
レベルがVCCより低い電位となるために、データの保持
時間や放射線に対する耐性が劣化するという問題が生ず
る。
このように、従来の半導体メモリ装置の回路方式で
は、デュアルポートメモリに例示される、データレジス
タとメモリセルの間のデータ転送動作において、高速
化，安定な動作の実現、高信頼性化に関してそれぞれ障
害が発生するという問題点があった。
は、デュアルポートメモリに例示される、データレジス
タとメモリセルの間のデータ転送動作において、高速
化，安定な動作の実現、高信頼性化に関してそれぞれ障
害が発生するという問題点があった。
本発明は、上記従来の問題点を解消するもので、デュ
アルポート構成への展開等に際しても、高速かつ安定な
動作が可能で、しかも高い信頼性を有する半導体メモリ
装置を提供することを目的とする。
アルポート構成への展開等に際しても、高速かつ安定な
動作が可能で、しかも高い信頼性を有する半導体メモリ
装置を提供することを目的とする。
課題を解決するための手段 本発明は、行及び列の形でマトリクス状に配列された
複数個のメモリセルと、前記メモリセルマトリクスの各
列に設けられて、関連する行及び列の各メモリセルに接
続されたデータ線を有する感知増幅器と、行選択信号を
与えるためのアドレス入力手段と、前記行選択信号の活
性時に前記メモリセルと前記データ線との間でデータ転
送を行なう手段と、前記感知増幅器の不活性時に前記デ
ータ線を予備充電する手段とを有してなり、前記データ
線の予備充電の終了時刻を外部からの制御信号により前
記行選択信号が活性化する以前または活性化後に切り換
える手段を有することを特徴とする半導体メモリ装置で
ある。
複数個のメモリセルと、前記メモリセルマトリクスの各
列に設けられて、関連する行及び列の各メモリセルに接
続されたデータ線を有する感知増幅器と、行選択信号を
与えるためのアドレス入力手段と、前記行選択信号の活
性時に前記メモリセルと前記データ線との間でデータ転
送を行なう手段と、前記感知増幅器の不活性時に前記デ
ータ線を予備充電する手段とを有してなり、前記データ
線の予備充電の終了時刻を外部からの制御信号により前
記行選択信号が活性化する以前または活性化後に切り換
える手段を有することを特徴とする半導体メモリ装置で
ある。
作用 上記の本発明によれば、外部からの制御信号によりデ
ータ線の予備充電の終了時刻をコントロールすることで
デュアルポートメモリのデータレジスタからメモリセル
へのデータ転送のような場合に、データ転送開始前のデ
ータ線電位のアンバランスおよび電位低下が解消し、高
速かつ安定な動作が可能となり、高い信頼性を有するメ
モリ装置が実現できる。
ータ線の予備充電の終了時刻をコントロールすることで
デュアルポートメモリのデータレジスタからメモリセル
へのデータ転送のような場合に、データ転送開始前のデ
ータ線電位のアンバランスおよび電位低下が解消し、高
速かつ安定な動作が可能となり、高い信頼性を有するメ
モリ装置が実現できる。
実施例 第１図は、本発明の実施例の回路図を、従来例と同じ
く、デュアルポート構成の半導体メモリ装置を例にと
り、そのメモリセル，感知増幅器，データレジスタ，デ
ータ転送回路について示している。第２図は、第１図の
回路を駆動するためのクロック信号発生回路のブロック
図、第３図は、第１図及び第２図の回路図における各ノ
ードの波形を模式的に示したものである。
く、デュアルポート構成の半導体メモリ装置を例にと
り、そのメモリセル，感知増幅器，データレジスタ，デ
ータ転送回路について示している。第２図は、第１図の
回路を駆動するためのクロック信号発生回路のブロック
図、第３図は、第１図及び第２図の回路図における各ノ
ードの波形を模式的に示したものである。
第１図では、データ線の予備充電用トランジスタQ3,Q
4,Q5のゲート電極に接続される信号がφＰ′となってい
る以外は全て第４図の従来例と同一である。同様に第２
図についてもクロックφＰ′の発生器およびφＰ′のリ
セット信号を発生するためのインバータ8,トランジスタ
Q16,Q17が付加されている以外は、従来例の第５図と同
一である。第２図の回路によりφＰ′のリセット（立ち
下がり）のタイミングは次のように制御される。第３図
に示すように、データ転送モード制御信号▲▼がロ
ウレベル（SAMからRAMへのデータ転送時）の時には、φ
Ｐ′はデータ転送クロックφDTの立ち上がり時にリセッ
トされ、▲▼がハイレベル（通常のRAMからの読み
出し、または書き込み時第３図では破線で表示。）の時
には、φＰ′は行選択信号発生クロックφＷの立ち上が
り時にリセットされる。すなわち、SAMからRAMへのデー
タ転送（第１図のデータレジスタからメモリセルへのデ
ータ転送）時には、行選択信号が活性状態すなわちハイ
レベルとなっても、φＰ′がハイレベルのまま保持され
ており、第１図，第３図の場合には、φW1により選択さ
れたメモリセルのノードMC1及びダミーセルのノードDC2
は、それ以前のメモリセルの状態（データ“1"が入って
いたか“0"が入っていたか）に無関係に、いったん、V
CCレベルになる（第３図において、V1′＝V2′＝
VCC）。このように、データ転送時には、データ線予備
充電信号φＰ′のリセットをφＷでなくφDTで行なうこ
とで、データ転送開始以前に、選択されたメモリセル・
ダミーセル・データ線の電位を全てVCCレベルとする。
これにより従来の回路で生じていたデータ転送開始時の
DL,▲▼間の電位アンバランスおよびデータ転送後
のハイレベル低下を解消することができる。
4,Q5のゲート電極に接続される信号がφＰ′となってい
る以外は全て第４図の従来例と同一である。同様に第２
図についてもクロックφＰ′の発生器およびφＰ′のリ
セット信号を発生するためのインバータ8,トランジスタ
Q16,Q17が付加されている以外は、従来例の第５図と同
一である。第２図の回路によりφＰ′のリセット（立ち
下がり）のタイミングは次のように制御される。第３図
に示すように、データ転送モード制御信号▲▼がロ
ウレベル（SAMからRAMへのデータ転送時）の時には、φ
Ｐ′はデータ転送クロックφDTの立ち上がり時にリセッ
トされ、▲▼がハイレベル（通常のRAMからの読み
出し、または書き込み時第３図では破線で表示。）の時
には、φＰ′は行選択信号発生クロックφＷの立ち上が
り時にリセットされる。すなわち、SAMからRAMへのデー
タ転送（第１図のデータレジスタからメモリセルへのデ
ータ転送）時には、行選択信号が活性状態すなわちハイ
レベルとなっても、φＰ′がハイレベルのまま保持され
ており、第１図，第３図の場合には、φW1により選択さ
れたメモリセルのノードMC1及びダミーセルのノードDC2
は、それ以前のメモリセルの状態（データ“1"が入って
いたか“0"が入っていたか）に無関係に、いったん、V
CCレベルになる（第３図において、V1′＝V2′＝
VCC）。このように、データ転送時には、データ線予備
充電信号φＰ′のリセットをφＷでなくφDTで行なうこ
とで、データ転送開始以前に、選択されたメモリセル・
ダミーセル・データ線の電位を全てVCCレベルとする。
これにより従来の回路で生じていたデータ転送開始時の
DL,▲▼間の電位アンバランスおよびデータ転送後
のハイレベル低下を解消することができる。
第１図〜第３図では、Ｎチャネルトランジスタのみを
用いた回路でアクティブリストア回路のない場合でしか
もデータ線の予備充電電位が電源電圧に等しい場合につ
いて実施例を示したが、CMOSを用いた場合、アクティブ
リストア回路のある場合、データ線の予備充電電位がV
CC/2の場合等についても、データ転送前のデータ線アン
バランスおよびそれに起因する感知増幅器の感度低下に
ついても、実施例により解消が可能である。
用いた回路でアクティブリストア回路のない場合でしか
もデータ線の予備充電電位が電源電圧に等しい場合につ
いて実施例を示したが、CMOSを用いた場合、アクティブ
リストア回路のある場合、データ線の予備充電電位がV
CC/2の場合等についても、データ転送前のデータ線アン
バランスおよびそれに起因する感知増幅器の感度低下に
ついても、実施例により解消が可能である。
発明の効果 本発明のメモリ装置によると、外部からの制御信号に
より、データ線の予備充電終了のタイミングを行選択信
号活性化の前と後で選択できるようにしたので、デュア
ルポート構成のメモリ等でのデータレジスタからメモリ
セルへのデータ転送の際に生ずる、データ線のアンバラ
ンスや転送データのハイレベル低下等の問題を容易に解
消でき、これにより、高機能でありながら、高速で安定
な動作が可能で高い信頼性を有するメモリ装置を得るこ
とができ、その実用的効果は大きい。
より、データ線の予備充電終了のタイミングを行選択信
号活性化の前と後で選択できるようにしたので、デュア
ルポート構成のメモリ等でのデータレジスタからメモリ
セルへのデータ転送の際に生ずる、データ線のアンバラ
ンスや転送データのハイレベル低下等の問題を容易に解
消でき、これにより、高機能でありながら、高速で安定
な動作が可能で高い信頼性を有するメモリ装置を得るこ
とができ、その実用的効果は大きい。
第１図は本発明の実施例におけるメモリ装置の回路図、
第２図は第１図の回路を駆動するクロックを発生する回
路のブロック図、第３図は第１図，第２図の各ノードの
波形図、第４図は従来例の半導体メモリ装置の回路図、
第５図は第４図の回路を駆動するクロックを発生する回
路のブロック図、第６図は第４図，第５図の各ノードの
波形図である。 Q1〜Q17……MOSトランジスタ、C1〜C4……コンデンサ、
１〜９……回路ブロック、φSA,φＰ′，φP,φW,φW1,
φW2,φDW,▲，φDT,φDR,DL,▲▼,DR▲
▼,MC1,MC2,DC1,DC2,A,,B,C,▲▼，▲▼…
…回路ノード。
第２図は第１図の回路を駆動するクロックを発生する回
路のブロック図、第３図は第１図，第２図の各ノードの
波形図、第４図は従来例の半導体メモリ装置の回路図、
第５図は第４図の回路を駆動するクロックを発生する回
路のブロック図、第６図は第４図，第５図の各ノードの
波形図である。 Q1〜Q17……MOSトランジスタ、C1〜C4……コンデンサ、
１〜９……回路ブロック、φSA,φＰ′，φP,φW,φW1,
φW2,φDW,▲，φDT,φDR,DL,▲▼,DR▲
▼,MC1,MC2,DC1,DC2,A,,B,C,▲▼，▲▼…
…回路ノード。
Claims (1)
- 【請求項１】行及び列の形でマトリクス状に配列された
複数個のメモリセルと、前記メモリセルの各列に設けら
れており関連する行及び列の各メモリセルに接続された
データ線を有する感知増幅器と、行選択信号を与えるた
めのアドレス入力手段と、前記行選択信号の活性時に前
記メモリセルと前記データ線との間でデータ転送を行う
第一のデータ転送手段と、前記感知増幅器の不活性時に
前記データ線を予備充電する手段と、前記メモリセルの
各列に対応して設けられたデータレジスタと、前記デー
タレジスタから前記データ線へデータの転送を行なう第
二のデータ転送手段と、前記第二のデータ転送手段を制
御するための外部からのデータ転送制御信号入力手段と
を有してなり、 前記データ線の予備充電を、前記外部からのデータ転送
制御信号が非活性の時は、前記行選択信号が活性化する
前に終了し、また、前記外部からのデータ転送制御信号
が活性化されている時は、前記行選択信号が活性化した
後に終了するように選択できる切り換え手段を有するこ
とを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031255A JP2537948B2 (ja) | 1988-02-12 | 1988-02-12 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031255A JP2537948B2 (ja) | 1988-02-12 | 1988-02-12 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205787A JPH01205787A (ja) | 1989-08-18 |
| JP2537948B2 true JP2537948B2 (ja) | 1996-09-25 |
Family
ID=12326248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031255A Expired - Fee Related JP2537948B2 (ja) | 1988-02-12 | 1988-02-12 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537948B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248936A (en) * | 1975-10-17 | 1977-04-19 | Hitachi Ltd | Memory surrounding circuit |
-
1988
- 1988-02-12 JP JP63031255A patent/JP2537948B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205787A (ja) | 1989-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |