JPH0664908B2 - ランダムアクセス型メモリ装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、大規模集積化されたMOS型半導体装置に組み
込まれたランダムアクセス型メモリ装置に関するもので
ある。

従来の技術 近年、半導体集積回路の大規模化に伴い、MOS型半導体
メモリ装置も高集積化，大容量化の一途をたどってい
る。その際、単一トランジスタメモリセルを有するダイ
ナミック型ランダムアクセスメモリが高集積化に有利で
ビット当りのコストが低いなどの理由から数多く用いら
れてきた。

一般に、単一トランジスタメモリセルを用いたダイナミ
ック型ランダムアクセスメモリの場合、メモリセルは電
荷を蓄積記憶する一つのコンデンサと、蓄積された電荷
をデータ線に転送するための一つのトランジスタからな
る。ここで、メモリセルに記憶された“1"または“0"の
情報の読み出しは、メモリセルからデータ線に転送され
た電荷により生ずるデータ線の電位変化を感知増幅器に
より増幅し、さらにこの感知増幅器の出力信号を出力回
路に伝達することで行なわれる。ところで、メモリ装置
の高集積化を実現するために一つのデータ線が複数のメ
モリセルに共用されており、一般にデータ線の浮遊容量
は、メモリセルの容量に比して10倍ないし20倍という大
きなものとなり、メモリセルからの電荷転送によりデー
タ線に現われる電位変化は電源電圧の１／10〜１／20と
いう微小なものとなる。以上の理由からデータ線に現わ
れる微小な信号を高感度かつ高速で感知増幅すること
が、ダイナミック型ランダムアクセスメモリの高性能化
のための必須事項となってきた。

以下に、従来のダイナミック型ランダムアクセスメモリ
のデータ読み出し方式について説明する。

第３図は、従来の単一トランジスタメモリセルを有する
ダイナミック型ランダムアクセスメモリ装置のメモリセ
ルと感知増幅回路の一例をＮチャンネルMOSの場合につ
いて示すものであり、第４図は、第３図の回路における
各ノードの波形を模式的に示している。

第３図でVccは正電圧の電源で、トランジスタＱ_１,Q_２,
Q_３による差動増幅器と一対のデータ線DL,▲▼とに
より感知増幅器が構成され、一方のデータ線LDにトラン
ジスタＱ_９およびコンデンサＣ_１により構成されるメモ
リセルとトランジスタＱ_{１ １},Q_{１ ３}およびコンデンサＣ
_３より構成されるダミーセルとが接続され、同様に他方
のデータ線▲▼にトランジスタＱ_{１ ０}およびコンデ
ンサＣ_２からなるメモリセルと、トランジスタＱ_{１ ２},Q
_{１ ４}およびコンデンサＣ_４からなるダミーセルとが接続
される。（一般に、１本のデータ線には、複数個のメモ
リセルが接続されるが、ここでは簡単のため、１個のメ
モリセルのみ示した。

但し、ダミーセルは１本のデータ線につき１個だけが接
続される。また、ダミーセルのコンデンサＣ_３,C_４の各
容量は、メモリセルのコンデンサＣ_１,C_２のそれぞれの
１／２である。） トランジスタＱ_４,Q_５,Q_６は、データ線DLと同▲▼
との各予備充電および平衡化用であり、トランジスタＱ
_７,Q_８は、各データバス線DIO,▲▼と各データ線
DL,▲▼との間でデータを転送するためのゲートで
ある。通常、第３図の回路がメモリセルマトリクスの一
列に対応し、これを複数列組み合わせることでメモリセ
ルマトリクスが構成される。

第３図に示した構成におけるノードφ_１，φ_２，φ_３，
φ_WL,φ_WR,φ_DWR,φ_DWL,φ_４には、第４図のタイミング
図に示すような各クロック信号がそれぞれ対応して印加
され、φ_１は感知増幅器駆動用クロック、φ_２はデータ
線DL,▲▼の予備充電用クロック、φ_３はダミーセ
ルのリセット用クロックである。また、ノードφ_WL,φ
_WR,φ_DWL,φ_DWRには、アドレス入力に対応して発生する
行選択器１からの信号が印加される。このとき、例え
ば、ノードφ_WLが選択されて行選択信号が印加された場
合、ノードφ_DWLとノードφ_WRは不活性状態、すなわち0
Vとなり、ノードφ_DWRにノードφ_WLと同一の行選択信号
が印加される。すなわち、一対のデータ線DLと▲▼
のいずれか片方において１個のメモリセルが選択され、
他方においてダミーセルが選択される。第４図に従って
第３図の従来のダイナミック型ランダムアクセスメモリ
回路例の動作を説明すると次のようになる。まず、時刻
ｔ_１以前においてノードφ_２と同φ_３とがハイレベル
（φ_２はVcc＋V_T,φ_３はVccレベル）であり、データ線D
Lと同▲▼とは、それぞれ、トランジスタＱ_４,Q_５,
Q_６を通してVccレベルまで予備充電され、ダミーセルの
ノードDCLと同DCRとは、それぞれ、トランジスタ
Ｑ_{１ ３},Q_{１ ４}を通して0Vにリセットされる。時刻ｔ_１に
ノードφ_２と同φ_３がローレベル（0V）となった後、時
刻ｔ_２に行選択器１へのワード選択信号φ_Ｗの入力によ
り、行選択信号がハイレベル（Vcc＋V_T）に立ち上が
る。

ここではノードφ_WLと同φ_DWRが選択された場合を想定
しているので、ノードφ_DWLと同φ_WRは、0Vのままで、
クロックφ_WLとクロックφ_DWRがハイレベルとなる。こ
こで、クロックφ_WLによって選択されたメモリセルのコ
ンデンサＣ_１は、予め電源電圧分の電荷が蓄積されてお
り、ノードMCLが0Vである（すなわちデータ“0"が記憶
されている。）とする。

クロックφ_WLと同φ_DWRがハイレベルになることで、ト
ランジスタＱ_９と同Ｑ_{１ ２}が導通し、コンデンサＣ_１と
コンデンサＣ_４に蓄積されていた電荷がそれぞれデータ
線DLと同▲▼に転送される。ここで、前述のよう
に、ダミーセルのコンデンサ容量がメモリセルの１／２
であることからメモリセルのコンデンサＣ_１とダミーセ
ルのコンデンサＣ_４の容量値をそれぞれＣ_１＝Cs,C_４＝
Cs／２、また、データ線DLと同▲▼の浮遊容量をC_B
とし、その容量値を例えばC_B＝9C_Sとすると、第４図に
示した行選択信号φ_WLがハイレベルになった後の平衡状
態におけるデータ線▲▼の電位Ｖ_１とデータ線DLの
電位Ｖ_２はそれぞれ となり、データ線DLと同▲▼との間におよそVcc×
0.05の電位差が生ずることになる。次に、時刻ｔ_３にノ
ードφ_１がハイレベル（Vcc）となり、トランジスタＱ
_１が導通する。このとき、トランジスタＱ_２と同Ｑ_３の
ゲート電位に上述のVcc×0.05分の差があるため、トラ
ンジスタＱ_２と同Ｑ_３との各gm（相互コンダクタンス）
間に差が生じ、データ線DLと同▲▼のうち、電位の
低い方（この場合は、データ線DL）がさらに低くなる方
向に回路が動作する。このような、Ｑ_１,Q_２,Q_３からな
る感知増幅器の増幅作用により、最終的には第４図のよ
うに、データ線DLがローレベル（0V）、データ線▲
▼がハイレベル（約Ｖ_１）となり感知増幅動作が完了す
る。その後、ノードφ_４がハイレベル（Vcc＋V_T）とな
り（クロックφ_４は、アドレス入力に応じて発生する列
選択信号）データ線DLとデータバス線DIOとの間のトラ
ンジスタＱ_７およびデータ線▲▼とデータバス線▲
▼との間のトランジスタＱ_８が導通し、データの
転送が行なわれる。各データバス線DIO,▲▼は、
前述のように入出力回路に接続されており、各データバ
ス線DIO,▲▼のデータを出力回路を通して出力端
子に出力することで読み出しが行なわれ、逆に、入力端
子に与えられた信号を入力回路を通して各データバス線
DIO,▲▼に印加すれば、書き込みが行なわれる。
時刻ｔ_５において、ワード選択信号φ_Ｗがローレベルに
なることにより、行選択器１からのクロックφ_WL,
φ_DWR,およびクロックφ_１，φ_４がローレベルになり、
時刻ｔ_６においてクロックφ_２，φ_３がハイレベルとな
って次の予備充電が開始された時点で１動作周期が終了
する。

なお、上記の説明において、選択されたメモリセルに予
めデータ“1"が記憶されている場合、すなわち、コンデ
ンサＣ_１に電荷が蓄積されておらず、ノードMCLがVccレ
ベルである場合についても、データ線DLの電位Ｖ_２はＶ
_２＝Vccとなり感知増幅後のデータ線DLの電位がハイレ
ベル（〜Vcc），データ線▲▼の電位がローレベル
（0V）となることを除けば、上記の説明の動作と同様で
ある。

発明が解決しようとする問題点 上記のような従来の方式では、時刻ｔ_３にクロックφ_１
がハイレベルになって感知増幅動作が開始されてからデ
ータ線DLと同▲▼が最終レベルに到達するまでの
間、トランジスタＱ_９と同Ｑ_{１ ２}が導通状態を保つこと
になる。従って、このときのデータ線DLと同▲▼の
実効的な浮遊容量を、データ線DL側をC_BDL,データ線▲
▼側をC_{B ▲▼}とすると、 となり、感知増幅動作中において、データ線DLと同▲
▼の容量に のアンバランス（C_BDL＞C_{B ▲▼}）が生ずることにな
る。このため、予めコンデンサＣ_１にVcc分の電荷が蓄
積されており感知増幅後の一方のデータ線DLの最終電位
がローレベル、他方のデータ線▲▼の最終電位がハ
イレベルになるべき場合について、感知増幅器が誤動作
する可能性が生ずる。すなわち、感知増幅動作中におけ
るトランジスタＱ_１のインピーダンスが、トランジスタ
Ｑ_２のインピーダンスとデータ線DLの容量C_BDLの積で表
わせる時定数に比して十分小さい場合、上記の各データ
線容量C_BDLとC_{B ▲▼}との間のアンバランスにより、
データ線DLと同▲▼との各電位降下速度に差が生
じ、実際例として、データ線DLの容量C_BDLとトランジス
タＱ_２のインピーダンスとの積によって表わされる時定
数がデータ線▲▼の容量C_{B ▲▼}とトランジスタ
Ｑ_３のインピーダンスとの積によって表わされる時定数
に比して大きくなり、データ線DLの電位降下速度が遅く
なることもある。その結果、一方のデータ線DLと他方の
データ線▲▼との電位の関係が感知増幅動作の途中
で反転し、本来ローレベルになるべきデータ線DLの電位
が最終的にハイレベルとなる。従来方式におけるこのよ
うな感知増幅器の誤動作を回避するためには、トランジ
スタＱ_１のインピーダンスを十分大きくして、一方のデ
ータ線DLの容量C_BDLとトランジスタＱ_２のインピーダン
スとの積で表わせる時定数が無視し得るようにすればよ
いが、この場合、感知増幅器の動作速度を遅くすること
になり、ランダムアクセスメモリ装置の高速化に対する
障害となる。さらに、上記の容量アンバランスは、メモ
リセルのコンデンサＣ_１容量を大きくするのに伴い拡大
される方向にあるため、不用意にメモリセル容量を大き
くできない。これはランダムアクセスメモリのデータ保
持時間および放射線（α線）に対する耐性の確保などの
高信頼性化に対する障害となる。

このように、従来のダイナミック型ランダムアクセスメ
モリのデータ読み出し方式においては、感知増幅器に結
合される一対のデータ線の容量アンバランスに起因する
誤動作を回避する必要性から、高速化，高信頼性化にお
ける限界が生ずるという問題点があった。

本発明は、上記従来の問題点を解消するもので、メモリ
セルからのデータ読み出し方式の不具合に起因する高
速，高信頼性化に対する制限のないランダムアクセスメ
モリ装置を提供することを目的とする。

問題点を解決するための手段 本発明は、行及び列の形でマトリクス状に配列された複
数個のメモリセルと、前記メモリセルの各列に設けられ
ており関連する行及び列の各メモリセルに接続されたデ
ータ線を有する感知増幅器と、行選択信号と列選択信号
を与えるためのアドレス入力手段と、前記列選択信号に
応答して選択された列に関連する感知増幅器の信号をデ
ータ出力端子に読み出す手段と、書き込み信号に応答し
て前記列選択信号により選択された列に関連する感知増
幅器のデータ線に入力端子のデータを書き込む手段と、
前記行選択信号の活性時に前記メモリセルと前記データ
線との間でデータの転送を行なう手段とを有してなり、
前記行選択信号を、前記感知増幅器の増幅動作開始時に
一時的に不活性状態とする信号間欠手段とをそなえたこ
とを特徴とするランダムアクセス型メモリ装置である。

作用 上記の本発明によれば、ダイナミック型ランダムアクセ
スメモリのメモリセルからのデータ読み出し用感知増幅
器における容量アンバランスが解消し、高速で、しかも
安定な感知増幅動作が可能となり、高速で高信頼性を有
するランダムアクセスメモリ装置を提供するところとな
る。

実施例 第１図は本発明の実施例回路構成図であり、また、第２
図は同実施例回路における単一トランジスタメモリセル
を有するダイナミック型ランダムアクセスメモリ装置の
メモリセルと感知増幅回路の各ノードの波形を示すタイ
ミング図である。

第１図に示す実施例回路では、第３図に示した従来の回
路にトランジスタＱ_{１ ５}〜Ｑ_{２ ２}によるゲート回路を設
けて、ワード選択信号φ_Ｗをクロックφ_１，φ_２および
列選択用クロックφ_４の各タイミングで制限して、間欠
信号φ_Ｗ′に変換し、この間欠信号φ_Ｗ′を行選択器１
へ入力するように構成されている。すなわち、この実施
例回路を第２図のタイミング図でみると、時刻ｔ_１でク
ロックφ_２がハイレベル、クロックφ_１がローレベルな
ので、ノードＮ_１がハイレベル（Vcc＋V_T）、ノードＮ
_２がローレベル（0V）となり、トランジスタＱ_{１ ５}が導
通、トランジスタＱ_{１ ９}が非導通状態となる。このと
き、ワード選択信号φ_Ｗはローレベルであるから、その
変換信号φ_Ｗ′もローレベルである。次に、時刻ｔ_２で
ワード選択信号φ_Ｗがハイレベル立ち上がると、トラン
ジスタＱ_{１ ５}を通じて、変換信号φ_Ｗ′もハイレベルと
なり、行選択器１で選択されたワード信号φ_WL′とダミ
ーワード信号φ_DWR′とがそれぞれハイレベルとなる。
このとき、ノードＮ_１は、トランジスタＱ_{１ ５}のゲート
容量によるブートストラップ効果により、（Vcc＋2V_T）
以上のレベルまで昇圧されるため、変換信号φ_Ｗ′のハ
イレベルはワード選択信号φ_Ｗのハイレベル（Vcc＋
V_T）と同等になる。時刻ｔ_３では、クロックφ_１がハイ
レベルとなり、ノードＮ_１がローレベル、ノードＮ_２が
ハイレベルとなる。その結果、トランジスタＱ_{１ ５}が非
導通、トランジスタＱ_{１ ９}が導通となり、変換信号
φ_Ｗ′は列選択用クロックφ_４と同レベル、すなわち、
ローレベルとなる。ついで、時刻ｔ_４でクロックφ_４が
ハイレベルとなると、トランジスタＱ_{１ ９}が導通、トラ
ンジスタＱ_{１ ５}が非導通になり、変換信号φ_Ｗ′はクロ
ックφ_４と同じハイレベルとなる。さらに、時刻ｔ_５で
クロックφ_４がローレベルになると、変換信号φ_Ｗ′も
ローレベルとなる。そして、クロックφ_２がハイレベル
になる時刻ｔ_６のタイミングで、時刻ｔ_１の状態が再現
される。

以上に詳しくみたように、本発明の実施例回路では、第
４図に示した従来のクロック波形において、行選択信号
φ_WLとφ_DWRが時刻ｔ_２からｔ_５の間活性状態であった
のに比して、行選択信号φ_WL′とφ_DWR′が時刻ｔ_２か
らｔ_５の間一定レベルではなく感知動作器の動作中、す
なわち、クロックφ_１がハイレベルに立ち上がる時刻ｔ
_３からクロックφ_４がハイレベルに立ち上がる時刻ｔ_４
までの間一時的に不活性状態（ローレベル,0V）となっ
ている。このような間欠的な波形を行選択信号として印
加することで感知増幅器の動作中においてトランジスタ
Ｑ_９と同Ｑ_{１ ２}がしゃ断状態となり、各データ線、DL,
▲▼とメモリセルおよびダミーセルは完全に分離さ
れることになる。そして、感知増幅が終了してデータ線
のレベルが最終レベルに達した後、列選択用のクロック
信号φ_４のハイレベルへの立ち上がりに同期して再び行
選択信号が活性状態となり、メモリセルへのデータの再
書き込みが行なわれる。このとき、ダミーセルへのデー
タ再書き込みは行なう必要がないので、第２図に示した
φ_DWRの２回目の活性化（φ_４同期した立ち上げ）は行
なわなくてもよい。

以上のように、本実施例によれば、感知増幅器の動作中
はメモリセルとダミーセルがデータ線から切り離される
ため、従来方式で生じたデータ線DLと同▲▼との間
での容量アンバランスは解消し、その結果、データ線の
容量アンバランスに起因する感知増幅器の誤動作を考慮
する必要が全く無くなり、感知増幅器の高速化およびメ
モリセルのコンデンサ容量の拡大に対する制限が無くな
る。

発明の効果 本発明のランダムアクセスメモリ装置はメモリセルから
データを読み出す際の感知増幅器の動作中において、一
時的に行選択信号を不活性状態にすることで、感知増幅
動作に対するメモリセル容量の影響を完全に切り離した
ものであり、これにより高速で安定なメモリセルデータ
の読み出し方式が容易に実現でき、高速でかつ高信頼性
を有するランダムアクセスメモリ装置を得ることがで
き、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明実施例の単一トランジスタ型メモリセル
を有するダイナミック型ランダムアクセスメモリ装置の
メモリセルと感知増幅器の回路図、第２図は同実施例回
路における各ノードのタイミング波形図、第３図は従来
例回路図、第４図は同従来例回路における各ノードのタ
イミング波形図である。 Ｑ_１〜Ｑ_{２ ２}……MOSトランジスタ、Ｃ_１〜Ｃ_４……コ
ンデンサ、１……行選択器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】行及び列の形でマトリクス状に配列された
   複数個のメモリセルと、前記メモリセルの各列に設けら
   れており関連する行及び列の各メモリセルに接続された
   データ線を有する感知増幅器と、行選択信号と列選択信
   号を与えるためのアドレス入力手段と、前記列選択信号
   に応答して選択された列に関連する前記感知増幅器の信
   号をデータ出力端子に読み出す手段と、書き込み信号に
   応答して前記列選択信号により選択された列に関連する
   前記感知増幅器のデータ線に入力端子のデータを書き込
   む手段と、前記行選択信号の活性時に前記メモリセルと
   前記データ線との間でデータの転送を行なう手段とを有
   してなり、前記行選択信号を、前記感知増幅器の増幅動
   作開始時に一時的に不活性状態にするための信号間欠手
   段とをそなえたことを特徴とするランダムアクセス型メ
   モリ装置。