JPH04501631A - センシング及びリフレッシングを改善したダイナミックランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 センシング及びリフレッシングを改善したダイナミックランダムアクセスメモリ 発明の背景 １、技術分野 本発明はダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関し、より詳細に はセンシング及びリフレッシング回路に関する。

２、従来技術の説明 ＤＲＡＭはメモリ記憶装置として広く使用されている。

一つのトランジスタメモリ記憶セルＤＲＡＭにおいて、データは記憶トランジス タを介して記憶キャパシタのビット線上に読み込み及び読み取りされる。ワード 線が記憶トランジスタのゲートをオンとしてデータの読み込み及び読み取りを行 う。各ビット線にこのような複数個のセルが取りつけられている。

Ｄ　ＲＡ　Ｍのメモリ記憶容量が増大するにつれ、記憶キャパシタは次第に小型 となり１本のビット線に取りつけられるトランジスタメモリセル数が増加するよ うになった。従って、一層敏感なセンスアンプ及び付随するりフレッシング回路 に対するニーズが生じた。

例えば、米国特許第４，８１１，３０２号では同時に作動してセンシング感度を 向上させる一対のセンスアンプが使用されている。さらに、動作中、ビット線の 半分だけがセンスアンプに接続されてビット線の容量をさらに低減させる。

しかしながら、ＤＲＡＭチップの寸法、特にチップ長を短縮させるセンス及びリ フレッシュ回路の開発に対するニーズがある。

発明の要約 正確なセンス及びリフレッシュ動作を行いながらＤＲＡＭチップの寸法を著しく 短縮するセンス及びリフレッシュ回路を提供することが本発明の目的である。

二対のクロスカップルセンスアンプ−トランジスタが一対のクロスカップル復元 トランジスタを共存するセンス及びリフレッシュ回路を提供することが本発明の もう一つの目的である。

センシング中にビット線の容量を低減するのが本発明のさらにもう一つの目的で ある。

本発明の前記目的を達成するために、とりわけ、本発明は、各半部がそれぞれビ ット線及び相補ビット線と呼ばれる、ビット線の電気的に平衡した２つの半部間 に取りつけられた二対のクロスカップルｎチャネルセンスアンプトランジスタを 使用している。クロスカップルｎチャネルセンスアンプトランジスタの各対間で ビット線と相補ビット線との間には一対のｐチャネル復元トランジスタが配置さ れている。さらに、ビット線と相補ビット゛線上で、一対のクロスカップルｎチ ャネルセンスアンプトランジスタとｐチャネル復元トランジスタ対との間には、 ビット線と相補ビット線の半部をさらにアイソレートするディプレッション型ア イソレートトランジスタが取りつけられている。

電気的に平衡したメモリアレイを形成するビット線もしくは関連する相補ビット 線上のメモリセルからデータをセンスする場合、データは一対のクロスカップル ｎチャネルセンスアンプトランジスタのみを使用して読み出され最初にセンスさ れる。常時オンとされているディプレッション型アイソレートトランジスタがオ フとされ、第２対のクロスカップルｎチャネルセンスアンプトランジスタをアイ ソレートしビット線及び相補ビット線の半部を切り離してビット線容量を低減す る。

初期センシングが開始すると、ディプレッション型アイソレートトランジスタは 常時オン状態となり、第２対のクロスカップルｎチャネルセンスアンプトランジ スタがビット線と相補ビット線間の電圧差をセンスしてセンス動作速度をさらに 高める。

それに続くリフレッシュ動作はｐチャネル復元トランジスタ対を使用して全ビッ ト線もしくは相補ビット線を所望の電圧レベルとしメモリセルを充電できるよう にする。

図面の簡単な説明 本発明のこれら及び池の利点は図面と共に実施例の詳細説明を読めば理解される と思われ、ここに、第１図は本発明の一実施例の略図、 第２Ａ図は本発明に従ったビット線及び相補ビット線の半部からの読取り及びリ フレッシュ動作のタイミング図、 第２Ｂ図は本発明に従ったビット線及び相補ビット線の他方の半部からの読取り 及びリフレッシュ動作のタイミング図である。

実施例の詳細説明 第１図は結合してダイナミックメモリ用の複数のビット線の一つを形成するビッ ト線１０及び相補ビット線１２を示す。ビット線１０及び相補ビット線１２は電 気的に平衡し、隣接し、互いに平行である。ビット線ｌＯ及び相補ビット線１２ はそれぞれアイソレートトランジスタ１４により半分に分割されている。各アイ ソレートトランジスタ１４はディプレッション盟、常時オン、ＭＯＳトランジス タである。アイソレート信号φ３が各アイソレートトランジスタ１４をオフとす る。

等化トランジスタ１６が例えばＶ　ｃ　ｃ　／　２である電圧ｖｂをビット線１ ０及び相補ビット線１２に接続して、ビット線ｌＯと相補ビット線１２の電圧を 等化する。ビット線１０と相補ビット線１２間に接続されたトランジスタ１８が ビット線１０と相補ビット線１２の電圧をさらに等化するのを助ける。等化信号 φｌにより等化トランジスタ１６，１８がオンとされる。

メモリセルはメモリアレイ２０及び２２内でビット線ｌＯと相補ビット線１２の 各半部に分割される。両メモリアレイ２０．２２内で、各メモリセルは記憶トラ ンジスタ及び記憶キャパシタを含んでいる（各々が記憶トランジスタＭＴ１〜４ を含むメモリセルＭＣ１〜４及び記憶キャパシタ０１〜４をそれぞれ示す。）第 １図にはメモリセルＭＣＩ〜ＭＣ４を示すことによりビット線１０の各半部及び 相補ビット線１２の半部に接続された１個のメモリセルしか示されていない。こ れらのメモリセルに対してワード線アドレス信号φ２−１〜φ２−４を加えるた めのワー　ド線アドレスも記憶トランジスタのゲートに接続されている。こうし て、各記憶キャパシタ０１〜４に１データビツトを記憶することができる。

一方の半部でビット線ｌＯと相補ビット線１２との間にセンスアンプ２４が接続 されており、他方の半部でビット線１０と相補ビット線１２との間にセンスアン プ２６が接続されている。センスアンプ２４はセンスアンプトランジスタＳＡ１ ．ＳＡ２を含み、センスアンプ２６はセンスアンプトランジスタＳ　Ａ　３　ｒ 　ＳＡ　４をそれぞれ含み、それらはｎチャネルクロスカップルトランジスタで ある。センスアンプ２４のセンスアンプトランジスタＳＡＩ及びＳＡ２のクロス カップルソース領域はイネ−ブリングトランジスタ３０を介してｖＳＳに接続さ れている。センスアンプ２４のセンスアンプトランジスタＳＡ３とセンスアンプ トランジスタＳＡ４のクロスカップルソース領域はイネ−ブリングトランジスタ ３２を介してｖＳＳに接続されている。イネ−ブリングトランジスタ３０．３２ はそれぞれセンスイネーブル信号φ４゜φ５を加えることによりオンとされる。

ビット線１０と相補ビット線１２との間には１個の復元回路２８があり、それは ｐチャネルクロスカップルトランジスタである一対の復元トランジスタＲＴＩ、 ＲＴ２からなっている。各復元ｌ・ランジスタＲＴ１．ＲＴ２のクロスカップル ソース領域は復元信号φ６によりオンとされるイネ−ブリングトランジスタ３４ を介してＶｃＣに接続されている。後記するカラムセレクトトランジスタ３６が 復元回路２８とセンスアンプ２４．２６とメモリセルアレイ２０．２２との間に 配置されていない限り、復元回路２８はビット線１０及び相補ビット線１２に沿 った任意の点に配置することができる。第１図にはセンスアンプ２４とメモリセ ルアレイ２２との間に配置された復元回路２８を示す。

さらに、ビット線ｌＯと相補ビット線１２には複数個のカラムセレクトトランジ スタ３６が取りつけられており、それらはリード動作中にカラムセレクト信号φ ７によりオンとされるエンファンスメントモードＭＯ３）ランジスタである。オ ンとされると、各ビット線ｌＯ及び相補ビット線１２上のデータは入出力データ パス３８及び相補入出力データパス４０へ転送される。

次に、第２Ａ図を参照として前記回路の動作について説明する。

最初に、記憶トランジスタＭＴ１〜４、センスアンプトランジスタ５ＡＩ−３Ａ ４、復元トランジスタＲＴＩ。

ＲＴ２、カラムセレクトトランジスタ３６、イネ−ブリングトランジスタ３０， ３２、及び等化トランジスタ１６．１８はオフ状態にあり、常時オントランジス タアイソレートトランジスタ１４は常時オフ状態にある。

説明の都合上、記憶キャパシタ１は“１″レベルに充電されていてリフレッシュ を要するものとする。

リードもしくはリフレッシュ動作の開始時に、ビットＪ１１１０及び相補ビット 線１２は、等化信号φｌにより等化トランジスタ１６．１８をオンとすることに より、代表的にＶ　ｃ　ｃ　／　２である、ある電圧ｖｂに充電される。

ビット線１０及び相補ビット線１２が同じ電圧ｖｂに充電されると、等化信号φ ｌがオフとされ等化が完了する。

ワード線アドレス信号φ２−１及びアイソレート信号φ３がそれに続く。アイソ レート信号φ３はビット線ＩＯと相補ビット線１２の半部を、センスアンプ２６ を含む、各アイソレートトランジスタ１４の右へ切り離し、それによりビット線 ｌＯと相補ビット線１２のビット線容量が低減される。記憶トランジスタＭＴ’ ｌのゲートへワード線アドレス信号φ２−１を加えることにより、記憶キャパシ タＣＩに蓄えられた電荷はビット線１０上に出されてその電圧が幾分増大する。

アイソレート信号φ３がまだ加えられていてアイソレートトランジスタ１４をオ フとしている間、イネーブル信号φ４が加えられてイネ−ブリングトランジスタ ３゜がオンとされセンスアンプトランジスタＳＡＩ及びセンスアンプトランジス タＳＡ２から大地への導電径路が与えられる。ビット線ｌＯに接続されたセンス アンプトランジスタＳＡ２のゲートは相補ビット線１２に接続されたセンスアン プトランジスタＳＡＩのゲートよりも幾分大きい電圧を存するため、センスアン プトランジスタＳＡ２は導通してビット線ＩＯではなく相補ビット線１２の電圧 を低下させ始める。

これが開始されると、アイソレート信号φ３がオフとされてアイソレートトラン ジスタ１４は常時オン状態へ戻り、相補ビット線１２及びビット線１０の電圧が それぞれセンスアンプトランジスタＳＡ３．ＳＡ４のゲートへ加えられる。ビッ ト線ｌＯの電圧は相補ビット線１２の電圧よりも高いため、センスアンプトラン ジスタＳＡ４が導通し、センスアンプトランジスタＳＡ２と共に、相補ビット線 １２を迅速に大地電位とする。

ビット線ｌＯの電圧がｖｂよりも幾分低く相補ビット線１２の電圧がほぼ大地電 位に等しいため、イネ−ブリング信号φ６を加えると復元トランジスタＲＴＩ、 ＲＴ２のソースへ電圧Ｖｃｃが接続される。これにより復元トランジスタＲＴＩ を介してビット線１０が充電され、復元トランジスタＲＴＩは復元トランジスタ ＲＴ２よりもゲート電位が低いｔ：めオンとされる。これにより、記憶キャパシ タＣ１を“ｌ”レベルまで充電することができ、所望ならば、カラムセレクト信 号を加えて記憶キャパシタＣ１からのデータを入出力データバス３８上へ読み込 むことができる。

記憶キャパシタＣ３もしくはＣ４からのデータをリフレッシュして読み取る場合 の同じ動作に関するタイミングを第２Ｂ図に示す。イネ−ブリング信号φ４及び φ５のタイミングが逆となりワード線アドレス信号φ２−１もしくはφ２−２で はなくワード線アドレス信号φ２−３もしくはφ２−４の一方が使用される点を 除けば、イベントのシーケンスは同じであることをお判りいただけると思う。

現在量も実用的と思われる実施例について本発明を説明してきたが、本発明は開 示した実施例に限定されず添付する特許請求の範囲の精神及び範囲に含まれるさ まざまな修正や等価構成をカバーするものとする。

１゜ Ｆ／Ｇ、２Ａ グ６ Ｆ　／　６．２Ｅ１ 国際調査報告 ｌＡＩｍＬＬＩａ＋ｎ−＾６＠Ｌ（・畷＠＾””ＰＣ’ｒ／υ５９０１０３８０ ０国際調査報告 ＴｈｉＩｍｎｎｅｘｌｉｔｔｌ＋ｈｅｐｓ＋ｎ＋＋ｌａｍ小ｍｚｍｂｅｒｓｕｌ ＊むｎ＠ｔｏｔｈｅｐｍ＋ｅｍｄｅｃｕｍｅｎｕｃ＋＋＋ｄ香{ｂｃｍｅ＋ぐ− ９ぐ１ｉ・ｎｅｄｉｎ＋打１ｉ＋ｉａａｍｗ箕ｔζｈｒｅｐ−ｉＬ；＝＝′−ニ エ′：、電ｎ　＋ｈ：、Ｅ：ｓ、ｐ、ｅ、ｓ：、Ｐ：＋ｅｓ：：：、二で１．二 ”、ｈ’ｍｒｅ’ｍｅｅ：ｌｙ　ｇｉ−０２，H１．１−０−．−．。工。

Claims (7)

【特許請求の範囲】
1. １．第１及ひ第２のメモリセルアレイを含むダイナミックメモリ用センス及び復 元回路において、各メモリセルアレイはビット線及び相補ビット線に取りつけら れた複数個のメモリセルを有し、各メモリセルはデータを記憶する記憶キャパシ タ及びワードアドレス信号を受信すると前記ピット線もしくは前記相補ビット線 へ前記データを転送する記憶トランジスタを含み、前記センス及び復元回路は、 前記ビット線と前記相補ビット線との間に接続され前記ワードアドレス信号を受 信した後前記メモリセルの一つから前記データをセンスするセンシング手段を具 備し、前記センシング手段は、 前記第１及び第２のメモリセルアレイ間に配置され第１のセンシング信号により イネーブルされる前記ビット線と前記相補ビット線間に接続された第１の一対の クロスカップルｎチャネルトランジスタと、第２のセンシング信号によりイネー ブルされる前記ビット線と前記相補ビット線間に接続された第２の一対のクロス カップルｎチャネルトランジスタを具備し、前記センス及び復元回路はさらに、 前記ビット線と前記相補ビット線間に接続され前記第２のセンシング信号に続く 復元信号の受信時に前記一つのメモリセル内の前記データを復元させる復元手段 であって、前記ビット線と前記相補ビット線間に接続された一対のクロスカップ ルｐチャネルトランジスタのみからなる復元手段、 を具備するセンス及び復元回路。
2. ２．第１項記載のセンス及び復元回路において、さらに、 前記第１及び第２対のクロスカップルｎチャネルトランジスタ間に配置され前記 第１及び第２のメモリセルアレイ間に接続され、前記ワードアドレス信号を受信 してから前記復元信号を受信するまでの期間前記第１の一対のクロスカップルｎ チャネルトランジスタと前記第１のメモリセルアレイとを前記第２の一対のクロ スカップルｎチャネルトランジスタと前記第２のメモリセルアレイとからアイソ レートする手段、 を具備するセンス及び復元回路。
3. ３．第２項記載のセンス及び復元回路において、前記アイソレート手段は前記ピ ット線及び前記相補ビット線に取りつげそれを複数個のディプレッショントラン ジスタを具備する、センス及び復元回路。
4. ４．第２項記載のセンス及び復元回路において、前記第１のセンシング信号は前 記期間中に生じ前記第２のセンシング信号は前記期間の後で前記復元信号の前に 生じる、センス及び復元回路。
5. ５．第１及び第２のメモリセルアレイを含むダイナミックメモリ用センス及び復 元回路において、各メモリセルアレイはビット線及び相補ビット線に取りつけら れた複数個のメモリセルを有し、各メモリセルはデータを記憶する記憶キャパシ タとワードアドレス信号の受信時に前記データを前記ビット線もしくは前記相補 ピット線へ転送する記憶トランジスタを含み、前記センス及び復元回路は、 前記ビット線と前記相補ピット線間に接続され前記ワードアドレス信号の受信後 前記メモリセルの一つからの前記データをセンスするセンシング手段を具備し、 前記センシング手段は、 前記第１及び第２のメモリセルアレイ間に配置され前記ピット線と前記相補ビッ ト線間に接続された第１の一対のクロスカップルｎチャネルトランジスタ及び、 前記ピット線と前記相補ビット線間に接続された第２の一対のクロスカップルｎ チャネルトランジスタ、を具備し、 前記センス及び復元回路はさらに、 前記ビット線と前記相補ビット線間に接続され前記ワードアドレス信号に続く復 元信号の受信時に前記一つのメモリセル内の前記データを復元する復元手段であ って、前記ビット線と前記相補ピット線間に接続された一対のフロスカップルｐ チャネルトランジスタのみからなる復元手段、 を具備する、センス及び復元回路。
6. ６．第５項記載のセンス及び復元回路において、さらに、 前記第１及び第２の一対のクロスカップルｎチャネルトランジスタ間に配置され 前記第１及び第２のメモリセルアレイ間に接続されて、前記ワードアドレス信号 を受信してから前記復元信号を受信するまでの期間前記第１の一対のクロスカッ プルｎチャネルトランジスタ及び前記第１のメモリセルアレイを前記第２の一対 のクロスカップルｎチャネルトランジスタ及び前記第２のメモリセルアレイから アイソレートする手段、を具備する、センス及び復元回路。
7. ７．第６項記載のセンス及び復元回路において、前記アイソレート手段は前記ピ ット線及び前記相補ビット線に取りつけられた複数個のディプレッショントラン ジスタを具備する、センス及び復元回路。