KR920701977A - 검지 및 리프레시가 개선된 다이내믹 랜덤 액세스 메모리 - Google Patents

검지 및 리프레시가 개선된 다이내믹 랜덤 액세스 메모리

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KR920701977A
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원본미기재
삼성세미컨닥터 인코오포레이티드
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Abstract

내용 없음

Description

검지 및 리프레시가 개선된 다이내믹 랜덤 액세스 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예를 도시적으로 예사한 도면, 제2A도는 본 발명에 따른 비트라인 및 상본 비트라인의 반쪽부로 부터의 읽기 및 리프세시 작용에 대한 타이밍도, 및 제2B도는 본 발명에 따른 비트라인 및 상보비트라인의 반대쪽 반쪽부로부터의 읽기 및 리프레시 작용에 대한 타이밍도이다.

Claims (7)

  1. 제1및 제2메모리셀열을 포함하며, 각 메모리셀열은 비트라인 및 상보 비트라인에 부착되는 다수개의 메모리셀을 가지며, 각 메모리 셀은 워드라인 어드레스 신호를 받아 데이타를 상기 비트라인 또는 상기 상보 비트라인으로 전송하기 위하여 데이타 저장용 저장 콘덴서 및 저장 트랜지스터를 포함하는 다이내믹 메모리용 검지 및 재기억 회로로서, 상기 워드라인 어드레스 신호의 접수후 상기 메모리셀중의 하나로 부터의 상기 데이타를 검지하기 위하여 상기 비트라인과 상기 상보 비트라인 사이에 접속되며, 상기 제1및 제2메모리셀 열 사이에 놓여지고, 제1검지신호로써 인에블되는 상기 비트라인과 상기 상보 비트라인 사이에 접속되는 제1의 상호 결합된 n채널 트랜지스터쌍과, 제2검지신호로써 인에이블되는 상기 비트라인과 상기 상보 비트라인 사이에 접속되는 제2의 상호 결합된 n채널 트랜지스터 쌍으로 구성되는 검지수단, 및 상기 제2검진신호에 따르는 재기억신호를 받아 상기 하나의 메모리셀내로 상기 데이타를 재기억하기 위하여 상기 비트라인과 상기 상보 비트라인 사이에 접속되며, 상기 비트라인과 상기 상보 비트라인 사이에 접속된 1쌍의 상호 결합된 P채널 트랜지스터만으로 구성되는 재기억수단으로 구성되는 검지 및 재기억 회로.
  2. 제1항에 있어서, 상기 워드라인어드레스 신호의 접수로부터 상기 재기억 신호의 접수전까지 계속되는 기간동안 상기 제2의 상호 결합된 n채널 트랜지스터 쌍과 상기 제2메모리셀 열로 부터 상기 제1의 상호 결합된 n채널 트랜지스터 쌍과 상기제1메모리셀열을 분리하기 위하여 상기 제1및 제2메모리셀 열과 상기 제1및 제2의 상호 결합된 n채널 트랜지스터쌍 사이에 놓여지는 분리수단을 더욱 포함하는 검지 및 재기억회로.
  3. 제2항에 있어서, 상기 분리수단은 상기 비트라인과 상기 비트라인에 부착된 다수의 공핍 트랜지스터를 포함하여 구성되는 검지 및 재기억회로.
  4. 제2항에 있어서, 상기 제1검지신호는 상기 기간동안에 발생되며, 상기 제2검지신호는 상기 기간후 상기 재기억 신호전에 발생하는 검지 및 재기억회로.
  5. 제1및 제2메모리셀 열을 포함하며, 각 메모리 셀열은 비트라인 및 상보 비트라인에 부착되는 다수개의 메모리셀을 가지며, 각 메모리셀은 워드라인 어드레스 신호를 받아 데이타를 상기 비트라인 또는 상기 상보 비트라인으로 전송하기 위하여 데이타 저장용 저장콘덴서 및 저장 트랜지스터를 포함하는 다이내믹 메모리용 검지 및 재기억 회로로서, 상기 워드라인 어드레스 신호의 접수후 상기 메모리셀 중의 하나로 부터의 상기 데이타를 검지하기 위하여 상기 비트라인과 상기 상보 비트라인 사이에 접속되며, 상기 제1및 제2메모리셀열 사이에 놓여지고, 상기 비트라인과 상기 상보 비트라인 사이에 접속되는 제1의 상호 결합된 n채널 트랜지스터쌍와, 상기 비트라인과 상기 상보 비트라인 사이에 접속되는 제2의 상호 결합된 n채널 트랜지스터 쌍으로 구성되는 검지수단, 및 상기 워드어드레스 신호에 따르는 재기억 신호를 받아 상기 하나의 메모리 셀내로 상기 데이타를 재기억하기 위하여 상기 비트라인과 상기 상보 비트라인 사이에 접속되며, 상기 비트라인과 상기 상보 비트라인 사이에 접속된 1쌍의 상호 결합된 P채널 트랜지스터만으로 구성되는 재기억수단으로 구성되는 검지 및 재기억회로.
  6. 제5항에 있어서, 상기 워드라인 어드레스 신호의 접수로부터 상기 재기억 신호의 접수전까지 계속되는 기간동안 상기 제2의 상호 결합된 n채널 트랜지스터 쌍과 상기 제2메모리 셀열로 부터 상기 제1의 상호 결합된 n채널 트랜지스터쌍과 상기 제1메모리셀열을 분리하기 위하여 상기 제1및 제2메모리셀열과 상기 제1및 제2의 상호 결합된 n채널 트랜지스터쌍 사이에 놓여지는 분리 수단을 더욱 포함하는 검지 및 재기억회로.
  7. 제6항에 있어서, 상기 분리수단은 상기 비트라인과 상기 상보 비트라인에 부착된 다수의 공핍트랜지스터를 포함하여 구성되는 검지 및 재기억회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910700301A 1989-07-20 1990-07-11 검지 및 리프레시가 개선된 다이내믹 랜덤 액세스 메모리 KR0139787B1 (ko)

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US07/382,581 US4991142A (en) 1989-07-20 1989-07-20 Dynamic random access memory with improved sensing and refreshing
US382581 1989-07-20
US7/382581 1989-07-20
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
GB9007789D0 (en) * 1990-04-06 1990-06-06 Foss Richard C Method for dram sensing current control
KR950009234B1 (ko) * 1992-02-19 1995-08-18 삼성전자주식회사 반도체 메모리장치의 비트라인 분리클럭 발생장치
US5388072A (en) * 1992-04-10 1995-02-07 International Business Machines Corporation Bit line switch array for electronic computer memory
US5475642A (en) * 1992-06-23 1995-12-12 Taylor; David L. Dynamic random access memory with bit line preamp/driver
US5907516A (en) * 1994-07-07 1999-05-25 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device with reduced data bus line load
US5796671A (en) 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US5835433A (en) * 1997-06-09 1998-11-10 Micron Technology, Inc. Floating isolation gate from DRAM sensing
US5862089A (en) * 1997-08-14 1999-01-19 Micron Technology, Inc. Method and memory device for dynamic cell plate sensing with ac equilibrate
US5875141A (en) * 1997-08-14 1999-02-23 Micron Technology, Inc. Circuit and method for a memory device with P-channel isolation gates
DE102007042879B3 (de) * 2007-09-08 2009-06-10 Qimonda Ag Speichervorrichtung mit Bewertungsschaltung für die elektrische Ladung einer Speicherzelle

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658877A (en) * 1985-03-11 1987-04-21 The Scott & Fetzer Company Lock mechanism for retractable awning
JPS62200596A (ja) * 1986-02-26 1987-09-04 Mitsubishi Electric Corp 半導体メモリ
JPH07111823B2 (ja) * 1986-03-18 1995-11-29 三菱電機株式会社 半導体記憶装置
JPS63898A (ja) * 1986-06-19 1988-01-05 Fujitsu Ltd 半導体記憶装置
US4819207A (en) * 1986-09-30 1989-04-04 Kabushiki Kaisha Toshiba High-speed refreshing rechnique for highly-integrated random-access memory
KR890002812B1 (ko) * 1986-11-28 1989-07-31 삼성전자 주식회사 씨모오스 디램에서 레이아웃이 최적화된 감지증폭기
JPH07107797B2 (ja) * 1987-02-10 1995-11-15 三菱電機株式会社 ダイナミツクランダムアクセスメモリ
JPS63309265A (ja) * 1987-06-11 1988-12-16 Shionogi & Co Ltd カプセル充填重量制御方法および制御装置
US4816706A (en) * 1987-09-10 1989-03-28 International Business Machines Corporation Sense amplifier with improved bitline precharging for dynamic random access memory

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Publication number Publication date
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EP0435997A1 (en) 1991-07-10
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US4991142A (en) 1991-02-05
WO1991001557A3 (en) 1991-03-07

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