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Die
Erfindung betrifft eine Speichervorrichtung mit einer Bewertungsschaltung
für die
elektrische Ladung einer Speicherzelle.
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Dynamische
Speicher mit wahlfreiem Zugriff (DRAMs) bestehen aus einer Vielzahl
von Speicherzellen, die jeweils einen Speicherkondensator und einen
Auswahltransistor umfassen. Diese Speicherzellen werden über Wort-
und Bitleitungen adressiert, die spalten- und zeilenförmig ausgebildet
sind.
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Das
Beschreiben einer Speicherzelle erfolgt durch Aufladen des zugehörigen Speicherkondensators
mit einer der jeweiligen binären
Dateneinheit entsprechenden elektrischen Ladung.
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Durch
Leckströme
innerhalb der Speicherzelle verliert der Speicherkondensator mit
der Zeit seine Ladung. Deshalb wird die Ladung einer Speicherzelle
durch Lesen und Wiederbeschreiben in kurzen Zeitabständen immer
wieder aufgefrischt (refresh).
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Bei
einer Ausleseoperation wird die gespeicherte Ladung durch eine Bewertungsschaltung,
die an die Bitleitung der Speicherzelle angeschlossen ist, ausgelesen
und verstärkt.
Dazu wird das elektrische Potential der Bitleitung mit dem elektrischen
Potential einer Referenzleitung verglichen. In Abhängigkeit von
der Potentialdifferenz werden die beiden elektrischen Potentiale
auf zwei vorgegebene Potentialwerte verstärkt, wobei das höhere Potential
der beiden Leitungen im allgemeinen auf das Potential der Versorgungsspannung
und das niedrigere Potential auf das Erdpotential gezogen wird.
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Die
im Verhältnis
zur Kapazität
des Speicherkondensators große
Kapazität
der Bitleitung, und die geringe im Speicherkondensator gespeicherte
Ladung, bewirken eine nur kleine Potentialdifferenz zwischen Bitleitung
und Referenzleitung, was die Verstärkung des Speichersignals erschwert.
Dadurch steigt die Gefahr von Lesefehlern.
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Zur
Lösung
dieses Problems kann die Kapazität
des Speicherkondensators erhöht
werden. Allerdings ist dies technisch schwierig und mit zusätzlichen
Kosten verbunden.
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Ein
anderer Lösungsansatz
ist, die Länge der
Bitleitung und dadurch deren Kapazität zu reduzieren. Dies reduziert
die Zellenfeldeffizienz und führt zu
einem höheren
Platzbedarf der Schaltung und dadurch ebenfalls zu höheren Kosten.
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Die
US 2007/0109024 A1 beschreibt
eine Bewertungsschaltung mit zwei Sätzen seriell gekoppelter PMOS-
und NMOS-Transistoren,
deren Gate- und Drainkontakte über
Kreuz verbunden sind. Die Bewertungsschaltung verstärkt eine
zwischen zwei Bitleitungen bestehende Potentialdifferenz und verwendet
Pass-Gate-Schalter zur Verbindung der inneren und äußeren Bitleitungen.
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Die
US 7,263,016 B1 beschreibt
ein Verfahren und eine Vorrichtung zum Vorladen und Vorspannen einer
Bewertungsschaltung mit einem Latch. Das Latch umfasst zwei über Kreuz
verbundene Inverter mit zwei Ausgängen und zwei Eingängen. Die Rückkopplungspfade
des Latch sind durch SAE-gesteuerte Transistoren von einem Paar
komplementärer
Bitleitungen getrennt, um die Eingänge in Abhängigkeit der Potentiale der
Bitleitungen vorzuladen.
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Der
Artikel „Low-Voltage
DRAM Sensing Scheme With Offset-Cancellation
Sense Amplifier" (IEEE
Journal of Solid-State Circuits, Bd. 37, Nr. 10, Okt. 2002, 1356–1360, DOI 10.1109/JSSC.2002.803052)
beschreibt eine Bewertungsschaltung, die durch Unterdrückung von
durch Bauteilabweichungen verursachten Störungen eine sichere Bewertung
von Bitleitungspotentialen bei niedrigen Versorgungsspannungen ermöglicht.
Dabei trennt ein Schalter M6 einseitig die innere und äußere Komplementärbitleitung
nach erfolgter Pegelangleichung.
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Aufgabe
der vorliegenden Erfindung ist es, eine Speichervorrichtung mit
verbesserter Bewertungsschaltung bereitzustellen.
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Diese
Aufgabe wird durch eine Speichervorrichtung und eine Bewertungsschaltung
gemäß Anspruch
1 gelöst.
Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
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Gemäß der Erfindung
wird zur Bewertung der Potentialdifferenz zwischen Bitleitung und
Referenzleitung diese Potentialdifferenz zunächst isoliert in der Bewertungsschaltung
verstärkt.
Dazu werden die Potentiale von Bitleitung und Referenzleitung an den
Eingängen
der Bewertungsschaltung über
zusätzliche
Signalleitungen direkt abgegriffen. Erst nachdem eine ausreichende
Potentialverstärkung
in der Bewertungsschaltung erreicht ist, werden die Bitleitung und
die Referenzleitung außerhalb
der Bewertungsschaltung auf die verstärkten Potentialniveaus geladen.
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Durch
dieses Vorgehen erreichen die Signale von Bitleitung und Referenzleitung
die Bewertungsschaltung schneller, ohne vorher weitere Schalter
passieren zu müssen.
Dadurch kann die Bewertung der Potentialdifferenz früher beginnen,
was insgesamt einen schnelleren Bewertungsvorgang ermöglicht.
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Außerdem kommt
die Kapazität
der Bewertungsschaltung zunächst
nicht zu den Kapazitäten von
Bitleitung und Referenzleitung hinzu, was zu einer größeren Potentialdifferenz
zwischen Bitleitung und Referenzleitung führt. Dadurch reduziert sich
die Wahrscheinlichkeit eines Lesefehlers.
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Schließlich wirkt
die Verstärkung
der Bewertungsschaltung zunächst
nur auf die kleine Kapazität innerhalb
der Bewertungsschaltung und ist dadurch sehr schnell. Die Bitleitung
und Referenzleitung außerhalb
der Bewertungsschaltung werden erst geladen, wenn die Transistoren
der Bewertungsschaltung einen stabilen Zustand mit hoher Ladestromleistung erreicht
haben. Dadurch wird der Bewertungsvorgang insgesamt schneller und
weniger fehleranfällig.
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Die
Erfindung wird nun anhand der beigefügten Zeichnungen näher erläutert.
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Es
zeigen:
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1 eine
schematische Darstellung eines Feldes von Speicherzellen;
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2 eine
schematische Darstellung eines Ausschnitts eines Feldes von Speicherzellen
mit zwei Speicherzellen, einer Bitleitungsvorladeeinrichtung, sowie
einer Bewertungsschaltung;
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3 eine
schematische Darstellung der zeitlichen Abfolge der Schaltsignale
in einer Bewertungsschaltung;
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4 eine
schematische Darstellung des zeitlichen Verlaufs der elektrischen
Potentiale von Bitleitungen, Referenzleitungen und Zusatzleitungen.
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Die
erfindungsgemäße Speichervorrichtung wird
am Beispiel eines DRAM-Speichers dargestellt. Die Erfindung ist
jedoch nicht auf DRAM-Speicher beschränkt, sondern umfasst auch andere
Speichervorrichtungen oder integrierte Schaltungen, bei denen zur
Bewertung der Speicherzelleninformation Bewertungsschaltungen verwendet
werden.
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1 zeigt
einen Ausschnitt eines DRAM-Speichers mit einer regelmäßigen Anordnung von
Speicherzellen 2 und Bewertungsschaltungen SA. Jede Speicherzelle 2 umfasst
einen Auswahltransistor 3 und einen Speicherkondensator 4.
Der Speicherkondensator 4 speichert eine binäre Information
in Form einer elektrischen Ladung. Jede Speicherzelle 2 ist
mit einer Bitleitung 5 und einer Wortleitung 6 verbunden.
Jede Bitleitung 5 ist mit einer Vielzahl von Speicherzellen 2 verbunden,
von denen der Übersichtlichkeit
halber nur jeweils zwei gezeigt sind. Senkrecht zu den Bitleitungen 5 verlaufende
Wortleitungen 6 sind ebenfalls mit einer Vielzahl von Speicherzellen 2 verbunden.
Jede der Speicherzellen 2 kann durch eine Kombination einer
Bitleitung 5 und einer Wortleitung 6 eindeutig
adressiert werden. Durch Anlegen einer positiven Spannung an die
mit einem Gateanschluss eines Auswahltransistors 3 einer
Speicherzelle 2 verbundene Wortleitung 6 kann ein
Ladungsaustausch zwischen dem Speicherkondensator 4 einer
Speicherzelle 2 und der zugehörigen Bitleitung 5 eingeleitet
werden.
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Jede
Bewertungsschaltung SA ist mit zwei Bitleitungen 5 verbunden.
Jede Bewertungsschaltung SA kann eine zwischen den beiden verbundenen
Bitleitungen 5 bestehende Potentialdifferenz verstärken.
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2 zeigt
eine schematische Darstellung eines Ausschnitts eines DRAM-Speichers.
Eine erste Speicherzelle MCt besteht aus einem Auswahltransistor 3 und
einem Speicherkondensator 4. Der Gateanschluss des Auswahltransistors 3 der
ersten Speicherzelle MCt ist mit einer ersten Wortleitung WLt verbunden.
Ein Drainanschluss des Auswahltransistors 3 der ersten
Speicherzelle MCt ist mit einer ersten äußeren Bitleitung BLt verbunden.
Eine zweite Speicherzelle MCc besteht ebenfalls aus einem Auswahltransistor 3 und
einem Speicherkondensator 4. Der Gateanschluss des Auswahltransistors 3 der
zweiten Speicherzelle MCc ist mit einer zweiten Wortleitung WLc
verbunden. Der Drainanschluss des Auswahltransistors 3 der
zweiten Speicherzelle MCc ist mit einer zweiten äußeren Bitleitung BLc verbunden.
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Die
erste äußere Bitleitung
BLt ist über
einen ersten Transistorschalter MUXt mit einer ersten inneren Bitleitung
BLt SA verbunden. Die zweite äußere Bitleitung
BLc ist über
einen zweiten Transistorschalter MUXc mit einer zweiten inneren
Bitleitung BLc SA verbunden. Durch Anlegen einer positiven Spannung an
den Gatekontakt des ersten Transistorschalters MUXt können die
Potentiale der ersten äußeren Bitleitung
BLt und der ersten inneren Bitleitung BLt SA ausgeglichen werden,
indem die erste äußere Bitleitung
BLt und die erste innere Bitleitung BLt SA miteinander verbunden
werden. Durch Anlegen einer positiven Spannung an den Gatekontakt
des zweiten Transistorschalters MUXc können die Potentiale der zweiten äußeren Bitleitung
BLc und der zweiten inneren Bitleitung BLc SA einander angeglichen
werden, indem die zweite äußere Bitleitung
BLc und die zweite innere Bitleitung BLc SA miteinander verbunden werden.
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Die
erste äußere Bitleitung
BLt, die erste innere Bitleitung BLt SA, die zweite äußere Bitleitung BLc
und die zweite innere Bitleitung BLc SA können mit einer Vorladeeinheit
PC auf ein Potential VBLEQ vorgeladen werden. Die Vorladeeinheit
PC umfasst einen ersten Transistor PCT1. Ein Gatekontakt des ersten
Transistors PCT1 ist mit einer Schaltsignalleitung EQ verbunden.
Ein erster Basiskontakt des ersten Transistors PCT1 ist mit einem
Potential VBLEQ verbunden. Ein zweiter Basiskontakt des ersten Transistors
PCT1 ist mit der ersten inneren Bitleitung BLt SA verbunden. Weiter
umfasst die Vorladeeinheit PC einen zweiten Transistor PCT2. Ein
Gatekontakt des zweiten Transistors PCT2 ist mit der Schaltsignalleitung
EQ verbunden. Ein erster Basiskontakt des zweiten Transistors PCT2
ist mit einem Potential VBLEQ verbunden. Ein zweiter Basiskontakt
des zweiten Transistors PCT2 ist mit der zweiten inneren Bitleitung
BLc SA verbunden. Weiter umfasst die Vorladeeinheit PC einen dritten
Transistor PCT3. Ein Gatekontakt des dritten Transistors PCT3 ist
mit der Schaltsignalleitung EQ verbunden. Ein erster Basiskontakt
des dritten Transistors PCT3 ist mit der ersten inneren Bitleitung
BLt SA verbunden. Ein zweiter Basiskontakt des dritten Transistors
PCT3 ist mit der zweiten inneren Bitleitung BLc SA verbunden. Bei Anliegen
einer positiven Spannung an der Schaltsignalleitung EQ lädt die Vorladeeinheit
PC die erste innere Bitleitung BLt SA und die zweite innere Bitleitung
BLc SA auf das Potential VBLEQ. Falls der erste Transistorschalter
MUXt geöffnet
ist, ist die erste innere Bitleitung BLt SA mit der ersten äußeren Bitleitung
BLt verbunden und auch die erste äußere Bitleitung BLt wird auf
das Potential VBLEQ geladen. Falls der zweite Transistorschalter
MUXc geöffnet
ist, ist die zweite innere Bitleitung BLc SA mit der zweiten äußeren Bitleitung
BLc verbunden und auch die zweite äußere Bitleitung BLc wird auf
das Potential VBLEQ geladen.
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Weiter
ist in 2 eine erfindungsgemäße Bewertungsschaltung SA dargestellt.
Die Bewertungsschaltung SA umfasst einen ersten Transistor SATT.
Ein erster Basiskontakt des ersten Transistors SATT ist mit einer
Schaltsignalleitung nSET sowie einem ersten Basiskontakt eines dritten
Transistors SAT3 verbunden. Ein zweiter Basiskontakt des ersten
Transistors SATT ist mit einem zweiten Basiskontakt eines zweiten
Transistors SAT2 sowie der ersten inneren Bitleitung BLt SA verbunden.
Ein Gatekontakt des ersten Transistors SAT1 ist mit einem Gatekontakt
des zweiten Transistors SAT2 sowie einer zweiten weiteren Signalleitung
ELc verbunden. Weiter umfasst die Bewertungsschaltung SA den zweiten Transistor
SAT2. Ein erster Basiskontakt des zweiten Transistors SAT2 ist mit
einer Schaltsignalleitung pSET sowie einem ersten Basiskontakt eines
vierten Transistors SAT4 verbunden. Der zweite Basiskontakt des
zweiten Transistors SAT2 ist mit dem zweiten Basiskontakt des ersten
Transistors SATT sowie der ersten inneren Bitleitung BLt SA verbunden.
Der Gatekontakt des zweiten Transistors SAT2 ist mit dem Gatekontakt
des ersten Transistors SAT1 sowie der zweiten weiteren Signalleitung
ELc verbunden. Weiter umfasst die Bewertungsschaltung SA den dritten
Transistor SAT3. Der erste Basiskontakt des dritten Transistors
SAT3 ist mit der Schaltsignalleitung nSET sowie dem ersten Basiskontakt
des ersten Transistors SATT verbunden. Ein zweiter Basiskontakt
des dritten Transistors SAT3 ist mit einem zweiten Basiskontakt
des vierten Transistors SAT4 sowie der zweiten inneren Bitleitung
BLc SA verbunden. Ein Gatekontakt des dritten Transistors SAT3 ist
mit einem Gatekontakt des vierten Transistors sowie einer ersten
weiteren Signalleitung ELt verbunden. Weiter umfasst die Bewertungsschaltung
SA den vierten Transistor SAT4. Der erste Basiskontakt des vierten Transistors
SAT4 ist mit der Schaltsignalleitung pSET sowie dem ersten Basiskontakt
des zweiten Transistors SAT2 verbunden. Der zweite Basiskontakt
des vierten Transistors SAT4 ist mit dem zweiten Basiskontakt des
dritten Transistors SAT3 sowie der zweiten inneren Bitleitung BLc
SA verbunden. Der Gatekontakt des vierten Transistors SAT4 ist mit
dem Gatekontakt des dritten Transistors SAT3 sowie der ersten weiteren
Signalleitung ELt verbunden. Die erste weitere Signalleitung ELt
ist mit der ersten äußeren Bitleitung
BLt verbunden. Die zweite weitere Signalleitung ELc ist mit der
zweiten äußeren Bitleitung
BLc verbunden.
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Bei
Anlegen eines niedrigen Potentials an die Schaltsignalleitung nSET
und eines hohen Potentials an die Schaltsignalleitung pSET bewirkt
die Bewertungsschaltung SA eine Bewertung der an der ersten äußeren Bitleitung
BLt und der zweiten äußeren Bitleitung
BLc anliegenden Potentiale. Dabei werden die erste innere Bitleitung
BLt SA und die zweite innere Bitleitung BLc SA entsprechend dem Vorzeichen
der Differenz der Potentiale an der ersten äußeren Bitleitung BLt und der
zweiten äußeren Bitleitung
BLc auf die Potentiale pSET und nSET geladen. Wenn beispielsweise
an der ersten äußeren Bitleitung
BLt ein höheres
Potential als an der zweiten äußeren Bitleitung
BLc anliegt, so wird die erste innere Bitleitung BLt SA auf das
Potential pSET geladen und die zweite innere Bitleitung BLc SA auf
das Potential nSET geladen. Wenn an der ersten äußeren Bitleitung BLt umgekehrt
ein niedrigeres Potential als an der zweiten äußeren Bitleitung BLc anliegt,
so wird die erste innere Bitleitung BLt SA auf das Potential nSET
geladen und die zweite innere Bitleitung BLc SA auf das Potential
pSET geladen.
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In 3 ist
der zeitliche Ablauf der an den Schaltsignalleitungen anliegenden
Schaltsignale während
einer Potentialbewertung durch die Bewertungsschaltung SA schematisch
dargestellt. Auf der waagerechten Achse ist die Zeit t aufgetragen.
Die senkrechte Achse zeigt die an den unterschiedlichen Schaltsignalleitungen
anliegenden Potentiale.
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Zur
Zeit t0 befindet sich die Schaltsignalleitung EQ auf hohem positivem
Potential, beispielsweise 3,3 Volt, wodurch die erste innere Bitleitung
BLt SA und die zweite innere Bitleitung BLc SA auf das Potential
VBLEQ, beispielsweise 0,9 Volt, vorgeladen werden. Bereits zuvor
waren der erste Transistorschalter MUXt und der zweite Transistorschalter MUXc
geöffnet,
wodurch die erste äußere Bitleitung BLt
mit der ersten inneren Bitleitung BLt SA und die zweite äußere Bitleitung
BLc mit der zweiten inneren Bitleitung BLc SA verbunden war. Dadurch
befinden sich zur Zeit t0 auch die erste äußere Bitleitung BLt und die
zweite äußere Bitleitung
BLc auf dem Potential VBLEQ. Die Schaltsignalleitungen nSET und pSET
der Bewertungsschaltung SA liegen auf einem gemeinsamen mittleren
Potential von beispielsweise 0,9 Volt, so dass die Bewer tungsschaltung
SA keine Verstärkung
der an der ersten äußeren Bitleitung
BLt und der zweiten äußeren Bitleitung
BLc anliegenden Potentiale vornimmt. Die erste Wortleitung WLt liegt auf
einem niedrigen Potential von beispielsweise 0 Volt, wodurch die
erste Speicherzelle MCt von der ersten äußeren Bitleitung BLt entkoppelt
ist. Die Schaltsignalleitung des ersten Transistorschalters MUXt
befindet sich auf niedrigem Potential, beispielsweise 0 Volt, wodurch
die erste äußere Bitleitung
BLt von der ersten inneren Bitleitung BLt SA entkoppelt ist. Die
Schaltsignalleitung des zweiten Transistorschalters MUXc befindet
sich auf niedrigem Potential, beispielsweise 0 Volt, wodurch die
zweite äußere Bitleitung
BLc von der zweiten inneren Bitleitung BLc SA entkoppelt ist. Dieser
Zustand bleibt bis zur Zeit t1 bestehen. Im Zeitraum zwischen den
Zeitpunkten t1 und t2 wird die Schaltsignalleitung EQ der Vorladeeinheit
PC auf ein niedriges Potential, beispielsweise 0 Volt, abgesenkt.
Dadurch endet die Vorladung der Bitleitungen.
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Im
Zeitraum zwischen den Zeitpunkten t3 und t4 wird das Potential an
der erste Wortleitung WLt auf ein positives Potential, beispielsweise
3,3 Volt angehoben. Dadurch wird der Speicherkondensator 4 der
ersten Speicherzelle MCt über
den Auswahltransistor 3 der ersten Speicherzelle MCt mit
der ersten äußeren Bitleitung
BLt verbunden und im Zeitraum zwischen den Zeitpunkten t4 und t5
findet ein Ladungsaustausch zwischen dem Speicherkondensator 4 der
ersten Speicherzelle MCt und der ersten äußeren Bitleitung BLt statt.
Je nach der in der ersten Speicherzelle MCt gespeicherten Information
befindet sich die erste äußere Bitleitung
BLt zum Zeitpunkt t5 auf einem höheren
oder niedrigeren Potential als die zweite äußere Bitleitung BLc.
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Im
Zeitraum zwischen den Zeitpunkten t5 und t6 wird das Potential an
der Schaltsignalleitung nSET der Bewertungsschaltung SA auf ein
niedriges Potential, beispielsweise 0 Volt, abgesenkt. Im Zeitraum
zwischen den Zeitpunkten t7 und t8 wird das Potential an der Schaltsignalleitung
pSET der Bewertungsschaltung SA auf ein hohes Potential, beispielsweise
1,8 Volt angehoben. Dadurch beginnt zum Zeitpunkt t8 die Potentialbewertung
durch die Bewertungsschaltung SA. Die erste innere Bitleitung BLt
SA und die zweite innere Bitleitung BLc SA werden auf die Potentiale
der Schaltsignalleitungen nSET und pSET angehoben oder umgekehrt,
je nach dem Vorzeichen der Differenz der Potentiale auf der ersten und
zweiten äußeren Bitleitung
BLt, BLc. Wenn beispielsweise an der ersten äußeren Bitleitung BLt ein höheres Potential
als an der zweiten äußeren Bitleitung
BLc anliegt, so wird die erste innere Bitleitung BLt SA auf das
Potential pSET geladen und die zweite innere Bitleitung BLc SA auf
das Potential nSET geladen. Wenn an der ersten äußeren Bitleitung BLt umgekehrt
ein niedrigeres Potential als an der zweiten äußeren Bitleitung BLc anliegt,
so wird die erste innere Bitleitung BLt SA auf das Potential nSET
geladen und die zweite innere Bitleitung BLc SA auf das Potential
pSET geladen.
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Gleichzeitig
wird im Zeitraum zwischen den Zeitpunkten t7 und t9 das Potential
an den Gatekontakten des ersten und zweiten Transistorschalters MUXt,
MUXc auf ein hohes Potential, beispielsweise 2,3 Volt angehoben.
Dadurch wird die erste äußere Bitleitung
BLt mit der ersten inneren Bitleitung BLt SA verbunden und die erste äußere Bitleitung
BLt auf das verstärkte
Potential geladen. Außerdem
wird dadurch die zweite äußere Bitleitung
BLc mit der zweiten inneren Bitleitung BLc SA verbunden und die zweite äußere Bitleitung
BLc auf das verstärkte
Potential geladen.
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In 4 ist
der zeitliche Verlauf der, während einer
durch die Bewertungsschaltung SA vorgenommenen Bewertung, an den
ersten und zweiten äußeren und
inneren Bitleitungen BLt, BLc, BLt SA und Blc SA anliegenden Potentiale
schematisch dargestellt. Auf der wagerechten Achse ist die Zeit
t aufgetragen. Die senkrechte Achse zeigt die Höhe des an der jeweiligen Bitleitung
anliegenden Potentials. Die markierten Zeitpunkte t1, t4, t6, t8,
t9 entsprechen den gleich bezeichneten Zeitpunkten der 3.
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Zur
Zeit t1 sind alle Bitleitungen auf das gleiche Potential VBLEQ,
beispielsweise 0,9 Volt, vorgeladen. Zur Zeit t4 wird das Potential
an der ersten Wortleitung WLt angehoben und dadurch der Auswahltransistor 3 der
ersten Speicherzelle MCt geöffnet,
wodurch ein Ladungsausgleich zwischen dem Speicherkondensator 4 der
ersten Speicherzelle MCt und der ersten äußeren Bitleitung BLt stattfindet.
Im dargestellten Beispiel steigt dadurch das Potential an der ersten äußeren Bitleitung
BLt gegenüber
dem Potential der zweiten äußeren Bitleitung
BLc leicht an.
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Zum
Zeitpunkt t6 ist das Potential an der Schaltsignalleitung nSET auf
ein niedriges Potential abgesenkt. Dadurch beginnt die Bewertung
der Differenz der Potentiale an der ersten äußeren Bitleitung BLt und der
zweiten äußeren Bitleitung
BLc durch die Bewertungsschaltung SA und es stellt sich eine Potentialdifferenz
zwischen der ersten inneren Bitleitung BLt SA und der zweiten inneren
Bitleitung BLc SA ein, deren Vorzeichen dem Vorzeichen der Potentialdifferenz
zwischen der ersten äußeren Bitleitung BLt
und der zweiten äußeren Bitleitung
BLc entspricht. Im dargestellten Beispiel ist das Potential auf der
zweiten äußeren Bitleitung
BLc niedriger als das auf der ersten äußeren Bitleitung BLt, weshalb
sich auch auf der zweiten inneren Bitleitung BLc SA ein niedrigeres
Potential als auf der ersten inneren Bitleitung BLt SA einstellt.
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Zum
Zeitpunkt t8 liegen an den Schaltsignalleitungen pSET und nSET der
Bewertungsschaltung SA ein hohes Potential, beispielsweise 1,8 Volt
und ein niedriges Potential, beispielsweise 0 Volt an. Die Bewertungsschaltung
SA lädt
nun die erste innere Bitleitung BLt SA und die zweite innere Bitleitung
BLc SA gemäß dem Vorzeichen
der Differenz der Potentiale an der ersten äußeren Bitleitung BLt und der zweiten äußeren Bitleitung
BLc auf. Im dargestellten Beispiel steigt das Po tential an der ersten
inneren Bitleitung BLt SA, während
das Potential der zweiten inneren Bitleitung BLc SA sinkt.
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Zum
Zeitpunkt t9 hat sich eine ausreichend große und stabile Potentialdifferenz
zwischen der ersten inneren Bitleitung BLt SA und der zweiten inneren
Bitleitung BLc SA eingestellt, so dass der erste und der zweite
Transistorschalter MUXt, MUXc geöffnet
werden können,
wodurch nun auch die Potentialdifferenz zwischen der ersten äußeren Bitleitung
BLt und der zweiten äußeren Bitleitung
BLc verstärkt wird.
Im Beispiel wird die erste äußere Bitleitung
BLt auf ein hohes Potential, beispielsweise 1,8 Volt angehoben und
das Potential der zweiten äußeren Bitleitung
BLc auf ein niedriges Potential, beispielsweise 0 Volt abgesenkt.
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Nach
Abschluss des beschriebenen Bewertungsvorgangs durch die Bewertungsschaltung
SA befindet sich die erste äußere Bitleitung
BLt je nach dem vor der Bewertung in der ersten Speicherzelle MCt
gespeicherten Datum auf einem hohen Potential, beispielsweise 1,8
Volt, oder auf Erdpotential. Das auf diese Weise verstärkte Datumssignal
kann nun weiter verwendet werden.
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- 2
- Speicherzelle
- 3
- Auswahltransistor
- 4
- Speicherkondensator
- 5
- Bitleitung
- 6
- Wortleitung
- BLt
- 1. äußere Bitleitung
- BLc
- 2. äußere Bitleitung
(Referenzleitung)
- BLt
SA
- 1.
innere Bitleitung
- BLc
SA
- 2.
innere Bitleitung
- ELt
- 1.
weitere Signalleitung
- ELc
- 2.
weitere Signalleitung
- WLt
- 1.
Wortleitung
- WLc
- 2.
Wortleitung
- MCt
- 1.
Speicherzelle
- MCc
- 2.
Speicherzelle
- MUXt
- 1.
Transistorschalter
- MUXc
- 2.
Transistorschalter
- SA
- Bewertungsschaltung
- SAT1
- 1.
Transistor der Bewertungsschaltung
- SAT2
- 2.
Transistor der Bewertungsschaltung
- SAT3
- 3.
Transistor der Bewertungsschaltung
- SAT4
- 4.
Transistor der Bewertungsschaltung
- nSET
- Niedriges
Versorgungspotential der Bewertungsschaltung
- pSET
- Hohes
Versorgungspotential der Bewertungsschaltung
- PC
- Vorladeeinheit
- PCT1
- 1.
Transistor der Vorladeeinheit
- PCT2
- 2.
Transistor der Vorladeeinheit
- PCT3
- 3.
Transistor der Vorladeeinheit
- EQ
- Schaltsignalleitung
für Vorladeeinheit
- VBLEQ
- Neutrales
Bitleitungspotential