CN103123804B - 基于阻变栅介质的1.5t动态存储单元、阵列以及其操作方法 - Google Patents
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Abstract
本发明涉及存储器技术领域，涉及一种基于阻变栅介质的1.5T动态存储单元、阵列结构，及其操作方法。本发明包括：晶体管，包括源极、漏极和控制栅极；存储节点，即所述晶体管控制栅极的栅介质，位于晶体管控制栅极和硅衬底之间，存储电阻变化；字线，连接到所述晶体管的控制栅极；位线连接到所述晶体管的漏极；源线连接到所述晶体管的源极；其中，读管201起到选通、限流的作用，202为编程部件，203为位线，204为201的字线，205为编程字线。栅极具有高阻、低阻不同状态，之间转变可逆，在位线和字线间施加一定电压，会有不同大小的电流。本发明解决了传统的1T1C DRAM单元的困难以及与标准CMOS工艺兼容性较差的问题，可以与标准逻辑的CMOS HfOx high k metal gate技术兼容。
Description
技术领域
本发明涉及存储器技术领域，尤其涉及一种基于阻变栅介质的1.5T动态存储单元、阵列结构，及其操作方法。
背景技术
传统的动态随机存储器的存储单元典型地包括两个元件，也就是存储电容器和存取晶体管，构成1T1C的结构。参见附图1，为传统的动态随机存储器阵列结构，其中100至108是存取晶体管，109至111是位线，112至114是字线，115至117是位线上的寄生电容，118至126是存储电容器。下面以操作存取晶体管100和存储电容器118构成的存储单元为例说明传统的动态随机存储器的工作过程。在写操作阶段，数据值被放在位线109上，字线112则被提升，根据数据值的不同，存储电容器118或者充电，或者放电，具体地，写入数据为1时，存储电容器118充电，写入数据为0时，存储电容器118放电。在读操作阶段，位线109首先被预充电，当使字线112有效时，在位线电容115和存储电容器118之间放生了电荷的重新分配，这时位线上的电压发生变化，这一变化的方向决定了被存放数据的值。1T1C结构动态随机存储器是破坏性的，这就是说存放在单元中的电荷数量在读操作期间被修改，因此完成一次读操作之后必须再恢复到它原来的值。于是完成读操作之后紧接着就是刷新操作。进行刷新操作之后才能进行下一步的读写操作。这种1T1C结构动态随机存储器依靠存储电容器存储数据，于是存储电容必须足够大以保证存储的可靠性，但是大电容的存在不仅占用面积，而且在半导体工艺中特征尺寸越来越小的发展趋势下，制造大电容是非常困难的，这带来了物理或工艺实现上的障碍。
发明内容
本发明的目的是要解决传统的1T1CDRAM单元scalingdown的困难，以及与标准CMOS工艺兼容性较差的问题，有鉴于此，本发明提供一种90nm及以下节点动态存储器(特别是嵌入式存储器)的一种解决方案，尤其可以与标准逻辑的CMOSHfOxhighkmetalgate技术兼容。提出一种基于阻变栅介质的1.5T动态存储单元、阵列以及其操作方法。
为了达到上述目的，本发明提供一种基于阻变栅介质的1.5T动态存储单元、阵列包括：晶体管，包括源极、漏极和控制栅极；存储节点，即所述晶体管控制栅极的栅介质，位于晶体管控制栅极和硅衬底之间，存储电阻变化；字线，连接到所述晶体管的控制栅极；位线，连接到所述晶体管的漏极；源线连接到所述晶体管的源极。优选的本发明的存储单元中，201命名为读管，起到选通、限流的作用，202为编程部件，203为位线，204代表201的字线，即读字线，205代表编程字线。栅极206使用具有阻变特性材料，如HfOx。由于206有高、低阻不同状态，203和205之间施加一定电压，就会有不同大小的电流留过。
本发明中，栅极使用具有阻变特性材料，具有高阻、低阻不同状态，该高阻、低阻之间转变可逆，读取时在字线、源线、位线之间施加一定电压，可根据不同大小的电流判断“0”和“1”。1和0两状态的读取电流可能相差20～500倍，数据保持特性好与电荷型动态存储器(1T1CDRAM等)，并与32nmHighkCMOS逻辑工艺前端兼容。
在字线和位线上施加适当的电压，状态“1”和状态“0”栅介质的电阻不同，从而降落在栅介质上的电压不同。当栅介质为高阻时，字线与衬底之间的电压大部分降在栅介质上，P型区上的电势较低。当栅介质为低阻时，字线与衬底之间的电压只有一部分降在栅介质上，P型区上的电势较高。阻变特性材料为HfOx
为了达到上述目的，本发明还提供一种基于阻变栅介质的1.5T动态存储单元、阵列以及其操作方法，包括：
写1：向存储单元的位线施加第1电压，字线施加第2电压，第1电压和第2电压的电压差值引发栅介质中产生导电通道，使栅介质的电阻降低，栅极上降落的电压减小，P型区半导体表面电势升高。
写0：向存储单元的位线施加第3电压，字线施加第4电压，第3电压和第4电压的电压差值将栅介质原有的导电通道截断，使栅介质的电阻升高，栅极上降落的电压增加，P型区半导体表面电势降低。
读取：向存储单元的位线施加第5电压，字线施加第6电压，第5电压和第6电压较小，不足以改变栅极原有的电阻值，通过存储单元的位线端口读取位线电流，1状态P型区半导体表面电势较高，位线上的电流较大，而0状态P型区半导体表面的电势较低，位线上的电流较小，因此1和0的状态分别对应大的电流和小的电流，从而分辨出不同的存储状态。
本发明提供了一种工艺简便，成本低廉，效果优越的基于阻变栅介质的1.5T动态存储器器件结构，1和0两状态的读取电流可能相差20～500倍，数据保持特性好与电荷型动态存储器(1T1CDRAM等)，并与32nmHighkCMOS逻辑工艺前端兼容。
本发明提供了一种低功耗、高性能的阻变存储器件，特别适用于45nm及以下技术节点的嵌入式非挥发存储应用。
本发明的优点体现在：
鉴于现在全世界很多人在研究HfOXRRAM性能，根据已公开的文献，可以认为标准HKMG工艺下的RRAM性能不佳，这是由于工艺等不可避免的问题，在半导体-阻变界面存在可能一些界面态，dataretention难以满足非挥发存储器的要求；本发明应用于挥发性动态存储器领域，对dataretention的要求较低，大于64ms即可，甚至可以几天刷新一次，与传统的eDRAM相比具有很大的功耗优势。
附图说明
附图1为传统的动态随机存储器阵列结构；
附图2为本发明的存储单元示意图；
附图3为根据本发明一个实施例基于阻变栅介质的1.5T动态存储单元阵列；
附图4为根据本发明一个实施例基于阻变栅介质的1.5T动态存储器件的版图；
附图5是根据本发明一个实施例基于阻变栅介质的1.5T动态存储器件的剖面图。
具体实施方式
根据本发明的实施例基于阻变栅介质的1.5T动态存储单元、阵列包括：晶体管，包括源极、漏极和控制栅极；存储节点，即所述晶体管控制栅极的栅介质，位于晶体管控制栅极和硅衬底之间，存储电阻变化；字线，连接到所述晶体管的控制栅极；位线，连接到所述晶体管的漏极；源线，连接到所述晶体管的源极。参考附图2，为根据本发明一个实施例基于阻变栅介质的1.5T动态存储单元，其中，201命名为读管，起到选通、限流的作用，202为编程部件，203为位线，204代表201的字线，即读字线，205代表编程字线。栅极206使用具有阻变特性材料，如HfOx。由于206有高、低阻不同状态，203和205之间施加一定电压，就会有不同大小的电流留过。
附图3为根据本发明一个实施例基于阻变栅介质的1.5T动态存储单元阵列，每个单元大小为1.5T。其中：308为一个单元，301为读管，302为编程部件，303为位线，304为读字线，305为编程字线。306为阻变栅极。基于阻变栅介质的1.5T动态存储单元：308包括：晶体管，包括源极、漏极和控制栅极；存储节点306，即所述晶体管控制栅极的栅介质，位于晶体管控制栅极和硅衬底之间，存储电阻变化；字线304，连接到所述晶体管的控制栅极；位线303，连接到所述晶体管的漏极；源线连接到所述晶体管的源极。
下面将介绍根据本发明一个实施例基于阻变栅介质的1.5T动态存储单元操作方法。操作电压表如表1所示：
表1
其中，
Vrg：读管栅极两端电压，应尽量小，以提高器件的可靠性；
VR：阻变栅介质两端电压；
Vset：阻变材料的set电压，阻变材料由高阻值转变为低阻值；
Vreset：阻变材料的reset电压，阻变材料由低阻值转变为高阻值；
VB1：写1时未选中列(位线)上所加电压，为了防止对相邻单元的编程干扰，最好
VB1＝Vset。VB0：写0时未选中列(位线)上所加电压，为了防止对相邻单元的编程干扰，最好VB0＝Vreset。
SRSC：被选中行、列交叉的单元，selectedrow，selectedcolumn；
URSC：未被选中行、选中列交叉的单元，unselectedrows，selectedcolumn；
SRUC：选中行、未被选中列交叉的单元，即选中单元，selectedrow，unselectedcolumns；
URUC：未被选中行、未被选中列交叉的单元，unselectedrows，unselectedcolumns；
本发明中，大多数RRAM在最初状态下为高阻，需要Forming后才可能进行高、低电阻的转变，因此要增加Forming步骤：
表2
附图4为根据本发明一个实施例基于阻变栅介质的1.5T动态存储器件，以32nm工艺节点为例。32nm逻辑器件采用HighkMetalGate技术，应用最广泛的栅介质为HfOx，它已被证明具有阻变特性。
图4和图5分别是器件的版图和剖面图。为了优化器件的存储特性，这里的编程部件的HfOx在厚度上可与标准逻辑的有所区别，因此版图上增加一块特殊的掩膜板406。其中：401为读管，402为编程部件，403为位线，404为读字线，405为编程字线。
需要说明的是，附图3示出了根据本发明一个实施例基于阻变栅介质的1.5T动态存储单元阵列，但是外围电路与常规存储器的构架大致相同，由灵敏放大器、译码器等组成。
在一个实施方式中，可能的操作电压表unipolar型阻变特：(Vset＝3.2V，Vreset＝1.8V，VB1＝2.0V，VB0＝0.8V，Vpass1＝Vpass0＝0.8VVpass＞Vt)如表3所示。
表3
尽管示出和描述了本发明的优选实施例，对本领域技术人员显而易见的是在其更宽的方面不脱离本发明的情况下可以作出很多变化和修改。本发明包括SOI衬底，以及FinFET、环栅等所有先进的结构，也可以用P型MOSFET代替N型MOSEFT；可能有许多工艺和版图实现方案；可能有多种用于栅极集成的阻变材料；本发明包括基于阻变材料特性的对操作方法的改进，以及为改善存储特性对操作电压表的优化。
Claims (4)
1.一种基于阻变栅介质的1.5T动态存储单元阵列，包括若干个呈阵列排布的1.5T动态存储单元，所述1.5T动态存储单元包括：晶体管，包括源极、漏极和控制栅极；存储节点，即所述晶体管控制栅极的栅介质，位于晶体管控制栅极和硅衬底之间，存储电阻变化；字线，连接到所述晶体管的控制栅极；位线，连接到所述晶体管的漏极；源线，连接到所述晶体管的源极；其特征在于，所述的存储单元中，包括读管(201)，起到选通、限流的作用，编程部件(202)，位线(203)，读字线(204)，代表读管(201)的字线，编程字线(205)，所述读字线(204)连接所述晶体管的控制栅极，所述编程字线(205)连接所述编程部件(202)的一端，所述编程部件(202)的另一端连接于所述晶体管的源极；
栅极(206)使用具有阻变特性材料HfOx；所述栅极(206)有高、低阻不同状态，其中高阻、低阻之间转变可逆；
在编程字线(205)和位线(203)之间施加一定电压，留过的电流大小不同；
以及在所述编程部件(202)的HfOx厚度上增设掩膜板(406)。
2.按权利要求1所述的基于阻变栅介质的1.5T动态存储单元阵列，其特征在于，
读取时在字线、源线、位线之间施加一定电压，可根据不同大小的电流判断“0”和“1”。
3.按权利要求2所述的基于阻变栅介质的1.5T动态存储单元阵列，其特征在于，
在1和0两状态的读取电流相差20～500倍。
4.按权利要求2所述的基于阻变栅介质的1.5T动态存储单元阵列，其特征在于，对dataretention的要求大于64ms。
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| Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
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| CN (1) | CN103123804B (zh) |
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|---|---|---|---|---|
| CN102208531A (zh) * | 2011-03-29 | 2011-10-05 | 清华大学 | 一种高密度电阻型随机存储单元 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102007042879B3 (de) * | 2007-09-08 | 2009-06-10 | Qimonda Ag | Speichervorrichtung mit Bewertungsschaltung für die elektrische Ladung einer Speicherzelle |
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