CN102544012A - Mos结构的存储单元、阵列、存储器及其操作方法 - Google Patents

Abstract

本发明提供一种MOS结构的存储单元、阵列、存储器及其操作方法，属于嵌入式存储器技术领域。该存储单元包括其包括源极、漏极和栅极的MOS晶体管结构，所述MOS晶体管结构的栅介质层为具有阻变存储特性的栅存储介质层。该存储阵列包括多个按行和列排列的该存储单元，该存储器包括该存储阵列。该发明突破性地在MOS晶体管的栅介质层上应用具有阻变存储特性的材料，在使其具有多次可编程存储、非挥发存储特性的同时，其易集成于前端结构中，并易于与32nm高kCMOS逻辑工艺前端兼容。另外，读写操作简单，尤其适合于嵌入式非挥发存储应用。

Description

MOS结构的存储单元、阵列、存储器及其操作方法

技术领域

本发明属于嵌入式存储器技术领域，涉及MOS晶体管结构的存储单元，尤其涉及MOS晶体管结构的栅介质层具有阻变存储特性的存储单元、存储阵列、存储器及其操作方法。

背景技术

传统的动态随机存储器（DRAM）的存储单元典型地包括两个元件，也就是存储电容器C和存取晶体管T，构成1T1C的结构。图1是一个传统的动态随机存储器阵列结构，其中100至108是存取晶体管，109至111是位线，112至114是字线，115至117是位线上的寄生电容，118至126是存储电容器。下面以操作存取晶体管100和存储电容器118构成的存储单元为例说明传统的动态随机存储器的工作过程。在写操作阶段，数据值被放在位线109上，字线112则被提升，根据数据值的不同，存储电容器118或者充电，或者放电，具体地，写入数据为1时，存储电容器118充电，写入数据为0时，存储电容器118放电。在读操作阶段，位线109首先被预充电，当使字线112有效时，在位线电容115和存储电容器118之间放生了电荷的重新分配，这时位线上的电压发生变化，这一变化的方向决定了被存放数据的值。1T1C结构动态随机存储器是破坏性的，这就是说存放在单元中的电荷数量在读操作期间被修改，因此完成一次读操作之后必须再恢复到它原来的值。于是完成读操作之后紧接着就是刷新操作,进行刷新操作之后才能进行下一步的读写操作。

这种1T1C结构动态随机存储器依靠存储电容器存储数据，于是存储电容必须足够大以保证存储的可靠性，但是大电容的存在不仅占用面积，而且在半导体工艺中特征尺寸（例如32nm以下）越来越小的发展趋势下，制造大电容是非常困难的，这带来了物理或工艺实现上的障碍。因此，传统的1T1C DRAM单元是难于按比例缩小（scaling down）的，并且与标准CMOS工艺兼容性较差。

进一步，随着半导体工艺技术的发展，关键尺寸不断减小，氧化铪作为高k介质材料开始在MOS器件结构中（特别是在其前端结构的栅存储介质层）广泛应用。由于随着半导体器件尺寸的不断缩小，电阻型存储器越体现出其优越性、并有可能替代现有的闪存技术。因此，作为半导存储介质层的二元金属氧化物中，铪的氧化物（HfOx，1＜x≤2）由于在小特征尺寸的MOS器件中并不是新引入的材料。另外，基于铪的氧化物的电阻型存储器的转换速度可以达到5纳秒，明显具有操作速度快的优势，且具有更优越的数据保持能力。因此，基于铪的氧化物的电阻型存储器被广泛研究。

但是，现有技术中基于铪的氧化物的电阻型存储器的结构主要是简单的MIM（金属-介质-金属）结构类型的存储器，其仅适用形成于CMOS的后端结构中。

 有鉴于此，有必要提出一种新型的嵌入式的动态随机存储器。

发明内容

本发明要解决的技术问题是，基于金属氧化物的存储特性，提出一种新型的MOS晶体管结构的栅介质层具有阻变存储特性的存储单元、存储阵列、存储器及其操作方法。

按照本发明的一个方面，提供一种存储单元，其包括源极、漏极和栅极的MOS晶体管结构，所述MOS晶体管结构的栅介质层为具有阻变存储特性的栅存储介质层。

优选地，所述具有阻变存储特性的栅存储介质层为HfOx，其中1＜x≤2；此时，所述存储单元可以为动态随机存储单元。

在其它实例中，所述具有阻变存储特性的栅存储介质层可以为氧化铝、氧化钛、氧化锆或HfSi_xO_y，其中1≤x≤2，1<y≤4。

所述具有阻变存储特性的栅存储介质层还可以为包含氧化硅层和阻变存储特性的金属氧化物层的叠层结构。

优选地，所述存储单元还包括与所述漏极连接的位线、与所述栅极连接的字线、与所述源极连接的源线。

优选地，所述存储单元以32纳米节点或32纳米节点以下的CMOS前端逻辑工艺形成。

按照本发明的又一方面，提供一种以上所述的存储单元的操作方法，其中：

写操作时，在所述存储单元的栅极和漏极之间偏置写操作电信号以使所述具有阻变存储特性的栅存储介质层发生电阻态转变；

读操作时，在所述存储单元的栅极和漏极之间偏置第一电信号、所述存储单元的源极和漏极之间偏置第二电信号，以读取所述栅极的栅极分流大小来区分存储状态。

按照本发明提供的写操作方法的实施例，其中，所述写操作为写“1”操作，所述写操作电信号为使所述栅存储介质层由高阻态向低阻态转换的写“1”操作电信号；所述写操作为写“0”操作，所述写操作电信号为使所述栅存储介质层由低阻态向高阻态转换的写“0”操作电信号。

按照本发明提供的写操作方法的实施例，其中，所述操作方法还包括激活操作；在激活操作时，在所述存储单元的栅极上偏置激活操作电信号以使所述栅介质层的阻变特性被激活。

按照本发明的再一个方面，提供一种存储阵列，其包括按n行和m列排列的以上所述的存储单元、m条位线、n条字线以及n条源线，所述位线按列排列，所述字线和所述源线按行排列，每个所述存储单元位于每条所述位线与每条所述字线的交叉点处；其中，n为大于或等于2的整数，m为大于或等于2的整数。

按照本发明的还一个方面，提供一种存储器，包括：

以上所述及的存储阵列；

行译码器；

列译码器；

灵敏放大器；

字线驱动模块；

位线驱动模块；以及

逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。

本发明的技术效果是，该发明突破性地在MOS晶体管的栅介质层上应用具有阻变存储特性的材料，在使其具有多次可编程存储、非挥发存储特性的同时，其易集成于前端结构中，并易于与32nm 高k CMOS逻辑工艺前端兼容。另外，读写操作简单，尤其适合于嵌入式非挥发存储应用。

附图说明

图1是一个传统的动态随机存储器阵列结构。

图2是按照本发明实施例提供的存储单元结构示意图。

图3是图2中的存储单元的编程原理示意图。

图4是按照本发明提供的存储阵列的结构示意图。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解。并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。

图2所示为按照本发明实施例提供的存储单元结构示意图。本发明的存储单元是基于MOS管的结构，在该实施例中存储单元200通常地包括源极220、漏极230、栅极210以及栅存储介质层240，源极220和漏极230之间可以在一定电压条件下形成沟道。在该实施例中，源极220和漏极230通过对p型衬底进行N+构图掺杂、然后构图沉积金属硅化物形成，衬底的具体导电类型不受本发明实施例限制。栅存储介质层240可以选择用具有阻变存储特性的金属氧化物材料制成，例如可以为氧化铪，氧化铝，氧化钛，氧化锆或HfSi_xO_y（1≤x≤2，1<y≤4）等氧化物；为了保证良好的硅-介质界面，栅存储介质层207也可以采用包含氧化硅层和阻变特性的金属氧化物层的叠层结构，例如，HfO₂/SiO₂，ZrO₂/SiO2等叠层结构。较佳地，栅存储介质层240选择用HfOx（1＜x≤2）作为存储介质层，这样，在32nm工艺节点以下时，该存储单元相比于32nm工艺节点以下的采用具有高k特性的氧化铪作为栅介质的MOS器件，其栅极同样是基于铪基的材料，HfOx相比于32nm工艺节点以下的MOS器件的高k特性的氧化铪栅存储介质层，其主要区别在于Hf与O的成分比的差异，因此，未在MOS器件的前端制造中引入新的元素，易于与现有的CMOS工艺兼容，特别是易于与45纳米工艺节点以下的CMOS工艺兼容。

具体地，HfOx的栅存储介质层240可以通过在源极220和漏极230之间的硅衬底上以ALD（原子层淀积）、PVD（物理气相淀积）等方法构图形成。同样地，栅极210上偏置电压时，基于MOS结构的基本原理，会基于栅极210、栅存储介质层240、栅存储介质层240之下的半导体衬底形成MOS电容，从而可以实现栅极210对沟道的控制。在发明中，源极和漏极之间偏置电压时，栅存储介质层240之下的沟道的电流大小并不只是与栅极210之上的电信号有关，还与栅存储介质层240所在的电阻状态有关系，其具体存储机理将在以下详细描述。

以HfOx作为栅存储介质层时，优选地，栅极210采用金属栅。但是，需要说明的是，栅极210的具体材料不是限制性的，本领域技术人员在考虑存储的存储特性时，可以去选择应用各种导电特性良好的材料作为栅极210，例如多晶硅栅。

另外，以HfOx作为栅存储介质层时，HfOx可能存在存储状态不够稳定的缺点，结合该存储单元的前端嵌入式的结构特点，较佳地，可以将存储单元200应用为动态随机存储单元，结合HfOx的存储稳定性，在每隔预定时间段（例如一个小时）对存储单元200进行刷新操作。

    继续如图2所示，存储单元200的源极220、漏极230和栅极210分别与存储阵列中的字线（Wordline）201、源线（Sourceline）202、位线（Bitline）203电连接。通过在字线201、源线202、位线203共同作用偏置一定信号后，实现对存储单元的控制。

图3所示为图2中的存储单元的编程原理示意图。在该发明中，由于栅存储介质层240不但可以用来形成MOS电容以控制沟道电流、还可以在高阻态和低阻态之间转换，因此可以利用栅存储介质层240的电阻态变化后对沟道的电流的影响来区分状态。如图3所示，左边为状态“0”时的示意图，右边为状态“1”时的示意图。处于状态“0”时，栅存储介质层240处于高阻态，其基本表现为绝缘特性，当栅极210偏置第一电压（使沟通开启的电压、也即大于阈值电压Vth）、源极220偏置第二电压、漏极230接地时，沟道被开启而会形成较大的沟道电流，沟道电流从源极220流向漏极230的过程中，在源极220附近的初始沟道电流I1相对较大，由于第二电压和第一电压之间存在电压偏差（例如第二电压大于第一电压），会有一小部分沟道电流I1被分流至栅极210，从而形成栅极分流I3，I3是穿过栅存储介质层240形成的，由于栅存储介质层处于电阻较高的高阻态，因此I3相对较小（例如I3仅为I1的百分之一到万分之一大小）。最终流向漏极230的沟道电流I2相对较大（如图3中所示意，I2基本与I1相等）。在不考虑衬底分流等情况下，I1基本等于I2和I3的和。在该实施例中，以栅极210偏置第一电压、源极220偏置第二电压、漏极230接地时，读取栅极210的栅极电流I3来定义存储状态（例如，“0”状态）。

继续如3所示，栅极210上偏置Set电压信号，以将栅存储介质层240编程至低阻态，例如，Set电压信号可以为电压脉冲信号，但是Set电压信号的具体形式不受本发明实施例限制，其可以为本领域技术人员所使用的各种将栅存储介质层240编程为低阻态的信号。

同样地，MOS 管为201为字线（Wordline)，202、203分别为源线（Sourceline)和位线(Bitline), 栅极204使用具有阻变特性材料，如HfOx。由于204有绝缘、高阻、低阻三种不同状态，其中高阻、低阻之间转变可逆，分别由SET和RESET电压转变；而从绝缘态到高/低阻的过程叫做FORMING。读取时在201、202和203之间施加一定电压，可根据不同大小的电流判断“0”和“1”。完成Set过程以后，栅存储介质层240处于低阻态，栅极210再次偏置同样的第一电压（使沟通开启的电压、也即大于阈值电压Vth）、源极220再次偏置同样的第二电压、漏极230接地时，沟道同样会被开启而会形成较大的沟道电流，沟道电流从源极220流向漏极230的过程中， 由于第二电压和第一电压之间存在电压偏差（例如第二电压大于第一电压），此时栅存储介质层240不再绝缘，而是具有一定阻值，相当于在源极220和漏极230之间增加了一个的电阻，从而增加了新的电流通路，也即会有一部分沟道电流I1被分流至栅极210，从而形成栅极分流I5，I5是穿过栅存储介质层240形成的，由于栅存储介质层处于电阻较低的低阻态，因此I5相对较大（例如I3为I1的十分之一到二分之一大小）。最终流向漏极230的沟道电流I4相对减小（如图3中所示意，I4大大小于I1，例如为I1的十分之一）。在不考虑衬底分流等情况下，I1基本等于I4和I5的和。在该实施例中，以栅极210偏置第一电压、源极220偏置第二电压、漏极230接地时，读取栅极210的栅极电流I5来定义存储状态（例如，“1”状态）。

因此，由于栅存储介质层的阻态变化，可以引起栅极的电流变化，从而可以从栅极分流来区分存储状态（例如通过I3和I5的大小来区分存储状态）。

当然，在“0”状态下和“1”状态下，如果漏极的电流分别足以用来区分存储状态，也可以来读取漏极230的沟道电流（I2、I4）来分别区分存储状态。

同理，在栅极210上偏置Reset电压信号，以将栅存储介质层240编程至高阻态，例如，Reset电压信号可以为电压脉冲信号，但是Reset电压信号的具体形式不受本发明实施例限制，其可以为本领域技术人员所使用的各种将栅存储介质层240编程为高阻态的信号。通过将栅存储介质层240编程，可以将存储单元20由“1”状态写为“0”状态。

图4所示为按照本发明提供的存储阵列的结构示意图。在该实施例中，多个图2所示实施例的存储单元按行和列的形式排列形成存储阵列300，其为（m+1）列×（n+1）行的存储阵列（m、n为大于或等于2的整数），但是存储阵列300的具体大小不是限制性的。以第一行、第一列的存储单元200为例，其位线203为存储阵列的BL1（第一列位线）、字线201为存储阵列的WL1（第一行字线）、源线202为存储阵列的SL1（第一行源线）。

以下说明图2所示的存储单元置于阵列中时的具体读操作、写操作的方法。

在该实施例中，栅存储介质层240在电压偏置信号作用下发生电阻转变。在写“1”的过程中，字线WL上偏置大于或等于V_set的电压时、栅存储介质层240由高阻态（“0”）向低阻态（“1”）转变（也即“Set”过程）；在写“0”过程中，栅存储介质层240由低阻态（“1”）向高阻态（“0”）转变（也即“Reset”过程）。读的过程中，在位线BL、字线WL上分别偏置电压实现源极的沟道电流的读取。具体电压操作列表如以下所示。

表一、图4所示存储单元的操作列表

表一中：

V_pro：写“1”时位线电压；

V_era：写“0”时位线电压；

V_set: 栅存储介质层240的阻变特性材料的Set电压，阻变材料将由高阻值转变为低阻值；

V_reset: 栅存储介质层240阻变特性材料的Reset电压，阻变材料由低阻值转变为高阻值；

V_BR：读取时位线电压；

V_WR：读取时字线电压。

以上具体数值由工艺情况和阵列干扰情况来确定。

如果存储单元200中的栅存储介质层240在初次编程时，需要通过激活操作（Forming）来使栅存储介质层240具有存储特性。因此，图2所示的存储单元还可包括激活操作步骤。以下说明图2所示的编程单元置于阵列中时的具体Forming的方法。

表二、图4所示存储单元的Forming操作列表

其中，V_{BL_For}为进行Forming操作时偏置于位线上的电压，V_Forming为进行Forming操作时偏置于字线上的电压。

由以上所述可知，存储单元200基于单个MOS结构形成，明显区别于传统的MIM结构，易集成于前端结构中；采用高k金属氧化物的阻变材料时（例如HfOx）。易于与32nm 高k CMOS逻辑工艺前端兼容；并且读写操作简单，1和0两状态的读取电流可能相差20~500倍（栅极分流的比值）；尤其适合于嵌入式非挥发存储应用。

进一步，本发明还提供使用以上所示实施例的存储器，该存储器包括如图4所示的存储阵列，与其他存储器相同，该发明的存储器同样还包括行译码器、列译码器、灵敏放大器、字线驱动模块、位线驱动模块、逻辑控制模块。逻辑控制模块的功能是控制字线驱动模块和位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。其中，选中行选中列的位线电流（也即流过编程管的栅介质层的电流）变化可通过灵敏放大器分辨，并与Iref（参考电流）比较，得到读出数据。行地址数输入行译码器，用于选中阵列中的WWL和RWL，列地址输入列译码器。

以上例子主要说明了本发明的存储单元、使用该存储单元的存储阵列、包括该存储阵列的存储器以及各种操作方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (12)

1.一种存储单元，其特征在于，所述存储单元为包括源极、漏极和栅极的MOS晶体管结构，所述MOS晶体管结构的栅介质层为具有阻变存储特性的栅存储介质层。

2.如权利要求1所述的存储单元，其特征在于，所述具有阻变存储特性的栅存储介质层为HfOx，其中1＜x≤2。

3.如权利要求1所述的存储单元，其特征在于，所述具有阻变存储特性的栅存储介质层为氧化铝、氧化钛、氧化锆或HfSi_xO_y，其中1≤x≤2，1<y≤4。

4.如权利要求1所述的存储单元，其特征在于，所述具有阻变存储特性的栅存储介质层为包含氧化硅层和阻变存储特性的金属氧化物层的叠层结构。

5.如权利要求1或2或3或4所述的存储单元，其特征在于，所述存储单元还包括与所述漏极连接的位线、与所述栅极连接的字线、与所述源极连接的源线。

6.如权利要求1或2或3或4所述的存储单元，其特征在于，所述存储单元以32纳米节点或32纳米节点以下的CMOS前端逻辑工艺形成。

7.一种如权利要求1所述的存储单元的操作方法，其特征在于：

 写操作时，在所述存储单元的栅极和漏极之间偏置写操作电信号以使所述具有阻变存储特性的栅存储介质层发生电阻态转变；

读操作时，在所述存储单元的栅极和漏极之间偏置第一电信号、所述存储单元的源极和漏极之间偏置第二电信号，以读取所述栅极的栅极分流大小来区分存储状态。

8.如权利要求7所述的写操作方法，其特征在于，所述写操作为写“1”操作，所述写操作电信号为使所述栅存储介质层由高阻态向低阻态转换的写“1”操作电信号。

9.如权利要求7所述的写操作方法，其特征在于，所述写操作为写“0”操作，所述写操作电信号为使所述栅存储介质层由低阻态向高阻态转换的写“0”操作电信号。

10.如权利要求7所述的写操作方法，其特征在于，所述操作方法还包括激活操作；在激活操作时，在所述存储单元的栅极上偏置激活操作电信号以使所述栅介质层的阻变特性被激活。

11.一种存储阵列，其特征在于，包括多个权利要求1-2中任一所述的按n行和m列排列的存储单元、m条位线、n条字线以及n条源线，所述位线按列排列，所述字线和所述源线按行排列，每个所述存储单元位于每条所述位线与每条所述字线的交叉点处；其中，n为大于或等于2的整数，m为大于或等于2的整数。

12.一种存储器，其特征在于，包括：

权利要求11所述的存储阵列；

行译码器；

列译码器；

灵敏放大器；

字线驱动模块；

位线驱动模块；以及

逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。

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