CN114171080A - 嵌入式半导体随机存取存储器结构及其控制方法 - Google Patents

嵌入式半导体随机存取存储器结构及其控制方法 Download PDF

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Abstract

本发明公开一种嵌入式半导体随机存取存储器结构及其控制方法，属于半导体存储器技术领域。本发明存储器结构包括一个用于存储信息的铁电存储单元和一个连接存储单元的隧穿场效应晶体管，隧穿场效应晶体管用于对所述的铁电存储单元进行控制，进行写操作和读操作。多个所述存储器结构组成半导体存储器阵列，其控制方法包括写0、写1、读取和重写步骤。本发明利用隧穿场效应晶体管单向导通特性和极低漏电流特性，可以降低存储器阵列的操作电压和功耗、提升存储器集成密度，适用于半导体存储器芯片的制造，且其控制方法和电路也较为简单。

Description

嵌入式半导体随机存取存储器结构及其控制方法
技术领域
本发明属于半导体存储器技术领域，具体涉及一种嵌入式随机存取存储器结构及其控制方法。
背景技术
从信息技术发展趋势来看，超低功耗集成电路应用已经成为主流方向。移动计算与通信、智能硬件、物联网、可穿戴式设备、生物医疗芯片等便携式和植入式芯片已经在电子产品占据了较高比例并快速增长。对于这些移动式设备而言，功耗直接影响其用户体验和可靠性。然而，随着集成电路的特征尺寸按照“摩尔定律”不断等比例地减小，集成电路的功耗却一直在上升，静态功耗将逐渐超过动态功耗，成为减缓或者限制半导体技术进一步发展的瓶颈因素。因此，如何降低芯片功耗已经成为集成电路技术的核心问题。
存储器是电子信息处理系统中不可或缺的组成部分。在过去，依靠CMOS工艺的不断进步，存储器的性能得以不断提高。但近年来，一方面，尺寸微缩导致的晶体管漏电问题越来越严重，在增大存储器功耗的同时，恶化了存储单元的保持特性，存储器的发展遇到较为明显的瓶颈；另一方面，人工智能和物联网等领域的快速发展又对存储器的容量、速度以及功耗等性能指标提出了更高的要求。在这样的背景下，由于嵌入式动态随机存取存储器(Embedded Dynamic Random Access Memory，eDRAM)具有高密度、宽带宽以及读取速度快等特点，可提高系统的整体性能，因此，嵌入式动态随机存取存储器在近年来备受关注。
动态随机存取存储器为保持存储信息的正确性，需要刷新操作。存储单元中的晶体管漏电流越大，存储的信息越容易被破坏，刷新操作需要的周期越短，刷新操作带来的功耗越高。为解决这一问题，独立动态随机存取存储器对其存储单元中的晶体管结构进行了特殊设计，比如采用埋栅结构来增加沟道长度，降低漏电流。但独特的晶体管结构设计，增加了与逻辑器件集成、实现嵌入式存储的工艺难度。为此，嵌入式动态随机存取存储器通常采用以下两种方法，一种是1T1C的存储单元结构，控制管T选用同一节点的IO CMOS器件，从而导致单个存储器面积增大、存储容量下降；另一种是采用多T的存储单元结构，用CMOS的栅电容等作为存储电容，但其存储窗口较小，保持性能较差。
然而，隧穿场效应晶体管(TFET,Tunneling Field-Effect Transistor)采用带带隧穿(BTBT)新导通机制，通过栅电极控制源端与沟道交界面处隧穿结的隧穿宽度，使得器件导通时，源端价带电子隧穿到沟道导带形成隧穿电流，器件关断时，仅有源端导带少量的电子漂移至漏端导带。因而隧穿场效应晶体管在突破传统MOSFET亚阈值斜率理论极限值的同时，大幅度降低了器件的关态漏电流，具有极低的静态功耗和动态功耗。因此，用隧穿场效应晶体管作为控制管，无需对存储单元进行刷新操作，可以提升存储器的保持特性，进而降低功耗。同时，用于逻辑和存储功能的隧穿场效应晶体管结构相同，且均与现有CMOS工艺兼容，无需增加工艺成本和单个存储器的面积，即可集成在同一块芯片中。
铁电电容比相同体积的介电电容极化强度大，多出了铁电极化的部分。用铁电电容替换介电电容、MOS栅电容等作为存储电容，在同一工艺节点下可以获得更大的存储窗口，从而可以进一步减小单个存储器的面积，增大集成度。由于铁电极化可以在不加电压时保持原有极化强度，且改变此极化强度是电压驱动，只在铁电极化翻转过程中产生电流，因此，用铁电电容作为存储单元具有低功耗和长保持时间等优良特性。另外，铪基铁电材料具有操作电压低、翻转速度快、CMOS工艺兼容性良好以及尺寸微缩性良好等优点，可利用CMOS工艺后端集成的方法制备铪基铁电电容器，与上述隧穿场效应晶体管集成在同一块芯片中。
发明内容
本发明的目的在于提出一种嵌入式半导体随机存取存储器结构及其读写方法，该存储器结构采用一种铪基铁电电容作为铁电存储单元，与隧穿场效应晶体管采用独特方式连接进行读写等操作，从而达到降低操作电压和功耗、增加集成密度等目的。
为达到上述发明目的，本发明提出了一种嵌入式半导体随机存取存储器结构，该存储器结构包括一个铪基铁电电容作为存储单元和一个用于对存储单元进行操作的隧穿场效应晶体管，其中，铪基铁电电容由铪基铁电材料层、金属上极板和金属下极板构成，所述的隧穿场效应晶体管包括一个源极、一个漏极、一个低掺杂沟道区和一个栅极。所述隧穿场效应晶体管的栅极与多条字线中的任意一条相连接，其源极与多条位线中的任意一条相连接，其铁电电容器的两端分别连至所述隧穿场效应晶体管的漏极和多条板线中的任意一条，通过控制隧穿场效应晶体管的栅极来控制加到铪基铁电电容的金属上极板上的电压大小，实现对存储单元的选择作用。
对这种嵌入式半导体随机存取存储器进行控制的方法包括写1、写0和读取三个步骤。
对所述写1的步骤为：对与所述半导体存储器结构相连的板线施加第一个电压；对与所述半导体存储器结构相连的字线施加第二个电压；对与所述半导体存储器结构相连的位线施加第三个电压；由此使所述半导体存储器结构中隧穿场效应晶体管的源结正偏，其导通电流为扩散电流，铁电极化方向翻转指向板线，该存储器结构中的信息被写为1。
进一步地，所述第一个电压为0V；所述第二个电压的范围为VD；所述第三个电压为VB。VD的范围为0V到2V，VB的范围为0V到6V，根据实际电路设计进行选择。
对所述写0的步骤为：对与所述半导体存储器结构相连的位线施加第四个电压；对与所述半导体存储器结构相连的字线施加第五个电压；对与所述半导体存储器结构相连的板线施加第六个电压；由此使所述半导体存储器结构中隧穿场效应晶体管的源结反偏，其导通电流为带带隧穿电流，铁电极化方向翻转为由板线指向金属上极板，该存储器结构中的信息被写为0。
进一步地，所述第四个电压为0V；所述第五个电压为VA；所述第六个电压为VA。VA的范围为0V到5V，根据实际电路设计进行选择。
对所述读取的步骤为：将与所述半导体存储器结构相连的位线浮置；对与所述半导体存储器结构相连的字线施加第七个电压；对与所述半导体存储器结构相连的板线施加第八个电压；由此使所述半导体存储器结构中隧穿场效应晶体管导通,铁电极化发生翻转,位线电压抬升，基于所述位线电压变化量的大小,存储在存储器结构中的数据被读取。
进一步地，所述第七个电压为VA；所述第八个电压的范围为VA。VA的范围为0V到5V，根据实际电路设计进行选择。
由本发明所提出的存储器结构组成半导体存储器阵列。上述控制方法，可以用于对阵列中的存储器结构进行操作。具体地，在对阵列中的存储器结构进行写入操作时，需要先对全部存储器结构写1，再对个别存储器结构进行写0操作。在对某一行中的所有存储器结构进行读取操作以后，需要对这一行中的所有存储器结构进行重写操作。
对所述半导体存储器阵列重写的步骤为：对所述半导体存储器阵列中的某一行字线施加第九个电压；对所述半导体存储器阵列中的对应行板线施加第十个电压；对其余行的字线施加第十一个电压；对其余行的板线施加第十二个电压；对这一行中存储信息为0的存储器结构所连位线施加第十三个电压；对这一行中存储信息为1的存储器结构所连位线施加第十四个电压。由此使这一行中所有存储器结构中的隧穿场效应晶体管导通，原有存储信息为0的存储器结构，其铁电极化翻转为由板线指向金属上极板,该存储器结构中的信息被重写为0。再对所述半导体存储器阵列中的对应行字线施加第十五个电压，对所述半导体存储器阵列中的对应行板线施加第十六个电压，原有存储信息为1的存储器结构，其铁电极化翻转为指向板线，该存储器结构中的信息被重写为1。
进一步地，所述第九个电压为VA；所述第十个电压的范围为VA；所述第十一个电压为0V；所述第十二个电压为VA；所述第十三个电压为0V；所述第十四个电压为VB；所述第十五个电压为VD；所述第十六个电压为0V。VA的范围为0V到5V，VB的范围为0V到6V，VD的范围为0V到2V，根据实际电路设计进行选择。
本发明嵌入式半导体随机存取存储器结构的控制方法，采用隧穿场效应晶体管对铁电存储单元进行读写等操作，隧穿场效应晶体管的单向导通特性和极低漏电流特性可以降低存储器功耗和操作电压、增加存储器集成密度、增强存储器保持特性，铪基铁电存储单元可以增大存储窗口、增加存储器集成密度、增强存储器保持特性。本发明在获得更低功耗、更低操作电压和更高集成密度的同时，也非常适用于已有的CMOS工艺集成,而且,其控制方法及控制电路也较为简单。
附图说明
图1为一个典型的铁电存储单元的剖面图。
图2为一个典型的隧穿场效应晶体管的剖面图。
图3为本发明提供的一种嵌入式半导体随机存取存储器结构的概要等效电路图。
图4为本发明提供的一种嵌入式半导体随机存取存储器结构实施例的截面图。
图5为本发明提供的一种嵌入式半导体随机存取存储器结构实施例的俯视图。
图6为本发明提供的一种嵌入式半导体随机存取存储器结构实施例的等效电路图。
图7为本发明提供的对所述半导体存储器阵列控制方法实施例进行写1的等效电路图。
图8为本发明提供的对所述半导体存储器阵列控制方法实施例进行写0的等效电路图。
图9为本发明提供的对所述半导体存储器阵列控制方法实施例进行读取的等效电路图。
图10为本发明提供的对所述半导体存储器阵列控制方法实施例进行重写的等效电路图。
图中：
1——金属上极板； 2——铁电层；
3——金属下极板； 4——轻掺杂半导体衬底；
5——N型掺杂漏区； 6——P型掺杂源区；
7——栅介质层； 8——栅；
9——隧穿场效应晶体管； 10——铁电存储单元；
11——STI隔离； 12——侧墙；
13——字线； 14——位线；
15——板线； 16——通孔。
具体实施方式
下面将参照附图对本发明的一个示例性实施方式做进一步说明。需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
图1为一个典型的铁电存储单元的剖面图，图2为一个典型的隧穿场效应晶体管的剖面图，图4为本发明所提供的一种存储器结构的截面图，图1、2、4中展示的仅为本发明提供的一种可能的铁电存储单元结构和隧穿场效应晶体管结构，还可以对其结构进行不同的变换，如铁电存储单元采用沟槽结构、叠层结构等，隧穿场效应晶体管采用垂直纳米线结构、鳍形栅结构等。
图5为本发明所提供的一种存储器结构及其互连线的俯视图。如图4和图5，轻掺杂半导体衬底，可以是P型或者N型。栅介质为SiO2，或者HfO2、HfxLayO等高介电常数栅介质。栅极导电层为n型掺杂的多晶硅，或者TiN、TaN等金属材料。采用二氧化硅和氮化硅等介质材料构成的侧墙结构。P型重掺杂区域作为隧穿场效应晶体管的源极与位线相连；N型重掺杂区域作为隧穿场效应晶体管的漏极与存储单元相连；铪基铁电材料层、金属上极板和金属下极板一起作为存储单元，金属上、下极板的材料可以是TiN、TaN等金属材料。在读写操作中，可以通过控制隧穿场效应晶体管的栅极来控制加到金属上极板上的电压大小，实现对存储单元的选择作用。
图6为本发明提供的一种存储器结构控制方法的等效电路图。如图6所示,位线BL与所述隧穿场效应晶体管的源极相连接，字线WL与所述隧穿场效应晶体管的栅极相连接,板线PL与所述铁电存储单元的金属下极板相连。所述铁电存储单元的金属上极板与所述隧穿场效应晶体管的漏极相连，该节点被命名为SN(Storage Node)。由多个如图4所示存储器结构可以构成一个半导体存储器阵列，如图7、图8、图9和图10分别为对一个半导体存储器阵列进行写1、写0、读取和重写的等效电路图。
具体的说,对半导体存储器阵列写入信息时，需要先对所有存储器结构进行写1操作，然后再对个别存储器结构进行写0操作。
其中，对半导体存储器阵列进行写1的步骤如图7所示：
对所有板线PLn(n＝1,2,3)全部施加电压0V；
对字线WLn(n＝1,2,3)施加电压1V，对其余字线WLn(n＝2,3)，施加电压0V；
对所有位线BLn(n＝1,2,3,4)全部施加电压3.5V；
当VWL1＝1V，VBLn(n＝1,2,3,4)＝3.5V时，隧穿场效应晶体管的源结正偏，有扩散电流经过，将位线电压传输至铁电存储单元的上极板。当PL1为0V时，铁电存储单元两端电压大于其矫顽电压，铁电极化翻转为由上极板指向板线，相应存储器结构的存储信息变为1。
对半导体存储器阵列进行写0的步骤如图8所示：
将个别需要写0的存储器结构对应的位线电压降低至0V，如BL1和BL4，其余位线电压保持为3.5V，如BL2和BL3；
所选择行的字线电压上升到3V，即WL1电压上升到3V，其余字线WLn(n＝2,3)电压下降到0V。
对板线PL1施加电压3V，对其余板线，如PLn(n＝2,3)，施加电压0V；
对于需要写0的存储器结构，其隧穿场效应晶体管的源结反偏，铁电极化翻转为由板线指向金属上极板，存储信息变为0。对于信息保持为1的存储器结构，其铁电存储单元两端电压方向与写1时相同，不会使铁电极化发生翻转，存储信息保持为1。完成写0操作以后，将板线PL1电压、位线BLn(n＝2,3)电压、字线WL1电压依次降低到0V，可以保证各存储器结构中信息保持在写入信息不变，之后各存储器结构进入保持状态。
对半导体存储器阵列进行读取的步骤如图9所示：
将所有位线BLn(n＝1,2,3,4)设置为浮置状态；
对字线WL1施加电压3V，对其余字线WLn(n＝2,3)施加电压0V；
对板线PL1施加电压3V，对其余板线PLn(n＝2,3)施加电压0V；
与写0操作同理，此时WL1行的各铁电存储单元上所加电压均超过其矫顽电压，其铁电极化翻转为由板线指向上极板，铁电存储单元中的电荷量发生改变，变化的电荷量将在铁电电容与位线电容之间重新分配，导致位线电压升高。存1的存储器结构，铁电极化改变量会大于存0的存储器结构，其位线电压的稳定值也会高于存0存储器结构连接的位线。通过读取稳定状态下的位线电压值，存储器结构中存储的信息得以被读取。
由于对半导体存储器阵列进行读取的操作，破坏了存储器结构中存储的信息，因而需要对其中的信息进行重新写入。对半导体存储器阵列进行重写的步骤如图10所示：
各条字线电压与读取操作时保持一致，即对字线WL1施加电压3V，对其余字线WLn(n＝2,3)施加电压0V；
板线PL1电压与读取操作时保持一致，即对板线PL1施加电压3V，对其余板线PLn(n＝2,3)施加电压2.5V；
各条位线电压，根据所连存储器结构中存储信息的不同，分别被存储阵列外围电路中的灵敏放大器拉高至3.5V，或者拉低至0V。具体的，如果存储器结构中存储信息为1，则相应的位线电压会被拉高至3.5V。如果存储器结构中存储信息为0，则相应的位线电压会被拉低至0V。
对于位线电压为0V的存储单元，如BL1和BL4连接的存储单元，由于板线PL1上电压为3V，使得其铁电存储单元两端电压高于矫顽电压，铁电极化重新翻转为由板线指向上极板，存储信息被重写为0。完成重写0的操作以后，让板线PL1上电压下降为0V，字线WL1上电压下降为1V，则对于位线电压为3.5V的铁电存储单元，如BL2和BL3连接的存储器结构，铁电极化将重新翻转为由上极板指向板线，存储信息被重写为1。此时BL1和BL4连接的存储器结构中，铁电极化方向保持不变，存储信息保持为0。完成重写1操作以后，需要将位线BLn(n＝2,3)电压与各板线电压PLn(n＝1,2,3)同时降为0V，再将字线WL1上电压降低为0V，可保持各存储器结构中信息不变，各存储器结构进入保持状态。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种嵌入式半导体随机存取存储器结构，其特征在于，包括一个铪基铁电电容作为存储单元和一个用于对存储单元进行操作的隧穿场效应晶体管，所述铪基铁电电容由铪基铁电材料层、金属上极板和金属下极板构成，所述隧穿场效应晶体管包括一个源极、一个漏极、一个低掺杂沟道区和一个栅极，所述隧穿场效应晶体管的栅极与多条字线中的任意一条相连接，其源极与多条位线中的任意一条相连接，所述铁电电容器的两端分别连至所述隧穿场效应晶体管的漏极和多条板线中的任意一条，通过控制隧穿场效应晶体管的栅极来控制加到铪基铁电电容的金属上极板上的电压大小，实现对存储单元的选择作用。
2.一种如权利要求1所述的嵌入式半导体随机存取存储器结构的控制方法，其特征在于，包括写1、写0和读取三个步骤，其中：
所述写1的步骤为：对与所述存储器结构相连的板线施加第一个电压；对与所述存储器结构相连的字线施加第二个电压；对与所述存储器结构相连的位线施加第三个电压；由此使存储器结构中隧穿场效应晶体管的源结正偏，其导通电流为扩散电流，铁电极化方向翻转指向板线，该存储器结构中的信息被写为1；
所述写0的步骤为：对与所述存储器结构相连的位线施加第四个电压；对与所述存储器结构相连的字线施加第五个电压；对与所述存储器结构相连的板线施加第六个电压；由此使存储器结构中隧穿场效应晶体管的源结反偏，其导通电流为带带隧穿电流，铁电极化方向翻转为由板线指向金属上极板，该存储器结构中的信息被写为0；
所述读取的步骤为：将与所述存储器结构相连的位线浮置；对与所述存储器结构相连的字线施加第七个电压；对与所述存储器结构相连的板线施加第八个电压；由此使存储器结构中隧穿场效应晶体管导通,铁电极化发生翻转，位线电压抬升，基于所述位线电压变化量的大小，存储在所述存储器结构中的数据被读取。
3.如权利要求2所述的控制方法，其特征在于，多个嵌入式半导体随机存取存储器结构组成半导体存储器阵列，在对半导体存储器阵列中的存储器结构进行写入操作时，需要先对全部存储器结构写1，再对个别存储器结构进行写0操作，随后对某一行中的所有存储器结构进行读取操作以后，再对这一行中的所有存储器结构进行重写操作。
4.如权利要求3所述的控制方法，其特征在于，所述重写操作的步骤为：对所述半导体存储器阵列中的某一行字线施加第九个电压；对所述半导体存储器阵列中的对应行板线施加第十个电压；对其余行的字线施加第十一个电压；对其余行的板线施加第十二个电压；对这一行中存储信息为0的存储器结构所连位线施加第十三个电压；对这一行中存储信息为1的存储器结构所连位线施加第十四个电压；由此使这一行中所有存储器结构中的隧穿场效应晶体管导通，原有存储信息为0的存储器结构，其铁电极化翻转为由板线指向金属上极板,该存储器结构中的信息被重写为0，再对所述半导体存储器阵列中的对应行字线施加第十五个电压，对所述半导体存储器阵列中的对应行板线施加第十六个电压，原有存储信息为1的存储器结构，其铁电极化翻转为指向板线，该存储器结构中的信息被重写为1。
5.如权利要求2所述的控制方法，其特征在于，所述第一个电压为0V；所述第二个电压的范围为VD；所述第三个电压为VB，VD的范围为0V到2V，VB的范围为0V到6V。
6.如权利要求2所述的控制方法，其特征在于，所述第四个电压为0V；所述第五个电压为VA；所述第六个电压为VA，VA的范围为0V到5V。
7.如权利要求2所述的控制方法，其特征在于，所述第七个电压为VA；所述第八个电压的范围为VA，VA的范围为0V到5V。
8.如权利要求4所述的控制方法，其特征在于，所述第九个电压为VA；所述第十个电压的范围为VA；所述第十一个电压为0V；所述第十二个电压为VA；所述第十三个电压为0V；所述第十四个电压为VB；所述第十五个电压为VD；所述第十六个电压为0V，VA的范围为0V到5V，VB的范围为0V到6V，VD的范围为0V到2V。
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* Cited by examiner, † Cited by third party
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WO2023221582A1 (zh) * 2022-05-17 2023-11-23 华为技术有限公司 存储阵列及存储阵列的制备方法

Cited By (1)

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WO2023221582A1 (zh) * 2022-05-17 2023-11-23 华为技术有限公司 存储阵列及存储阵列的制备方法

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