TWI814355B - 記憶體電路、記憶體裝置及其操作方法 - Google Patents

Abstract

本發明提出一種記憶體裝置，其包含儲存電晶體、可變電容器件以及控制電晶體。可變電容器件電性連接儲存電晶體的閘極，控制電晶體串接儲存電晶體。

Description

記憶體電路、記憶體裝置及其操作方法

本發明是有關於一種儲存電路及其操作方法，且特別是有關於一種記憶體電路、記憶體裝置及其操作方法。

隨著半導體產業的蓬勃發展，半導體元件亦隨之不斷推陳出新。在許多應用領域中，半導體記憶體廣泛地運用在各類電子產品。

然而，目前的某些記憶體架構常會有巨大的漏電流，惡化數據保留。因此，基於上述原因，需要一種新的記憶體裝置，以提升效能。

本發明提出一種記憶體電路、記憶體裝置及其操作方法，改善先前技術的問題。

在本發明的一實施例中，本發明所提出的記憶體裝置包含儲存電晶體、可變電容器件以及控制電晶體。可變電容器件電性連接儲存電晶體的閘極，控制電晶體串接儲 存電晶體。

在本發明的一實施例中，可變電容器件包含上電極、下電極以及可變電容層。下電極電性連接儲存電晶體的閘極，可變電容層配置於上電極與下電極之間。

在本發明的一實施例中，可變電容層為鐵電層。

在本發明的一實施例中，記憶體裝置更包含第一接觸插塞以及第一導線。第一接觸插塞的一端接觸上電極，第一導線，接觸第一接觸插塞的另一端，第一接觸插塞位於第一導線與上電極之間。

在本發明的一實施例中，儲存電晶體包含至少一第一閘介電層、至少一第一閘電極層、第一源極/汲極擴散區與一第二源極/汲極擴散區。至少一第一閘介電層配置於一主動區上，至少一第一閘電極層配置於至少一第一閘介電層上，至少一第一閘電極層接觸一閘極接觸插塞的一端，閘極接觸插塞的另一端接觸可變電容器件的下電極。第一源極/汲極擴散區與一第二源極/汲極擴散區配置於主動區中，分別位於至少一第一閘電極層下方之相對兩側。

在本發明的一實施例中，記憶體裝置更包含第二接觸插塞以及第二導線。第二接觸插塞的一端接觸第二源極/汲極擴散區，第二導線接觸第二接觸插塞的另一端，第二接觸插塞位於第二導線與第二源極/汲極擴散區之間。

在本發明的一實施例中，控制電晶體與儲存電晶體共用第一源極/汲極擴散區，控制電晶體包含至少一第二閘介電層、至少一第二閘電極層、第三源極/汲極擴散區與第 一源極/汲極擴散區。至少一第二閘介電層配置於主動區上，至少一第二閘電極層配置於至少一第二閘介電層上，第三源極/汲極擴散區與第一源極/汲極擴散區配置於主動區中，分別位於至少一第二閘電極層下方之相對兩側。

在本發明的一實施例中，記憶體裝置更包含第三接觸插塞以及第三導線。第三接觸插塞的一端接觸第三源極/汲極擴散區，第三導線接觸第三接觸插塞的另一端，第三接觸插塞位於第三導線與第三源極/汲極擴散區之間，控制電晶體的至少一第二閘電極層做為第四導線。

在本發明的一實施例中，記憶體電路包含複數個記憶體單元，排列成陣列。每一記憶體單元包含第一記憶體裝置，第一記憶體裝置包含第一儲存電晶體、第一可變電容器件以及第一控制電晶體。第一儲存電晶體具有第一閘極、第一源極/汲極與第二源極/汲極。第一可變電容器件的一端電性連接第一儲存電晶體的第一閘極。第一控制電晶體具有第二閘極、第三源極/汲極與第四源極/汲極，第一控制電晶體的第四源極/汲極電性連接第一儲存電晶體的第一源極/汲極。

在本發明的一實施例中，第一可變電容器件的另一端透過第一導線電性連接第一驅動器，第一儲存電晶體的第二源極/汲極透過第二導線電性連接第二驅動器，第一控制電晶體的第三源極/汲極透過第三導線電性連接一第三驅動器，第一控制電晶體的第二閘極透過第四導線電性連接第四驅動器。

在本發明的一實施例中，每一記憶體單元包含一第二記憶體裝置，第二記憶體裝置包含第二儲存電晶體、第二可變電容器件以及第二控制電晶體。第二儲存電晶體具有第一閘極、第一源極/汲極與第二源極/汲極。第二可變電容器件的一端電性連接第二儲存電晶體的第一閘極。第二控制電晶體具有第二閘極、第三源極/汲極與第四源極/汲極，第二控制電晶體的第四源極/汲極電性連接第二儲存電晶體的第一源極/汲極。

在本發明的一實施例中，第一可變電容器件的另一端與第二可變電容器件的另一端共同透過第一導線電性連接第一驅動器，第一儲存電晶體的第二源極/汲極與第二儲存電晶體的第二源極/汲極共同透過第二導線電性連接一第二驅動器，第一控制電晶體的第三源極/汲極與第二控制電晶體的第三源極/汲極共同透過第三導線電性連接第三驅動器，第一控制電晶體的第二閘極透過第四導線電性連接第四驅動器，第二控制電晶體的第二閘極透過另一第四導線電性連接第四驅動器。

在本發明的一實施例中，第一儲存電晶體與第二儲存電晶體相鄰，第一、第二儲存電晶體位於第一控制電晶體與第二控制電晶體之間，第二導線位於第四導線與另一第四導線之間。

在本發明的一實施例中，本發明提出的記憶體裝置的操作方法，記憶體裝置包含儲存電晶體、可變電容器件與控制電晶體，操作方法包含以下步驟：於編程記憶體裝 置時，對控制線施予控制電壓，對位元線施予編程電壓，對字線施予零電壓，將接地線浮接，其中可變電容器件的一端電性連接儲存電晶體的第一閘極，可變電容器件的另一端電性連接字線，儲存電晶體的第一源極/汲極電性連接第一控制電晶體的第四源極/汲極，儲存電晶體的第二源極/汲極電性連接接地線，控制電晶體的第三源極/汲極電性連接位元線，控制電晶體的第二閘極電性連接控制線。

在本發明的一實施例中，編程電壓大於控制電壓，控制電壓大於零電壓。

在本發明的一實施例中，操作方法更包含：於抹寫記憶體裝置時，對控制線施予控制電壓，對位元線施予零電壓，對字線施予抹寫電壓，將接地線浮接。

在本發明的一實施例中，抹寫電壓大於控制電壓，控制電壓大於零電壓。

在本發明的一實施例中，操作方法更包含：於讀取記憶體裝置時，對控制線施予操作電壓，對位元線施予0.1倍至1.5倍操作電壓，對字線施予讀取電壓，對接地線施予零電壓。

在本發明的一實施例中，讀取電壓小於編程電壓，讀取電壓小於抹寫電壓。

在本發明的一實施例中，操作方法更包含：於未選擇記憶體裝置時，對控制線、位元線、字線及接地線皆施予零電壓。

在本發明的一實施例中，操作方法更包含：於刷新 記憶體裝置時，在每一預定時間內週期性地編程記憶體裝置。

綜上所述，本發明之技術方案與現有技術相比具有明顯的優點和有益效果。藉由本發明的技術方案，記憶體裝置不會有巨大的漏電流，強化數據保留。記憶體電路的陣列的信噪比亦得以改善。

以下將以實施方式對上述之說明作詳細的描述，並對本發明之技術方案提供更進一步的解釋。

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：

100、200、300a、300b、300c、1000:記憶體裝置

110、210、310a、310b、310c、1010:儲存電晶體

111、211、411、411’、711:第一源極/汲極

112、212、412、412’、712:第二源極/汲極

115、215、415、415’、715:第一閘極

120、220、320a、320b、320c、1020:控制電晶體

123、223、423、423’、723:第三源極/汲極

124、224、424、424’、724:第四源極/汲極

125、225、425、425’、725:第二閘極

150、250、350a、350b、350c、1050:可變電容器件

300:記憶體陣列

400、500、700、800:記憶體電路

401、40x、40y、40n、501、50x、50y、50n、601、701、702、70x-1、70x、70y、70z、70n-1、70n、801、802、80x-1、80x、80y、80z、80n-1、80n、910:記憶體單元

410、510、710、810:第一儲存電晶體

410’、510’:第二儲存電晶體

420、520、720、820:第一控制電晶體

420’、520’:第二控制電晶體

450、550、750、850:第一可變電容器件

450’、550’:第二可變電容器件

451、551、751、851:第一驅動器

452、552、752、852:第二驅動器

453、553、753、853:第三驅動器

454、554、754、854:第四驅動器

490、590、790、890:第一記憶體裝置

490’、590’:第二記憶體裝置

600、900、1030:主動區

611、612、623、611’、612’、623’、911、912、923:源極/汲極擴散區

1011:第一源極/汲極擴散區

1012:第二源極/汲極擴散區

1014:第一閘介電層

1015:第一閘電極層

1016、1026:閘極

1023:第三源極/汲極擴散區

1024:第二閘介電層

1025:第二閘電極層

1051:上電極

1052:下電極

1053:可變電容層

1071、1081:層間界層

1072、1082:高介電係數介電層

1073、1082:障蔽金屬層

1074、1084:功函數金屬層

1075、1085:阻擋金屬層

1076、1086:接觸金屬層

1091:第一接觸插塞

1092:第二接觸插塞

1093:第三接觸插塞

1905、1096:閘極間隙壁

BL、BL₁、BL_n:第三導線

CL、CL₁、CL₂、CL_n-1、CL_n:第四導線

GL、GL₁、GL₂、GL_n-1、GL_n:第二導線

WL、WL₁、WL_n-1、WL_n:第一導線

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖是依照本發明一實施例之一種記憶體裝置的電路圖；第2圖是依照本發明另一實施例之一種記憶體裝置的電路圖；第3圖是依照本發明一實施例之一種記憶體陣列於操作時的電路示意圖；第4圖是依照本發明一實施例之一種記憶體電路的電路圖；第5圖是依照本發明另一實施例之一種記憶體電路的電路圖；第6圖是依照本發明一實施例繪示一種如第4圖或第5圖所示之記憶體電路的佈局示意圖； 第7圖是依照本發明一實施例之又一種記憶體電路的電路圖；第8圖是依照本發明再一實施例之一種記憶體電路的電路圖；第9圖是依照本發明另一實施例繪示一種如第7圖或第8圖所示之記憶體電路的佈局示意圖；以及第10圖是依照本發明一實施例之一種記憶體裝置的剖面示意圖。

為了使本發明之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。另一方面，眾所週知的元件與步驟並未描述於實施例中，以避免對本發明造成不必要的限制。

請參照第1、2圖，本發明之技術態樣是一種記憶體裝置100、200，其可應用在非揮發性記憶體或揮發性記憶體，或是廣泛地運用在相關之技術環節。本技術態樣之記憶體裝置100、200可達到相當的技術進步，並具有產業上的廣泛利用價值。以下將搭配第1、2圖來說明記憶體裝置100、200之具體實施方式。

應瞭解到，記憶體裝置100、200的多種實施方式搭配第1、2圖進行描述。於以下描述中，為了便於解釋，進一步設定許多特定細節以提供一或多個實施方式的全面性闡述。然而，本技術可在沒有這些特定細節的情況下實 施。於其他舉例中，為了有效描述這些實施方式，已知結構與裝置以方塊圖形式顯示。此處使用的「舉例而言」的用語，以表示「作為例子、實例或例證」的意思。此處描述的作為「舉例而言」的任何實施例，無須解讀為較佳或優於其他實施例。

第1圖是依照本發明一實施例之一種記憶體裝置100的方塊圖。如第1圖所示，記憶體裝置100包含儲存電晶體110、可變電容器件150以及控制電晶體120。在架構上，可變電容器件150電性連接儲存電晶體110的第一閘極115，控制電晶體120串接儲存電晶體110。實作上，舉例而言，儲存電晶體110可為N型場效電晶體，控制電晶體120可為N型場效電晶體，可變電容器件150可為金屬-鐵電-金屬(MFM)電容儲存元件。

於第1圖中，儲存電晶體110具有第一閘極115、第一源極/汲極111與第二源極/汲極112。可變電容器件150的一端電性連接第一儲存電晶體110的第一閘極115，可變電容器件的另一端電性連接第一導線WL(如：字線)，儲存電晶體110的第二源極/汲極112電性連接第二導線GL(如：接地線)。控制電晶體120具有第二閘極125、第三源極/汲極123與第四源極/汲極124，控制電晶體110的第四源極/汲極124電性連接儲存電晶體110的第一源極/汲極111，控制電晶體120的第三源極/汲極123電性連接第三導線BL(如：位元線)，控制電晶體120的第二閘極125電性連接第四導線CL(如：控制線)。

需要說明的是，雖然這裡可以使用術語『第一』、『第二』…等來描述各種元件，但是這些元件不應受這些術語的限制。這些術語僅用於將一種元件與另一種元件區分開來。例如，在不脫離實施例的範圍的情況下，第一元件可被稱為第二元件，並且類似地，第二元件可被稱為第一元件。

再者，應瞭解到，於實施方式與申請專利範圍中，涉及『電性連接』之描述，其可泛指一元件透過其他元件而間接電氣耦合至另一元件，或是一元件無須透過其他元件而直接電連結至另一元件。舉例而言，控制電晶體110的第四源極/汲極124與儲存電晶體110的第一源極/汲極111可以共為同一擴散區而直接相連，可變電容器件150可透過閘極接觸插塞間接電氣耦合至電晶體110的第一閘極115。

關於記憶體裝置100的操作方法，於編程記憶體裝置100時，對第四導線CL(控制線)施予控制電壓，對第三導線BL(位元線)施予編程電壓，對第一導線WL(字線)大約施予零電壓，將第二導線GL(接地線)浮接。藉此，透過編程電壓的大小來改變可變電容器件150的儲存狀態。在本發明的一實施例中，編程電壓(如：約2~4V)大於控制電壓(如：約0.9~1.2V)，控制電壓大於零電壓。

應瞭解到，本文中所使用之『約』、『大約』或『大致』係用以修飾任何可些微變化的數量，但這種些微變化 並不會改變其本質。於實施方式中若無特別說明，則代表以『約』、『大約』或『大致』所修飾之數值的誤差範圍一般是容許在百分之二十以內，較佳地是於百分之十以內，而更佳地則是於百分之五以內。

於抹寫記憶體裝置100時，對第四導線CL(控制線)施予控制電壓，對第三導線BL(位元線)施予零電壓，對第一導線WL(字線)施予抹寫電壓，將第二導線GL(接地線)浮接。藉此，抹寫電壓與編程電壓施予的路徑相反，從而提昇操作的穩定性。在本發明的一實施例中，抹寫電壓大(如：約2~4V)於控制電壓(如：約0.7~1.3V)，控制電壓大於零電壓。

於讀取記憶體裝置100時，對第四導線CL(控制線)施予操作電壓，對第三導線BL(位元線)施予大約0.1倍至1.5倍操作電壓，對第一導線WL(字線)施予讀取電壓，對第二導線GL(接地線)施予零電壓。藉由感測記憶體裝置100輸出的電流訊號來判斷記憶體裝置100的儲存狀態。在本發明的一實施例中，讀取電壓(如：約0.7~1.3V)小於編程電壓，讀取電壓小於抹寫電壓，操作電壓(如：約0.9~1.5V)大於或等於讀取電壓。

於未選擇記憶體裝置100時，對第四導線CL(控制線)、第三導線BL(位元線)、第一導線WL(字線)及第二導線GL(接地線)皆大約施予零電壓。此時，無論可變電容器件150被編程與否，藉由控制電晶體120保持在截止狀態，有效防止漏電流。

於刷新記憶體裝置100時，在每一預定時間內(如：約一微秒到一分鐘時間範圍內)週期性地編程記憶體裝置100。實作上，舉例而言，記憶體裝置100做為揮發性記憶體除了原本的編程、抹除、讀取三種操作外，還需要額外的「刷新」(refresh)操作。刷新操作意思是，在揮發性記憶體內，所儲存的資訊會隨著時間流逝，需要在預定時間內，定期地將資訊重新寫回記憶胞(即，記憶單元)中的記憶體裝置100內以維持原有儲存資訊的電性，來防止記憶體裝置100所儲存的資訊佚失。

第2圖是依照本發明另一實施例之一種記憶體裝置200的方塊圖。如第2圖所示，記憶體裝置200包含儲存電晶體210、可變電容器件250以及控制電晶體220。在架構上，可變電容器件250電性連接儲存電晶體210的第一閘極215，控制電晶體220串接儲存電晶體210。實作上，舉例而言，儲存電晶體210可為P型場效電晶體，控制電晶體220可為P型場效電晶體，可變電容器件250可為金屬-鐵電-金屬(MFM)電容儲存元件。

於第2圖中，儲存電晶體210具有第一閘極215、第一源極/汲極211與第二源極/汲極212。第一可變電容器件250的一端電性連接第一儲存電晶體210的第一閘極215，可變電容器件的另一端電性連接第一導線WL(如：字線)，儲存電晶體210的第二源極/汲極212電性連接第二導線GL(如：接地線)。第一控制電晶體220具有第二閘極225、第三源極/汲極223與第四源極/汲極224，控制 電晶體210的第四源極/汲極224電性連接儲存電晶體210的第一源極/汲極211，控制電晶體220的第三源極/汲極223電性連接第三導線BL(如：位元線)，控制電晶體120的第二閘極225電性連接第四導線CL(如：控制線)。

為了對上述漏電流的產生機制做更進一步的闡述，請同時參照第1、3圖，第3圖是依照本發明一實施例之一種記憶體陣列300於操作時的電路示意圖。在架構上，記憶體陣列300中省略了控制線，第一導線WL₁(字線)電性連接控制電晶體320a的閘極與可變電容器件350a，第一導線WL_n-1(字線)電性連接控制電晶體320b的閘極與可變電容器件350b，第一導線WL_n(字線)電性連接控制電晶體320c的閘極與可變電容器件350c，第三導線BL(位元線)電性連接控制電晶體320a、320b、320c的源極/汲極。

如第3圖所示，記憶體裝置300a、300b、300c皆已被編程，可變電容器件350a、350b、350c的儲存狀態均為邏輯“1”，鐵電耦合電位(Ferroelectric dipole potential)導致儲存電晶體310a、310b、310c的閾值電壓(Vth)為負值，即使第一導線WL₁、WL_n-1、WL_n上為零電壓，儲存電晶體310a、310b、310c仍會產生漏電流。

於操作時，舉例而言，記憶體裝置300a被選擇來讀取，記憶體裝置300b、300c未被選擇，對第一導線WL₁(字線)施予約1V，對第一導線WL_n-1、WL_n(字線)施 予大約0V，對第三導線BL₁(位元線)施予大約0.1V，記憶體裝置300a的儲存電晶體310a與控制電晶體320a導通以輸出電流訊號，記憶體裝置300b的控制電晶體320b截止以阻斷儲存電晶體310b的漏電流，記憶體裝置300c的控制電晶體320c截止以阻斷儲存電晶體310c的漏電流。

於一控制實驗中，若記憶體裝置中省略控制電晶體，則無法阻斷儲存電晶體漏電流，導致陣列中多個儲存電晶體的漏電流匯聚成巨大的漏電流，惡化數據保留。

於另一控制實驗中，若記憶體裝置中省略控制電晶體，並將可變電容器件改為連接至儲存電晶體的源極/汲極，導致記憶體裝置被選擇時所輸出的電流訊號太小，難以判斷可變電容器件的儲存狀態。

為了對記憶體裝置100所構成的一種陣列做更進一步的闡述，請參照第4圖，第4圖是依照本發明一實施例之一種記憶體電路400的電路圖。記憶體電路400包含複數個記憶體單元401、40x、40y、40n，排列成陣列，每一記憶體單元的構造相同。以記憶體單元401為例，其包含第一記憶體裝置490與第二記憶體裝置490’。實作上，舉例而言，第1圖的記憶體裝置100與第4圖的第一記憶體裝置490實質上相同，第一記憶體裝置490與第二記憶體裝置490’相互對襯。

在架構上，第一記憶體裝置490包含第一儲存電晶體410、第一可變電容器件450以及第一控制電晶體420。 第一儲存電晶體410具有第一閘極415、第一源極/汲極411與第二源極/汲極412。第一可變電容器件450的一端電性連接第一儲存電晶體410的第一閘極415。第一控制電晶體420具有第二閘極425、第三源極/汲極423與第四源極/汲極424，第一控制電晶體420的第四源極/汲極424電性連接第一儲存電晶體410的第一源極/汲極411。

相似地，第二記憶體裝置490’包含第二儲存電晶體410’、第二可變電容器件450’以及第二控制電晶體420’。第二儲存電晶體410’具有第一閘極415’、第一源極/汲極411’與第二源極/汲極412’。第二可變電容器件450’的一端電性連接第二儲存電晶體410’的第一閘極415’。第二控制電晶體420’具有第二閘極425’、第三源極/汲極423’與第四源極/汲極424’，第二控制電晶體420’的第四源極/汲極424’電性連接第二儲存電晶體410’的第一源極/汲極411’。

在第4圖中，第一可變電容器件450的上述另一端與第二可變電容器件450’的上述另一端共同透過第一導線WL₁電性連接第一驅動器451。第一儲存電晶體410的第二源極/汲極412與第二儲存電晶體410’的第二源極/汲極412’共同透過第二導線GL₁電性連接第二驅動器452，以節省線路。第一控制電晶體420的第三源極/汲極423與第二控制電晶體420’的第三源極/汲極423’共同透過第三導線BL₁電性連接第三驅動器453，第一控制電晶體420的第二閘極425透過第四導線CL₁電性連接第四驅動器 454，第二控制電晶體420’的第二閘極425’透過另一第四導線CL₂電性連接第四驅動器454。

在第4圖中，第一記憶體裝置490與第二記憶體裝置490’沿著第二導線GL₁相互對襯，以節省空間。第一儲存電晶體410與第二儲存電晶體410’相鄰，第一、第二儲存電晶體410、410’位於第一控制電晶體420與第二控制電晶體420’之間，第二導線GL₁位於第四導線CL₁與另一第四導線CL₂之間。

另外，第一導線WL_n、第二導線GL_n、第三導線BL_n、第四導線CL_n-1、CL_n與其他記憶體單元40x、40y、40n的連接方式可以此類推，於此不再贅述之。

實作上，舉例而言，第一導線WL₁、WL_n可為字線，第一驅動器451可為字線驅動器。第二導線GL₁、GL_n可為接地線，第二驅動器452可為接地線驅動器。第三導線BL₁、BL_n可為位元線，第三驅動器453可為位元線驅動器與感測放大器。第四導線CL₁、CL₂、CL_n-1、CL_n可為控制線，第四驅動器454可為控制線驅動器。

以記憶體裝置490的操作方法為例，於編程記憶體裝置490時，第四驅動器454對第四導線CL₁(控制線)施予控制電壓(如：約0.9~1.2V)，第三驅動器453對第三導線BL₁(位元線)施予編程電壓(如：約2~4V)，第一驅動器451對第一導線WL₁(字線)大約施予零電壓，第二驅動器452將第二導線GL₁(接地線)浮接。藉此，第三驅動器453透過編程電壓的大小來改變可變電容器件 450的儲存狀態。

於抹寫記憶體裝置490時，第四驅動器454對第四導線CL₁(控制線)施予控制電壓(如：約0.9~1.2V)，第三驅動器453對第三導線BL₁(位元線)施予零電壓，第一驅動器451對第一導線WL₁(字線)施予抹寫電壓(如：約2~4V)，第二驅動器452將第二導線GL₁(接地線)浮接。藉此，抹寫電壓與編程電壓施予的路徑相反，從而提昇操作的穩定性。

於讀取記憶體裝置490時，第四驅動器454對第四導線CL₁(控制線)施予操作電壓(如：約0.9~1V)，第三驅動器453對第三導線BL₁(位元線)施予大約0.1倍至1倍操作電壓，第一驅動器451對第一導線WL₁(字線)施予讀取電壓(如：約0.7~1.9V)，第二驅動器452對第二導線GL₁(接地線)施予零電壓。藉由第三驅動器453(位元線驅動器與感測放大器)感測記憶體裝置100輸出的電流訊號來判斷記憶體裝置100的儲存狀態。

於未選擇記憶體裝置490時，第四驅動器454、第三驅動器453、第一驅動器451、第二驅動器452分別對第四導線CL(控制線)、第三導線BL(位元線)、第一導線WL(字線)及第二導線GL(接地線)皆大約施予零電壓。此時，無論可變電容器件450被編程與否，藉由控制電晶體420保持在截止狀態，有效防止漏電流。

另一方面，舉例而言，記憶體電路400做為揮發性記憶體電路，記憶體裝置490做為揮發性記憶體。於刷新 記憶體裝置490時，在每一預定時間內(如：約一微秒到一分鐘時間範圍內)週期性地編程記憶體裝置490以維持原有儲存資訊的電性，來防止記憶體裝置490所儲存的資訊佚失。

另外，記憶體電路400中其他記憶體裝置的操作方法可以此類推，於此不再贅述之。

為了對記憶體裝置200所構成的一種陣列做更進一步的闡述，請參照第5圖，第5圖是依照本發明另一實施例之一種記憶體電路500的電路圖。記憶體電路500包含複數個記憶體單元501、50x、50y、50n，排列成陣列，每一記憶體單元的構造相同。以記憶體單元501為例，其包含第一記憶體裝置590與第二記憶體裝置590’。第一記憶體裝置590包含第一儲存電晶體510、第一可變電容器件550以及第一控制電晶體520，第二記憶體裝置590’包含第二儲存電晶體510’、第二可變電容器件550’以及第二控制電晶體520’。實作上，舉例而言，第2圖的記憶體裝置200與第5圖的第一記憶體裝置590實質上相同，第一記憶體裝置590與第二記憶體裝置590’相互對襯。第4圖的第一、第二、第三、第四驅動器451、452、453、454在架構上可等同於第5圖的第一、第二、第三、第四驅動器551、552、553、554。

第5圖的儲存電晶體510、510’與控制電晶體520、520’為P型場效電晶體，而第4圖的儲存電晶體410、410’與控制電晶體420、420’為N型場效電晶體， 除此之外，記憶體電路500與記憶體電路400實質上相同，於此不再贅述之。至於記憶體電路500中記憶體裝置的操作方法亦可參考第4圖的記憶體電路400中記憶體裝置的操作方法反推而得，於此不再詳述之。

第6圖是依照本發明一實施例繪示一種如第4圖或第5圖所示之記憶體電路的佈局示意圖。

請同時參照第4、6圖，在本發明的一實施例中，第6圖的記憶體單元601可對應第4圖的記憶體單元401，第一儲存電晶體410的第二源極/汲極412可對應源極/汲極擴散區612，第二儲存電晶體410’的第二源極/汲極412’對應源極/汲極擴散區612’。實作上，舉例而言，源極/汲極擴散區612與源極/汲極擴散區612’可相連為同一擴散區。第一儲存電晶體410的第一源極/汲極411與第一控制電晶體420的第四源極/汲極424共為同一源極/汲極擴散區611；相似地，第二儲存電晶體410’的第一源極/汲極411’與第二控制電晶體420’的第四源極/汲極424’共為同一源極/汲極擴散區611’。第一控制電晶體420的第三源極/汲極423對應源極/汲極擴散區623；相似地，第二控制電晶體420’的第三源極/汲極423’對應源極/汲極擴散區623’。源極/汲極擴散區611、612、623、611’、612’、623’皆形成於主動區600(如：半導體基材的主動區)。

請同時參照第5、6圖，在本發明的一實施例中，第6圖的記憶體單元601可對應第5圖的記憶體單元501， 第5、6圖中各元件的對應關係如同上述第4、6圖中各元件的對應關係，故於此不再贅述之。

為了對記憶體裝置100所構成的另一種陣列做更進一步的闡述，請參照第7圖，第7圖是依照本發明又一實施例之一種記憶體電路700的電路圖。記憶體電路700包含複數個記憶體單元701、702、70x-1、70x、70y、70z、70n-1、70n，排列成陣列，每一記憶體單元的構造相同。以記憶體單元701為例，其包含第一記憶體裝置790。實作上，舉例而言，第1圖的記憶體裝置100與第7圖的第一記憶體裝置790實質上相同。

在架構上，第一記憶體裝置790包含第一儲存電晶體710、第一可變電容器件750以及第一控制電晶體720。第一儲存電晶體710具有第一閘極715、第一源極/汲極711與第二源極/汲極712。第一可變電容器件750的一端電性連接第一儲存電晶體710的第一閘極715。第一控制電晶體720具有第二閘極725、第三源極/汲極723與第四源極/汲極724，第一控制電晶體720的第四源極/汲極724電性連接第一儲存電晶體710的第一源極/汲極711。

在第7圖中，第一可變電容器件750的另一端透過第一導線WL₁電性連接第一驅動器751，第一儲存電晶體的710第二源極/汲極712透過第二導線GL₁電性連接第二驅動器752，第一控制電晶體720的第三源極/汲極723透過第三導線BL₁電性連接第三驅動器753，第一控制電晶體720的第二閘極725透過第四導線CL₁電性連接第四驅動 器754。

另外，第一導線WL_n、第二導線GL₂、GL_n-1、GL_n、第三導線BL_n、第四導線CL₂、CL_n-1、CL_n與其他記憶體單元702、70x-1、70x、70y、70z、70n-1、70n的連接方式可以此類推，於此不再贅述之。

實作上，舉例而言，第一導線WL₁、WL_n可為字線，第一驅動器751可為字線驅動器。第二導線GL₁、GL₂、GL_n-1、GL_n可為接地線，第二驅動器752可為接地線驅動器。第三導線BL₁、BL_n可為位元線，第三驅動器753可為位元線驅動器與感測放大器。第四導線CL₁、CL₂、CL_n-1、CL_n可為控制線，第四驅動器754可為控制線驅動器。

記憶體裝置790的操作方法與記憶體裝置490的操作方法相同，於此不再贅述之。

為了對記憶體裝置200所構成的另一種陣列做更進一步的闡述，請參照第8圖，第8圖是依照本發明再一實施例之一種記憶體電路800的電路圖。記憶體電路800包含複數個記憶體單元801、802、80x-1、80x、80y、80z、80n-1、80n，排列成陣列，每一記憶體單元的構造相同。以記憶體單元801為例，其包含第一記憶體裝置890。第一記憶體裝置890包含第一儲存電晶體810、第一可變電容器件850以及第一控制電晶體820。實作上，舉例而言，第2圖的記憶體裝置200與第8圖的第一記憶體裝置890實質上相同。第7圖的第一、第二、第三、第四驅動器751、752、 753、754在架構上可等同於第8圖的第一、第二、第三、第四驅動器851、852、853、854。

第8圖的第一儲存電晶體810與第一控制電晶體820為N型場效電晶體，而第7圖的第一儲存電晶體710與第一控制電晶體720’為N型場效電晶體，除此之外，記憶體電路800與記憶體電路700實質上相同，於此不再贅述之。

第9圖是依照本發明另一實施例繪示一種如第7圖或第8圖所示之記憶體電路的佈局示意圖。

請同時參照第7、9圖，在本發明的一實施例中，第9圖的記憶體單元910可對應第7圖的記憶體單元701，第一儲存電晶體710的第二源極/汲極712可對應源極/汲極擴散區912。第一儲存電晶體710的第一源極/汲極711與第一控制電晶體720的第四源極/汲極724共為同一源極/汲極擴散區911。第一控制電晶體720的第三源極/汲極723對應源極/汲極擴散區923。源極/汲極擴散區911、912、923皆形成於主動區900(如：半導體基材的主動區)。

請同時參照第8、9圖，在本發明的一實施例中，第9圖的記憶體單元910可對應第8圖的記憶體單元801，第8、9圖中各元件的對應關係如同上述第7、9圖中各元件的對應關係，故於此不再贅述之。

第10圖是依照本發明一實施例之一種記憶體裝置1000的剖面示意圖。實作上，記憶體裝置1000的架構可 適用於上述任一記憶體裝置。

如第10圖所示，記憶體裝置1000包含儲存電晶體1010、可變電容器件1050以及控制電晶體1020。在架構上，可變電容器件1050電性連接儲存電晶體1010的閘極1016，控制電晶體1020串接儲存電晶體1010。

在第10圖中，可變電容器件1050包含上電極1051、下電極1052以及可變電容層1053。在架構上，下電極1052電性連接儲存電晶體1010的閘極1016，可變電容層1053配置於上電極1051與下電極1052之間。實作上，舉例而言，可變電容層1053為鐵電層，其具有雙極性可變電容的儲存特性。

在第10圖中，第一接觸插塞1091的一端接觸上電極1051，第一導線WL接觸第一接觸插塞1091的另一端，第一接觸插塞1091位於第一導線WL與上電極1051之間。

在本發明的一實施例中，儲存電晶體1010包含第一閘介電層1014、第一閘電極層1015、第一源極/汲極擴散區1011與第二源極/汲極擴散區1012。在架構上，第一閘介電層1014配置於主動區1030上，第一閘電極層1015配置於第一閘介電層1014上，第一閘電極層1015接觸閘極接觸插塞1090的一端，閘極接觸插塞1090的另一端接觸可變電容器件1050的下電極1052。第一源極/汲極擴散區1011與第二源極/汲極擴散區1012配置於主動區1030中，分別位於第一閘電極層1015下方之相對兩側。

實作上，舉例而言，第一閘介電層1014包含層間 界層1071與高介電係數介電層1072。在架構上，層間界層1071配置於主動區1030上，高介電係數介電層1072配置於層間界層1071上，閘極間隙壁1905配置於層間界層1071兩側。

實作上，舉例而言，第一閘電極層1015包含障蔽金屬層1073、功函數金屬層1074、阻擋金屬層1075與接觸金屬層1076。在架構上，障蔽金屬層1073配置於高介電係數介電層1072上，功函數金屬層1074配置於障蔽金屬層1073上，阻擋金屬層1075配置於功函數金屬層1074上，接觸金屬層1076配置於阻擋金屬層1075上。

在第10圖中，第二接觸插塞1092的一端接觸第二源極/汲極擴散區1012，第二導線GL接觸第二接觸插塞1092的另一端，第二接觸插塞1092位於第二導線GL與第二源極/汲極擴散區1012之間。

在本發明的一實施例中，控制電晶體1010與儲存電晶體1020共用第一源極/汲極擴散區1011。控制電晶體1020包含閘極1026、第三源極/汲極擴散區1023與第一源極/汲極擴散區1011，閘極1026包含第二閘介電層1024、第二閘電極層1025。第二閘介電層1024配置於主動區1030上，第二閘電極層1025配置於第二閘介電層1024上。第三源極/汲極擴散區1023與第一源極/汲極擴散區1011配置於主動區1030中，分別位於第二閘電極層1025下方之相對兩側。

實作上，舉例而言，第一閘介電層1024包含層間 界層1081與高介電係數介電層1082。在架構上，層間界層1081配置於主動區1030上，高介電係數介電層1082配置於層間界層1081上，閘極間隙壁1096配置於層間界層1081兩側。

實作上，舉例而言，第二閘電極層1025包含障蔽金屬層1083、功函數金屬層1084、阻擋金屬層1085與接觸金屬層1086。在架構上，障蔽金屬層1803配置於高介電係數介電層1082上，功函數金屬層1084配置於障蔽金屬層1083上，阻擋金屬層1085配置於功函數金屬層1084上，接觸金屬層1086配置於阻擋金屬層1085上。

在第10圖中，第三接觸插塞1093的一端接觸第三源極/汲極擴散區1023，第三導線BL接觸第三接觸插塞1093的另一端，第三接觸插塞1093位於第三導線與第三源極/汲極擴散區BL之間。控制電晶體1020的第二閘電極層1025做為第四導線CL；具體而言，控制電晶體1020的第二閘電極層1025中的接觸金屬層1086與第四導線CL相連或共用。

於一控制實驗中，將可變電容器件製作在儲存電晶體的閘極之中，但此方式大幅提高半導體製程難度，且儲存特性不穩定。

綜上所述，本發明之技術方案與現有技術相比具有明顯的優點和有益效果。藉由本發明的技術方案，記憶體裝置不會有巨大的漏電流，強化數據保留。記憶體電路的陣列的信噪比亦得以改善。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:記憶體裝置

110:儲存電晶體

111:第一源極/汲極

112:第二源極/汲極

115:第一閘極

120:控制電晶體

123:第三源極/汲極

124:第四源極/汲極

125:第二閘極

150:可變電容器件

BL:第三導線

CL:第四導線

GL:第二導線

WL:第一導線

Claims (19)

1. 一種記憶體裝置，包含：一儲存電晶體；一可變電容器件，電性連接該儲存電晶體的一閘極；以及一控制電晶體，串接該儲存電晶體，其中該可變電容器件包含：一上電極；一下電極，電性連接該儲存電晶體的該閘極；以及一可變電容層，配置於該上電極與該下電極之間，其中該儲存電晶體包含：至少一第一閘介電層，配置於一主動區上；至少一第一閘電極層，配置於該至少一第一閘介電層上，該至少一第一閘電極層接觸一閘極接觸插塞的一端，該閘極接觸插塞的另一端接觸該可變電容器件的該下電極；以及一第一源極/汲極擴散區與一第二源極/汲極擴散區，配置於該主動區中，分別位於該至少一第一閘電極層下方之相對兩側。
2. 如請求項1所述之記憶體裝置，其中該可變電容層為一鐵電層。
3. 如請求項1所述之記憶體裝置，更包含：一第一接觸插塞，其一端接觸該上電極；以及一第一導線，接觸該第一接觸插塞的另一端，該第一接觸插塞位於該第一導線與該上電極之間。
4. 如請求項1所述之記憶體裝置，更包含：一第二接觸插塞，其一端接觸該第二源極/汲極擴散區；以及一第二導線，接觸該第二接觸插塞的另一端，該第二接觸插塞位於該第二導線與該第二源極/汲極擴散區之間。
5. 如請求項1所述之記憶體裝置，其中該控制電晶體與該儲存電晶體共用該第一源極/汲極擴散區，該控制電晶體包含：至少一第二閘介電層，配置於該主動區上；至少一第二閘電極層，配置於該至少一第二閘介電層上；以及一第三源極/汲極擴散區與該第一源極/汲極擴散區，配置於該主動區中，分別位於該至少一第二閘電極層下方之相對兩側。
6. 如請求項5所述之記憶體裝置，更包含：一第三接觸插塞，其一端接觸該第三源極/汲極擴散區； 以及一第三導線，接觸該第三接觸插塞的另一端，該第三接觸插塞位於該第三導線與該第三源極/汲極擴散區之間，該控制電晶體的該至少一第二閘電極層做為一第四導線。
7. 一種記憶體電路，包含：複數個記憶體單元，排列成陣列，每一該記憶體單元包含一第一記憶體裝置，該第一記憶體裝置包含：一第一儲存電晶體，具有一第一閘極、一第一源極/汲極與一第二源極/汲極；一第一可變電容器件，其一端電性連接該第一儲存電晶體的該第一閘極；以及一第一控制電晶體，具有一第二閘極、一第三源極/汲極與一第四源極/汲極，該第一控制電晶體的該第四源極/汲極電性連接該第一儲存電晶體的該第一源極/汲極。
8. 如請求項7所述之記憶體電路，其中該第一可變電容器件的另一端透過一第一導線電性連接一第一驅動器，該第一儲存電晶體的該第二源極/汲極透過一第二導線電性連接一第二驅動器，該第一控制電晶體的該第三源極/汲極透過一第三導線電性連接一第三驅動器，該第一控制電晶體的該第二閘極透過一第四導線電性連接一第四驅 動器。
9. 如請求項7所述之記憶體電路，其中每一該記憶體單元包含一第二記憶體裝置，該第二記憶體裝置包含：一第二儲存電晶體，具有一第一閘極、一第一源極/汲極與一第二源極/汲極；一第二可變電容器件，其一端電性連接該第二儲存電晶體的該第一閘極；以及一第二控制電晶體，具有一第二閘極、一第三源極/汲極與一第四源極/汲極，該第二控制電晶體的該第四源極/汲極電性連接該第二儲存電晶體的第一源極/汲極。
10. 如請求項9所述之記憶體電路，其中該第一可變電容器件的另一端與該第二可變電容器件的另一端共同透過一第一導線電性連接一第一驅動器，該第一儲存電晶體的該第二源極/汲極與該第二儲存電晶體的該第二源極/汲極共同透過一第二導線電性連接一第二驅動器，該第一控制電晶體的該第三源極/汲極與該第二控制電晶體的該第三源極/汲極共同透過一第三導線電性連接一第三驅動器，該第一控制電晶體的該第二閘極透過一第四導線電性連接一第四驅動器，該第二控制電晶體的該第二閘極透過另一第四導線電性連接該第四驅動器。
11. 如請求項10所述之記憶體電路，其中該第一儲存電晶體與該第二儲存電晶體相鄰，該第一、第二儲存電晶體位於該第一控制電晶體與該第二控制電晶體之間，該第二導線位於該第四導線與該另一第四導線之間。
12. 一種記憶體裝置的操作方法，該記憶體裝置包含一儲存電晶體、一可變電容器件與一控制電晶體，該操作方法包含以下步驟：於編程該記憶體裝置時，對一控制線施予一控制電壓，對一位元線施予一編程電壓，對一字線施予一零電壓，將一接地線浮接，其中該可變電容器件的一端電性連接該儲存電晶體的一第一閘極，該可變電容器件的另一端電性連接該字線，該儲存電晶體的一第一源極/汲極電性連接該控制電晶體的一第四源極/汲極，該儲存電晶體的一第二源極/汲極電性連接該接地線，該控制電晶體的一第三源極/汲極電性連接該位元線，該控制電晶體的一第二閘極電性連接該控制線。
13. 如請求項12所述之操作方法，其中該編程電壓大於該控制電壓，該控制電壓大於該零電壓。
14. 如請求項12所述之操作方法，更包含：於抹寫該記憶體裝置時，對該控制線施予該控制電壓，對該位元線施予該零電壓，對該字線施予一抹寫電壓， 將該接地線浮接。
15. 如請求項14所述之操作方法，其中該抹寫電壓大於該控制電壓，該控制電壓大於該零電壓。
16. 如請求項14所述之操作方法，更包含：於讀取該記憶體裝置時，對該控制線施予一操作電壓，對該位元線施予0.1倍至1.5倍該操作電壓，對該字線施予一讀取電壓，對該接地線施予該零電壓。
17. 如請求項16所述之操作方法，其中該讀取電壓小於該編程電壓，該讀取電壓小於該抹寫電壓。
18. 如請求項12所述之操作方法，更包含：於未選擇該記憶體裝置時，對該控制線、該位元線、該字線及該接地線皆施予該零電壓。
19. 如請求項12所述之操作方法，更包含：於刷新該記憶體裝置時，在每一預定時間內週期性地編程該記憶體裝置。

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