JP7405325B2 - メモリ回路、メモリ装置及びその操作方法 - Google Patents

メモリ回路、メモリ装置及びその操作方法 Download PDF

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Description

本発明は、メモリ回路及びその操作方法に関し、特に、メモリ回路、メモリ装置及びその操作方法に関する。
半導体産業の急速な発展に伴い、半導体素子も次々と新しいものが出てくる。多くの応用分野において、半導体メモリは、各種の電子製品に広く応用されている。
しかし、現在の幾つかのメモリアーキテクチャ（例えば、三次元メモリ）は、製造されにくく、歩留まりが低く、コストが高く且つ不安定である。そこで、上記理由から、先行技術の問題点を改善するために、新たなメモリ装置が求められている。
本発明は、先行技術の問題点を改善するために、メモリ回路、メモリ装置及びその操作方法を提案する。
本発明の一実施例において、本発明で提案されたメモリ装置は、複数のワード線にそれぞれ電気的に接続される複数の電気的可変バイポーラ記憶デバイスと、複数の電気的可変バイポーラ記憶デバイスに電気的に接続される記憶トランジスタと、を含み、複数の電気的可変バイポーラ記憶デバイスは、それぞれの一端が複数のワード線のうちの対応するものに電気的に接続され、それぞれの他端が何れも記憶トランジスタのゲートに電気的に接続される。
本発明の一実施例において、記憶トランジスタは、一方のソース／ドレインがソース線に電気的に接続され、他方のソース／ドレインがビット線に電気的に接続される。
本発明の一実施例において、メモリ装置は、記憶トランジスタに直列接続される制御トランジスタを更に含み、記憶トランジスタは、一方のソース／ドレインがソース線に電気的に接続され、他方のソース／ドレインが制御トランジスタの一方のソース／ドレインに電気的に接続され、制御トランジスタの他方のソース／ドレインはビット線に電気的に接続される。
本発明の一実施例において、記憶トランジスタは、半導体基材に配置される１つ又は複数の誘電体層及び１つ又は複数の誘電体層に配置される１つ又は複数の導電層を含み、金属層に接触する他端を有するゲートコンタクトプラグの一端に接触し、複数の電気的可変バイポーラ記憶デバイスが金属層に形成されるゲートと、
半導体基材の中に形成され、それらの間であって且つゲートの下方のチャネル領域に電気信号を表示する一方のソース／ドレイン及び他方のソース／ドレインと、を含む。
本発明の一実施例において、複数の電気的可変バイポーラ記憶デバイスは、底部が金属層に接触する第１のコンタクトプラグと、それぞれの一側が第１のコンタクトプラグの一側に接触し、それぞれの他側が平行である複数のワード線にそれぞれ接触する１つ又は複数の第１の電気的可変バイポーラ層であって、１つ又は複数の第１の電気的可変バイポーラ層における、複数のワード線と第１のコンタクトプラグとの間に位置する複数の領域を複数の電気的可変バイポーラ記憶デバイスを設ける箇所とする１つ又は複数の第１の電気的可変バイポーラ層と、を含む。
本発明の一実施例において、１つ又は複数の第１の電気的可変バイポーラ層のそれぞれは、抵抗可変バイポーラ層又は容量可変バイポーラ層である。
本発明の一実施例において、本発明で提案されたメモリ回路は、アレイに配列される複数のメモリ装置を備えるメモリ回路であって、複数のメモリ装置のそれぞれは、複数のワード線にそれぞれ電気的に接続される複数の電気的可変バイポーラ記憶デバイスと、複数の電気的可変バイポーラ記憶デバイスに電気的に接続される記憶トランジスタと、を含み、複数の電気的可変バイポーラ記憶デバイスは、ぞれぞれの一端が複数のワード線のうちの対応するものに電気的に接続され、それぞれの他端が何れも記憶トランジスタのゲートに電気的に接続される。
本発明の一実施例において、記憶トランジスタは、一方のソース／ドレインが複数のソース線のうちの１つに電気的に接続され、他方のソース／ドレインがビット線のうちの１つに電気的に接続され、複数のソース線はソース線デコーダ・制御回路に電気的に接続され、複数のビット線はビット線デコーダ・制御回路・感知回路に電気的に接続され、複数のワード線はワード線デコーダ・制御回路に電気的に接続される。
本発明の一実施例において、複数のメモリ装置のそれぞれは、記憶トランジスタに直列接続される制御トランジスタを更に含み、記憶トランジスタは、一方のソース／ドレインが複数のソース線のうちの１つに電気的に接続され、他方のソース／ドレインが制御トランジスタの一方のソース／ドレインに電気的に接続され、制御トランジスタは、他方のソース／ドレインが複数のビット線のうちの１つに電気的に接続され、ゲートが複数の制御線のうちの１つに電気的に接続され、複数のソース線はソース線デコーダに電気的に接続され、複数のビット線はビット線デコーダ・制御回路に電気的に接続され、複数のワード線はワード線デコーダ・制御回路に電気的に接続され、複数の制御線は制御線デコーダ・制御回路に電気的に接続される。
本発明の一実施例において、本発明で提案されたメモリ装置の操作方法において、メモリ装置は、記憶トランジスタと、複数のワード線にそれぞれ電気的に接続される複数の電気的可変バイポーラ記憶デバイスと、を含み、その操作方法は、複数の電気的可変バイポーラ記憶デバイスのうちの１つをプログラムする時、複数のワード線のうちの対応するワード線にプログラム電圧を印加し、ビット線にゼロ電圧を印加し、ソース線をフローティングするステップを含み、複数の電気的可変バイポーラ記憶デバイスは、それぞれの一端が複数のワード線のうちの対応するものに電気的に接続され、それぞれの他端が何れも記憶トランジスタのゲートに電気的に接続され、記憶トランジスタは、一方のソース／ドレインがソース線に電気的に接続され、他方のソース／ドレインがビット線に電気的に接続される。
本発明の一実施例において、操作方法は、複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを消去する時、対応するワード線にゼロ電圧を印加し、ビット線に消去電圧を印加し、ソース線をフローティングするステップと、複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを読み取る時、対応するワード線に読み取り電圧を印加し、ビット線に０．１倍～１倍の動作電圧を印加し、ソース線にゼロ電圧を印加するステップと、複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを選択しない時、対応するワード線をフローティングし、ビット線及びソース線の何れにもゼロ電圧を印加するステップと、を更に含む。
本発明の一実施例において、操作方法において、メモリ装置は、記憶トランジスタに直列接続される制御トランジスタを更に含み、記憶トランジスタは、他方のソース／ドレインが制御トランジスタの一方のソース／ドレインに電気的に接続され、制御トランジスタは、他方のソース／ドレインがビット線に電気的に接続され、ゲートが制御線に電気的に接続され、複数の電気的可変バイポーラ記憶デバイスのうちの前記１つをプログラムするステップは、制御線に動作電圧以上の電圧を印加し、制御トランジスタをオンにして、記憶トランジスタの他方のソース／ドレインは制御トランジスタを介してビット線に電気的に接続されることを含む。
本発明の一実施例において、操作方法は、複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを消去する時、制御線に動作電圧以上の電圧を印加し、対応するワード線にゼロ電圧を印加し、ビット線に消去電圧を印加し、ソース線をフローティングするステップと、複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを読み取る時、制御線に動作電圧を印加し、対応するワード線に読み取り電圧を印加し、ビット線に０．１倍～１倍の動作電圧を印加し、ソース線にゼロ電圧を印加するステップと、複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを選択しない時、対応するワード線をフローティングし、制御線、ビット線及びソース線の何れにもゼロ電圧を印加するステップと、を更に含む。
本発明の一実施例において、操作方法は、複数の電気的可変バイポーラ記憶デバイスのうちの前記１つをリフレッシュする時、所定時間ごとに複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを周期的にプログラムすることを更に含む。
以上説明したように、本発明の技術案は、先行技術に比べて顕著なメリット及び有益な効果を有する。本発明の技術案によれば、メモリ装置は、半導体製造プロセスに対応し、複数の電気的可変バイポーラ記憶デバイスで構成される三次元アーキテクチャの性能が安定し、占めるスペースが小さい。
以下、実施形態で上記の説明を詳細に説明し、且つ本発明の技術案についての更なる解釈を図る。
本発明の上記及び他の目的、特徴、メリット及び実施例をより明確に理解するために、添付図面の説明は以下の通りである。
本発明の一実施例によるメモリ装置の断面模式図である。 本発明の一実施例によるメモリ装置の等価回路図である。 本発明の一実施例によるメモリ回路の等価回路図である。 本発明の別の実施例によるメモリ装置の等価回路図である。 本発明の別の実施例によるメモリ回路の等価回路図である。
本発明の説明をより詳細かつ完全にするために、添付の図面及び以下に説明する実施例を参照してよく、図面における同一の符号は同一又は類似の素子を表す。一方、本発明に不必要な制限をもたらすことを回避するように、周知の素子及びステップは実施例に説明されていない。
図１を参照し、本発明の技術態様は、不揮発性メモリ又は揮発性メモリに応用されることができるか、又は関連する技術の一環に広く応用されることができるメモリ装置１００である。本技術態様のメモリ装置１００は、相当な技術進歩を達成することができ、かつ産業上の広範な利用価値を有する。以下、メモリ装置１００の具体的な実施形態について、図１を用いて説明する。
メモリ装置１００の様々な実施形態について、図１を用いて説明することが了解される。以下の説明では、説明を容易にするために、多くの特定の細部をさらに設定して１つ又は複数の実施形態を全面的説明する。しかしながら、本技術は、これらの特定の細部なしに実施することができる。他の例において、これらの実施形態を効果的に説明するために、既知の構造及び装置はブロック図の形で表示される。ここで用いる「例えば」の用語は、「例とする、実例又は例証」の意味を表すものである。ここで説明する「例えば」としての如何なる実施例は、好適なものや他の実施例よりも優れるものとして解読すべきではない。
図１は、本発明の一実施例によるメモリ装置１００の断面模式図である。図１に示すように、メモリ装置１００は、複数の電気的可変バイポーラ記憶デバイス１０１～１１６及び記憶トランジスタ１３０を含む。アーキテクチャ上では、複数の電気的可変バイポーラ記憶デバイス１０１～１１６は、複数のワード線ＷＬ１～ＷＬ１６にそれぞれ電気的に接続され、記憶トランジスタ１３０は、複数の電気的可変バイポーラ記憶デバイス１０１～１１６に電気的に接続され、複数の電気的可変バイポーラ記憶デバイス１０１～１１６は、それぞれの一端が複数のワード線ＷＬ１～ＷＬ１６のうちの対応するものに電気的に接続され、それぞれの他端が何れも記憶トランジスタ１３０のゲート１３３に電気的に接続される。実際には、例えば、図１の実施例において、図１の記憶トランジスタ１３０はＮ型電界効果トランジスタであってもよい。又は、他の実施例において、記憶トランジスタ１３０はＰ型電界効果トランジスタであってもよく、当業者は実際の応用に応じて柔軟に選択すべきである。
図１において、記憶トランジスタ１３０は、ゲート１３３、ソース／ドレイン１３１及びソース／ドレイン１３２を含み、ソース／ドレイン１３１、１３２の間であって且つゲート１３３の下方のチャネル領域に電気信号を表示する。アーキテクチャ上では、ゲート電極１３３は、半導体基材１７０（例えば、ウエハ）に配置される。例えば、ゲート１３３は、半導体基材１７０に配置される１つ又は複数の誘電体層１３８、及び１つ又は複数の誘電体層１３８に配置される１つ又は複数の導電層１３７を含む。ゲート１３３は、金属層１６０に接触する他端を有するゲートコンタクトプラグ１５３の一端に接触し、複数の電気的可変バイポーラ記憶デバイス１０１～１１６は金属層１６０に形成される。ソース／ドレイン１３１とソース／ドレイン１３２は、それぞれゲート１３３の下方の対向する両側に位置し、半導体基材１７０内に形成される。シャロートレンチアイソレーション１３５はソース／ドレイン１３１の側方に位置し、シャロートレンチアイソレーション１３６はソース／ドレイン１３２の側方に位置する。
図１において、ソース／ドレイン１３１は、ソース線ＳＬに接触する他端を有する第１のソース／ドレインコンタクトプラグ１５１の一端に接触し、ソース／ドレイン１３２は、ビット線ＢＬに電気的に接続される他端を有する第２のソース／ドレインコンタクトプラグ１５２の一端に接触する。実施形態及び特許請求の範囲において、「電気的接続」に関する説明は、１つの素子が他の素子を介して間接的に他の素子に電気的に結合されるか、又は１つの素子が他の素子を介する必要がなく他の素子に直接電気的に接続されることを広く一般的に指すことができることが了解される。実際には、例えば、第２のソース／ドレインコンタクトプラグ１５２の他端はビット線ＢＬに接触してもよい。又は、第２のソース／ドレインコンタクトプラグ１５２の他端は、導電線及び制御トランジスタを介してビット線ＢＬに間接的に電気的に結合されてもよく、当業者は実際の応用に応じて柔軟に選択すべきである。
また、説明したいのは、ここで用語「第１の］、「第２の］…などを用いて様々な素子を説明することができるが、これらの素子はこれらの用語に限定されるべきではない。これらの用語は、一方の素子と他方の素子とを区別することに用いられるだけである。例えば、実施例の範囲から逸脱しない場合では、第１の素子は第２の素子と言われてもよく、同様に、第２の素子は第１の素子と言われてもよい。
電気的可変バイポーラ記憶デバイス１０１～１１６の三次元スタック構造をより具体的に説明するために、図１を継続的に参照する。図１に示すように、複数の電気的可変バイポーラ記憶デバイスは、第１のコンタクトプラグ１２１、第１の電気的可変バイポーラ層１４１及び第２の電気的可変バイポーラ層１４２を含んでもよい。アーキテクチャ上では、第１のコンタクトプラグ１２１の底部は金属層１６０に接触し、第１の電気的可変バイポーラ層１４１の一側は第１のコンタクトプラグ１２１の一側に接触し、第１グループのワード線ＷＬ１～ＷＬ４は第１の電気的可変バイポーラ層１４１の他側に横方向に接触し、第１グループのワード線ＷＬ１～ＷＬ４の間に絶縁層が設けられ、第１の電気的可変バイポーラ層１４１における、第１グループのワード線ＷＬ１～ＷＬ４と第１のコンタクトプラグ１２１との間に位置する複数の領域は、第１グループの電気的可変バイポーラ記憶デバイス１０１～１０４を設ける箇所として、三次元スタックに配列される。第２の電気的可変バイポーラ層１４２の一側は第１のコンタクトプラグ１２１の他側に接触し、第２グループのワード線ＷＬ５～ＷＬ８は第２の電気的可変バイポーラ層１４２の他側に横方向に接触し、第２グループのワード線ＷＬ５～ＷＬ８の間に絶縁層が設けられ、第２の電気的可変バイポーラ層１４２における、第２グループのワード線ＷＬ５～ＷＬ８と第１のコンタクトプラグ１２１との間に位置する複数の領域は、第２グループの電気的可変バイポーラ記憶デバイス１０５～１０８を設ける箇所として、三次元スタックに配列されるとともに、スペースを効果的に削減するように、第１、２グループの電気的可変バイポーラ記憶デバイス１０１～１０４、１０５～１０８は第１のコンタクトプラグ１２１の両側に形成される。
同様に、複数の電気的可変バイポーラ記憶デバイスは、第２のコンタクトプラグ１２２、第３の電気的可変バイポーラ層１４３及び第４の電気的可変バイポーラ層１４４を含んでもよい。アーキテクチャ上では、第２のコンタクトプラグ１２２の底部は金属層１６０に接触する。第３の電気的可変バイポーラ層１４３の一側は第２のコンタクトプラグ１２２の一側に接触し、第３グループのワード線ＷＬ９～ＷＬ１２は第３の電気的可変バイポーラ層１４３の他側に横方向に接触し、第３グループのワード線ＷＬ９～ＷＬ１２の間に絶縁層が設けられ、第３の電気的可変バイポーラ層１４３における、第３グループのワード線ＷＬ９～ＷＬ１２と第２のコンタクトプラグ１２２との間に位置する複数の領域は、第３グループの電気的可変バイポーラ記憶デバイス１０９～１１２を設ける箇所として、三次元スタックに配列される。第４の電気的可変バイポーラ層１４４の一側は第２のコンタクトプラグ１２２の他側に接触し、第４グループのワード線ＷＬ１３～ＷＬ１６は第４の電気的可変バイポーラ層１４４の他側に横方向に接触し、第４グループのワード線ＷＬ１３～ＷＬ１６の間に絶縁層が設けられ、第４の電気的可変バイポーラ層１４４における、第４グループのワード線ＷＬ１３～ＷＬ１６と第２のコンタクトプラグ１２２との間に位置する複数の領域は、第４グループの電気的可変バイポーラ記憶デバイス１１３～１１６を設ける箇所として、三次元スタックに配列されるとともに、スペースを効果的に削減するように、第３、４グループの電気的可変バイポーラ記憶デバイス１０９～１１２、１１３～１１６は第２のコンタクトプラグ１２２の両側に形成される。
実際には、例えば、第１の電気的可変バイポーラ層１４１、第２の電気的可変バイポーラ層１４２、第３の電気的可変バイポーラ層１４３及び第４の電気的可変バイポーラ層１４４は、抵抗可変バイポーラ層、容量可変バイポーラ層（例えば、強誘電体層）及び／又は他の電気的可変バイポーラ記憶特性を有する材料であってもよい。
図２は、本発明の一実施例によるメモリ装置２００の等価回路図である。メモリ装置２００は、前記図１の三次元スタック構造を用いて電気的可変バイポーラ記憶デバイスをｎ個（ここで、ｎは、例えば１６以上の正整数であってもよい）に誘導する以外、メモリ装置１００と実質的に同じである。
図２において、記憶トランジスタ１３０のソース／ドレイン１３１はソース線ＳＬに電気的に接続され、記憶トランジスタ１３０のソース／ドレイン１３２はビット線ＢＬに電気的に接続される。
メモリ装置２００の操作方法について、各電気的可変バイポーラ記憶デバイスに対してプログラム、消去、読み取り及び／又はリフレッシュを行うことができる。以下、図２における電気的可変バイポーラ記憶デバイス１０１を例とし、残りの電気的可変バイポーラ記憶デバイスは同様する。
電気的可変バイポーラ記憶デバイス１０１をプログラムする時、ワード線ＷＬ１にプログラム電圧を印加し、ビット線ＢＬにゼロ電圧を印加し、ソース線ＳＬをフローティングする。
電気的可変バイポーラ記憶デバイス１０１を消去する時、ワード線ＷＬ１にゼロ電圧を印加し、ビット線ＢＬに消去電圧を印加し、ソース線ＳＬをフローティングする。これにより、消去電圧とプログラム電圧を印加する経路は逆であり、操作の安定性を向上させる。
電気的可変バイポーラ記憶デバイス１０１を読み取る時、ワード線ＷＬ１に読み取り電圧を印加し、ビット線ＢＬに約０．１倍～１倍の動作電圧を印加し、ソース線ＳＬにゼロ電圧を印加する。電気的可変バイポーラ記憶デバイス１０１から出力された電流信号を感知することによって電気的可変バイポーラ記憶デバイス１０１の記憶状態を判断する。
本明細書で使用される「約」、「およそ」又は「ほぼ」は、如何なるわずかな変化可能な数量を修飾することに用いられるが、このようなわずかな変化はその本質を変更しないことが理解される。実施の形態において特に言及しない限り、「約」、「およそ」又は「ほぼ」で修飾された数値の誤差の範囲は、一般には２０パーセント以内、好ましくは１０パーセント以内、より好ましくは５パーセント以内であることが許容されることを表す。
電気的可変バイポーラ記憶デバイス１０１を選択しない時、ワード線ＷＬ１をフローティングし、ビット線ＢＬ及びソース線ＳＬの何れにもゼロ電圧を印加する。
電気的可変バイポーラ記憶デバイス１０１をリフレッシュする時、所定時間（例えば約１マイクロ秒～１分間の範囲内）ごとに電気的可変バイポーラ記憶デバイス１０１を周期的にプログラムする。実際には、例えば、電気的可変バイポーラ記憶デバイス１０１は揮発性メモリとして本来のプログラム、消去、読み取りという３種類の操作以外に、さらに追加の［リフレッシュ］（ｒｅｆｒｅｓｈ）操作が必要である。リフレッシュ操作とは、揮発性メモリ内に、記憶された情報が時間の経過に伴い消え、所定時間内に、定期的に情報を記憶セルにおける電気的可変バイポーラ記憶デバイス１０１内に書き戻して元の記憶情報の電気的を維持し、電気的可変バイポーラ記憶デバイス１０１に記憶された情報の紛失を防止する必要があることをいう。
図３は、本発明の一実施例によるメモリ回路３００の等価回路図である。図３に示すように、メモリ回路３００は、アレイ状に配列される複数の図２のメモリ装置２００を含む。
図３において、ソース線ＳＬ１、ＳＬｎはソース線デコーダ・制御回路３３０に電気的に接続され、ビット線ＢＬ１、ＢＬｎはビット線デコーダ・制御回路・感知回路３２０に電気的に接続され、複数のワード線ＷＬ１～ＷＬｎはワード線デコーダ・制御回路３１０に電気的に接続される。
メモリ回路３００の操作方法について、各電気的可変バイポーラ記憶デバイスに対してプログラム、消去、読み取り及び／又はリフレッシュを行うことができる。以下、図３における電気的可変バイポーラ記憶デバイス１０１を例とし、残りの電気的可変バイポーラ記憶デバイスは同様する。
電気的可変バイポーラ記憶デバイス１０１をプログラムする時、ワード線デコーダ・制御回路３１０はワード線ＷＬ１にプログラム電圧を印加し、ビット線デコーダ・制御回路・感知回路３２０はビット線ＢＬｎにゼロ電圧を印加し、ソース線デコーダ・制御回路３３０はソース線ＳＬｎをフローティングする。
電気的可変バイポーラ記憶デバイス１０１を消去する時、ワード線デコーダ・制御回路３１０はワード線ＷＬ１にゼロ電圧を印加し、ビット線デコーダ・制御回路・感知回路３２０はビット線ＢＬｎに消去電圧を印加し、ソース線デコーダ・制御回路３３０はソース線ＳＬｎをフローティングする。これにより、消去電圧とプログラム電圧を印加する経路は逆であり、操作の安定性を向上させる。
電気的可変バイポーラ記憶デバイス１０１を読み取る時、ワード線デコーダ・制御回路３１０はワード線ＷＬ１に読み取り電圧を印加し、ビット線デコーダ・制御回路・感知回路３２０はビット線ＢＬｎに約０．１～１倍の動作電圧を印加し、ソース線デコーダ・制御回路３３０はソース線ＳＬｎにゼロ電圧を印加する。ビット線デコーダ・制御回路・感知回路３２０により、電気的可変バイポーラ記憶デバイス１０１から出力された電流信号を感知することによって電気的可変バイポーラ記憶デバイス１０１の記憶状態を判断する。
電気的可変バイポーラ記憶デバイス１０１を選択しない時、ワード線デコーダ・制御回路３１０はワード線ＷＬ１をフローティングし、ビット線デコーダ・制御回路・感知回路３２０、ならびに、ソース線デコーダ・制御回路３３０は、それぞれ、ビット線ＢＬｎ及びソース線ＳＬｎの何れにもゼロ電圧を印加する。
電気的可変バイポーラ記憶デバイス１０１をリフレッシュする時、所定時間（例えば約１マイクロ秒～１分間の範囲内）ごとに、ワード線デコーダ・制御回路３１０、ビット線デコーダ・制御回路・感知回路３２０、ならびに、ソース線デコーダ・制御回路３３０は電気的可変バイポーラ記憶デバイス１０１を周期的にプログラムする。
図４は、本発明の別の実施例によるメモリ装置４００の等価回路図である。図４に示すように、メモリ装置４００は、制御トランジスタ４１０を含むこと以外、メモリ装置２００と実質的に同一である。
図４において、制御トランジスタ４１０は記憶トランジスタ１３０に直列接続され、記憶トランジスタ１３０のソース／ドレイン１３１はソース線ＳＬに電気的に接続され、記憶トランジスタ１３０のソース／ドレイン１３２は制御トランジスタ４１０のソース／ドレイン４１１に電気的に接続され、制御トランジスタ４１０のソース／ドレイン４１２はビット線ＢＬに電気的に接続され、制御トランジスタ４１０のゲート４１３は制御線ＣＬに電気的に接続される。制御トランジスタ４１０の設置により、切り替え速度を加速し、操作の安定性を保持し、リーク電流を効果的に防止することができる。
メモリ装置４００の操作方法について、各電気的可変バイポーラ記憶デバイスに対してプログラム、消去、読み取り及び／又はリフレッシュを行うことができる。以下、図４における電気的可変バイポーラ記憶デバイス１０１を例とし、残りの電気的可変バイポーラ記憶デバイスは同様する。
電気的可変バイポーラ記憶デバイス１０１をプログラムする時、制御線ＣＬに動作電圧（例えば、ＶＤＤ）よりやや大きい又は動作電圧に等しい電圧を印加し、ワード線ＷＬ１にプログラム電圧を印加し、ビット線ＢＬにゼロ電圧を印加し、ソース線ＳＬをフローティングして制御トランジスタ４１０をオンにして、記憶トランジスタ１３０のソース／ドレイン１３２が制御トランジスタ４１０を介してビット線ＢＬに電気的に接続される。
電気的可変バイポーラ記憶デバイス１０１を消去する時、制御線ＣＬに動作電圧よりやや大きい又は動作電圧に等しい電圧を印加し、ワード線ＷＬ１にゼロ電圧を印加し、ビット線ＢＬに消去電圧を印加し、ソース線ＳＬをフローティングする。
電気的可変バイポーラ記憶デバイス１０１を読み取る時、制御線ＣＬに動作電圧を印加し、ワード線ＷＬ１に読み取り電圧を印加し、ビット線ＢＬに約０．１倍～１倍の動作電圧を印加し、ソース線ＳＬにゼロ電圧を印加する。
電気的可変バイポーラ記憶デバイス１０１を選択しない時、ワード線ＷＬ１をフローティングし、制御線ＣＬ、ビット線ＢＬ及びソース線ＳＬの何れにもゼロ電圧を印加する。各電気的可変バイポーラ記憶デバイスがプログラムされるか否かに関わらず、制御トランジスタ４１０をオフ状態に保持することにより、リーク電流を効果的に防止する。
電気的可変バイポーラ記憶デバイス１０１をリフレッシュする時、所定時間ごとに電気的可変バイポーラ記憶デバイス１０１を周期的にプログラムする。
記憶トランジスタに制御トランジスタが接続される設定で、選択される電気的可変バイポーラ記憶デバイス１０１をプログラム、消去、読み取り、リフレッシュする時、制御線ＣＬの何れにも約１倍～１．５倍の動作電圧を印加する。
図５は、本発明の別の実施例によるメモリ回路５００の等価回路図である。図５に示すように、メモリ回路５００は、アレイに配列される複数の図４のメモリ装置４００を含む。
図５において、ソース線ＳＬ１、ＳＬｎはソース線デコーダ・制御回路５３０に電気的に接続され、ビット線ＢＬ１、ＢＬｎはビット線デコーダ・制御回路５２０（例えば、ビット線デコーダ・制御回路・感知回路）に電気的に接続され、複数のワード線ＷＬ１～ＷＬｎはワード線デコーダ・制御回路５１０に電気的に接続され、制御線ＣＬ１、ＣＬｎは、制御線デコーダ・制御回路５４０に電気的に接続する。
メモリ回路５００の操作方法について、各電気的可変バイポーラ記憶デバイスに対してプログラム、消去、読み取り及び／又はリフレッシュを行うことができる。以下、図５における電気的可変バイポーラ記憶デバイス１０１を例とし、残りの電気的可変バイポーラ記憶デバイスは同様する。
電気的可変バイポーラ記憶デバイス１０１をプログラムする時、制御線デコーダ５４０は、制御線ＣＬ１に動作電圧（例えば、ＶＤＤ）よりやや大きい又は動作電圧に等しい電圧を印加し、ワード線デコーダ・制御回路５１０はワード線ＷＬ１にプログラム電圧を印加し、ビット線デコーダ及び制御回路５２０はビット線ＢＬ１にゼロ電圧を印加し、ソース線デコーダ・制御回路５３０はソース線ＳＬ１をフローティングする。
電気的可変バイポーラ記憶デバイス１０１を消去する時、制御線デコーダ及び制御回路５４０は、制御線ＣＬ１に動作電圧よりやや大きい又は動作電圧に等しい電圧を印加し、ワード線デコーダ・制御回路５１０はワード線ＷＬ１にゼロ電圧を印加し、ビット線デコーダ及び制御回路５２０は、ビット線ＢＬ１に消去電圧を印加し、ソース線デコーダ・制御回路５３０は、ソース線ＳＬ１をフローティングする。
電気的可変バイポーラ記憶デバイス１０１を読み取る時、制御線デコーダ及び制御回路５４０は制御線ＣＬ１に動作電圧を印加し、ワード線デコーダ・制御回路５１０はワード線ＷＬ１に読み取り電圧を印加し、ビット線デコーダ・制御回路５２０はビット線ＢＬ１に約０．１倍～１倍の動作電圧を印加し、ソース線デコーダ・制御回路５３０はソース線ＳＬ１にゼロ電圧を印加する。
電気的可変バイポーラ記憶デバイス１０１を選択しない時、ワード線デコーダ・制御回路５１０はワード線ＷＬ１をフローティングし、制御線デコーダ・制御回路５４０、ビット線デコーダ・制御回路５２０、及びソース線デコーダ・制御回路５３０は、それぞれ、制御線ＣＬ１、ビット線ＢＬ１及びソース線ＳＬ１の何れにもゼロ電圧を印加する。電気的可変バイポーラ記憶デバイス１０１がプログラムされるか否かに関わらず、制御トランジスタ４１０をオフ状態に保持することにより、リーク電流を効果的に防止する。
電気的可変バイポーラ記憶デバイス１０１をリフレッシュする時、所定時間ごとに、制御線デコーダ・制御回路５４０、ワード線デコーダ・制御回路５１０、ビット線デコーダ・制御回路５２０、及びソース線デコーダ・制御回路３３０は、電気的可変バイポーラ記憶デバイス１０１を周期的にプログラムする。
以上説明したように、本発明の技術案は、先行技術に比べて顕著なメリット及び有益な効果を有する。本発明の技術案によれば、メモリ装置１００，２００，４００は半導体製造プロセスに対応し、複数の電気的可変バイポーラ記憶デバイスで構成される三次元アーキテクチャの性能が安定し、占めるスペースが小さい。
本発明を実施形態で上述のように開示するが、本発明を限定するものではなく、当業者であれば、本開示の精神と範囲から逸脱しない限り、様々な変更及び修正を行うことができ、従って、本開示の保護範囲は、後に添付する特許請求の範囲で定義したものを基準とすべきである。
本発明の上記及び他の目的、特徴、メリット及び実施例をより分かりやすくするために、添付符号の説明は以下の通りである。
１００ メモリ装置
１０１～１１６、１ｎ－３、１ｎ－２、１ｎ－１、１ｎ 電気的可変バイポーラ記憶デバイス
１２１ 第１のコンタクトプラグ
１２２ 第２のコンタクトプラグ
１３０ 記憶トランジスタ
１３１ ソース／ドレイン
１３２ ソース／ドレイン
１３３ ゲート
１３５、１３６ シャロートレンチアイソレーション
１３７ 導電層
１３８ 誘電体層
１４１ 第１の電気的可変バイポーラ層
１４２ 第２の電気的可変バイポーラ層
１４３ 第３の電気的可変バイポーラ層
１４４ 第４の電気的可変バイポーラ層
１５１ 第１のソース／ドレインコンタクトプラグ
１５２ 第２のソース／ドレインコンタクトプラグ
１５３ ゲートコンタクトプラグ
１６０ 金属層
１７０ 半導体基材
２００ メモリ装置
３００ メモリ回路
３１０ ワード線デコーダ・制御回路
３２０ ビット線デコーダ・制御回路・感知回路
３３０ ソース線デコーダ・制御回路
４００ メモリ装置
４１０ 制御トランジスタ
４１１ ソース／ドレイン
４１２ ソース／ドレイン
４１３ ゲート
５００ メモリ回路
５１０ ワード線デコーダ・制御回路
５２０ ビット線デコーダ・制御回路
５３０ ソース線デコーダ・制御回路
５４０ 制御線デコーダ・制御回路
ＢＬ、ＢＬ１、ＢＬｎ ビット線
ＣＬ、ＣＬ１、ＣＬｎ 制御線
ＳＬ、ＳＬ１、ＳＬｎ ソース線
ＷＬ１～ＷＬｎ ワード線

Claims (12)

  1. 複数のワード線にそれぞれ電気的に接続される複数の電気的可変バイポーラ記憶デバイスと、
    前記複数の電気的可変バイポーラ記憶デバイスに電気的に接続される記憶トランジスタと、
    を含み、
    前記複数の電気的可変バイポーラ記憶デバイスは、それぞれの一端が前記複数のワード線のうちの対応するものに電気的に接続され、それぞれの他端が何れも前記記憶トランジスタのゲートに電気的に接続されるメモリ装置であって、
    前記記憶トランジスタは、
    半導体基材に配置される１つ又は複数の誘電体層及び前記１つ又は複数の誘電体層に配置される１つ又は複数の導電層を含み、金属層に接触する他端を有するゲートコンタクトプラグの一端に接触し、前記複数の電気的可変バイポーラ記憶デバイスが前記金属層に形成されるゲートと、
    前記半導体基材の中に形成され、それらの間であって且つ前記ゲートの下方のチャネル領域に電気信号を表示する一方のソース／ドレイン及び他方のソース／ドレインと、
    を有し、
    前記複数の電気的可変バイポーラ記憶デバイスは、
    底部が前記金属層に接触する第１のコンタクトプラグと、
    それぞれの一側が前記第１のコンタクトプラグの一側に接触し、それぞれの他側が平行である前記複数のワード線にそれぞれ接触する１つ又は複数の第１の電気的可変バイポーラ層であって、
    前記１つ又は複数の第１の電気的可変バイポーラ層における、前記複数のワード線と前記第１のコンタクトプラグとの間に位置する複数の領域を前記複数の電気的可変バイポーラ記憶デバイスを設ける箇所とする１つ又は複数の第１の電気的可変バイポーラ層と、
    を含む、メモリ装置。
  2. 前記記憶トランジスタは、一方のソース／ドレインがソース線に電気的に接続され、他方のソース／ドレインがビット線に電気的に接続される請求項１に記載のメモリ装置。
  3. 前記記憶トランジスタに直列接続される制御トランジスタを更に含み、
    前記記憶トランジスタは、一方のソース／ドレインがソース線に電気的に接続され、他方のソース／ドレインが前記制御トランジスタの一方のソース／ドレインに電気的に接続され、
    前記制御トランジスタの他方のソース／ドレインはビット線に電気的に接続される請求項１に記載のメモリ装置。
  4. 前記１つ又は複数の第１の電気的可変バイポーラ層のそれぞれは、抵抗可変バイポーラ層又は容量可変バイポーラ層である請求項１に記載のメモリ装置。
  5. アレイに配列される複数のメモリ装置を備えるメモリ回路であって、
    前記複数のメモリ装置のそれぞれは、
    複数のワード線にそれぞれ電気的に接続される複数の電気的可変バイポーラ記憶デバイスと、
    前記複数の電気的可変バイポーラ記憶デバイスに電気的に接続される記憶トランジスタと、
    を含み、
    前記複数の電気的可変バイポーラ記憶デバイスは、それぞれの一端が前記複数のワード線のうちの対応するものに電気的に接続され、それぞれの他端が何れも前記記憶トランジスタのゲートに電気的に接続されるメモリ回路であって、
    前記記憶トランジスタは、
    半導体基材に配置される１つ又は複数の誘電体層及び前記１つ又は複数の誘電体層に配置される１つ又は複数の導電層を含み、金属層に接触する他端を有するゲートコンタクトプラグの一端に接触し、前記複数の電気的可変バイポーラ記憶デバイスが前記金属層に形成されるゲートと、
    前記半導体基材の中に形成され、それらの間であって且つ前記ゲートの下方のチャネル領域に電気信号を表示する一方のソース／ドレイン及び他方のソース／ドレインと、
    を有し、
    前記複数の電気的可変バイポーラ記憶デバイスは、
    底部が前記金属層に接触する第１のコンタクトプラグと、
    それぞれの一側が前記第１のコンタクトプラグの一側に接触し、それぞれの他側が平行である前記複数のワード線にそれぞれ接触する１つ又は複数の第１の電気的可変バイポーラ層であって、
    前記１つ又は複数の第１の電気的可変バイポーラ層における、前記複数のワード線と前記第１のコンタクトプラグとの間に位置する複数の領域を前記複数の電気的可変バイポーラ記憶デバイスを設ける箇所とする１つ又は複数の第１の電気的可変バイポーラ層と、
    を含む、メモリ回路。
  6. 前記記憶トランジスタは、一方のソース／ドレインが複数のソース線のうちの１つに電気的に接続され、
    他方のソース／ドレインが複数のビット線のうちの１つに電気的に接続され、
    前記複数のソース線はソース線デコーダ・制御回路に電気的に接続され、
    前記複数のビット線はビット線デコーダ・制御回路・感知回路に電気的に接続され、
    前記複数のワード線はワード線デコーダ・制御回路に電気的に接続される請求項５に記載のメモリ回路。
  7. 前記複数のメモリ装置のそれぞれは、
    前記記憶トランジスタに直列接続される制御トランジスタを更に含み、
    前記記憶トランジスタは、一方のソース／ドレインが複数のソース線のうちの１つに電気的に接続され、
    他方のソース／ドレインが前記制御トランジスタの一方のソース／ドレインに電気的に接続され、
    前記制御トランジスタは、他方のソース／ドレインが複数のビット線のうちの１つに電気的に接続され、ゲートが複数の制御線のうちの１つに電気的に接続され、
    前記複数のソース線はソース線デコーダ・制御回路に電気的に接続され、
    前記複数のビット線はビット線デコーダ・制御回路に電気的に接続され、
    前記複数のワード線はワード線デコーダ・制御回路に電気的に接続され、
    前記複数の制御線は制御線デコーダ・制御回路に電気的に接続される請求項５に記載のメモリ回路。
  8. 記憶トランジスタと、複数のワード線にそれぞれ電気的に接続される複数の電気的可変バイポーラ記憶デバイスと、を含むメモリ装置の操作方法であって、
    前記複数の電気的可変バイポーラ記憶デバイスのうちの１つをプログラムする時、前記複数のワード線のうちの対応するワード線にプログラム電圧を印加し、
    ビット線にゼロ電圧を印加し、
    ソース線をフローティングするステップを含み、
    前記複数の電気的可変バイポーラ記憶デバイスは、それぞれの一端が前記複数のワード線のうちの対応するものに電気的に接続され、それぞれの他端が何れも前記記憶トランジスタのゲートに電気的に接続され、
    前記記憶トランジスタは、一方のソース／ドレインが前記ソース線に電気的に接続され、他方のソース／ドレインが前記ビット線に電気的に接続されるメモリ装置の操作方法。
  9. 前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを消去する時、前記対応するワード線に前記ゼロ電圧を印加し、前記ビット線に消去電圧を印加し、前記ソース線をフローティングするステップと、
    前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを読み取る時、前記対応するワード線に読み取り電圧を印加し、前記ビット線に０．１倍～１倍の動作電圧を印加し、前記ソース線に前記ゼロ電圧を印加するステップと、
    前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを選択しない時、前記対応するワード線をフローティングし、前記ビット線及び前記ソース線の何れにも前記ゼロ電圧を印加するステップと、
    を更に含む請求項８に記載のメモリ装置の操作方法。
  10. 前記メモリ装置は、前記記憶トランジスタに直列接続される制御トランジスタを更に含み、
    前記記憶トランジスタは、他方のソース／ドレインが前記制御トランジスタの一方のソース／ドレインに電気的に接続され、
    前記制御トランジスタは、他方のソース／ドレインが前記ビット線に電気的に接続され、ゲートが制御線に電気的に接続され、
    前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つをプログラムするステップは、
    前記制御線に動作電圧以上の電圧を印加し、前記制御トランジスタをオンにして、前記記憶トランジスタの前記他方のソース／ドレインは前記制御トランジスタを介して前記ビット線に電気的に接続されることを含む請求項８に記載のメモリ装置の操作方法。
  11. 前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを消去する時、前記制御線に前記動作電圧以上の前記電圧を印加し、前記対応するワード線に前記ゼロ電圧を印加し、前記ビット線に消去電圧を印加し、前記ソース線をフローティングするステップと、
    前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを読み取る時、前記制御線に前記動作電圧を印加し、前記対応するワード線に読み取り電圧を印加し、前記ビット線に０．１倍～１倍の前記動作電圧を印加し、前記ソース線に前記ゼロ電圧を印加するステップと、
    前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを選択しない時、前記対応するワード線をフローティングし、前記制御線、前記ビット線及び前記ソース線の何れにも前記ゼロ電圧を印加するステップと、
    を更に含む請求項１０に記載のメモリ装置の操作方法。
  12. 前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つをリフレッシュする時、所定時間ごとに前記複数の電気的可変バイポーラ記憶デバイスのうちの前記１つを周期的にプログラムすることを更に含む請求項８または１０に記載のメモリ装置の操作方法。
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