TW202209578A - 記憶體結構 - Google Patents

Abstract

提供一種記憶體結構。記憶體結構包含第一通道本體、第一源極區、第一汲極區、第一閘極結構與第二閘極結構。第一源極區具有第一導電類型且連接至第一通道本體之第一端。第一汲極區具有第二導電類型且連接至第一通道本體之第二端，第二端和第一端分離。第一閘極結構設置為相鄰於第一通道本體且介於第一端與第二端之間。第二閘極結構設置為相鄰於第一通道本體且介於第一端與第二端之間。

Description

記憶體結構

本發明係有關於半導體結構，且特別有關於記憶體結構。

動態隨機存取記憶體(Dynamic random access memories; DRAMs)已廣泛地使用於電腦系統之主記憶體(main memory)。然而，隨著記憶體技術逐漸接近物理極限，傳統的DRAM，例如1電晶體1電容(1T1C) DRAM，正面臨許多嚴峻的挑戰，例如高漏電流(leakage current)使記憶體結構之可靠度(reliability)下降、隨著記憶體結構愈來愈小而益發複雜的製程與高昂生產成本、DRAM之「動態」特性導致耗電量大、以及由於複雜的控制電路使記憶體結構之可擴展性(scalability)不佳等問題。

因此，為了滿足市場需求，縮小記憶體結構之尺寸且同時維持記憶體結構之性能表現係為重要的。

本發明係有關於記憶體結構。

根據一實施例，記憶體結構包含第一通道本體、第一源極區、第一汲極區、第一閘極結構與第二閘極結構。第一源極區具有第一導電類型且連接至第一通道本體之第一端。第一汲極區具有第二導電類型且連接至第一通道本體之第二端，第二端和第一端分離。第一閘極結構設置為相鄰於第一通道本體且介於第一端與第二端之間。第二閘極結構設置為相鄰於第一通道本體且介於第一端與第二端之間。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。

以下係提出相關實施例，配合圖式以詳細說明本揭露所提出之記憶體結構。然而，本揭露並不以此為限。實施例中之敘述，例如細部結構、製造方法之步驟和材料應用等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述態樣。

同時，須注意的是，本揭露並非顯示出所有可能的實施例。相關技術領域者當可在不脫離本揭露之精神和範圍之前提下，對實施例之結構和製造方法加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖式僅作敘述實施例之用，而非用以限縮本揭露保護範圍。相同或相似的元件符號用以代表相同或相似的原件。

根據本發明之多個實施例，提供記憶體結構，其中記憶體結構在操作期間像閘流體(thyristor)一樣運作，從而可顯著改善做為DRAM之記憶體結構之可靠度、資訊保存時間(retention time)、耗電量與可擴展性。因此，實施例之設計可提升記憶體結構之性能表現，且使記憶體結構達成高儲存密度(density)。

第1A圖係繪示根據本發明之一實施例之記憶體結構的示意立體圖，第1B圖係為沿著第1A圖所示之AA’剖面線延伸畫出的記憶體結構的示意剖面圖。請同時參照第1A-1B圖，記憶體結構10包含基板10、通道本體100、源極區101、汲極區102、第一閘極結構103與第二閘極結構104。基板107可包含半導體基板，例如塊狀矽(bulk silicon)基板、絕緣層上矽(silicon-on-insulator; SOI)基板或薄膜電晶體(thin-film transistor; TFT)基板。源極區101形成於基板107之上表面上。通道本體100沿著垂直於源極區101之上表面的第一方向D1 (例如是Z方向)向上延伸。汲極區102形成於通道本體100上。源極區101、通道本體100與汲極區102沿著第一方向D1配置。

具體而言，源極區101連接至通道本體100之第一端100a。汲極區102連接至通道本體100之第二端100b。通道本體100之第二端100b和通道本體100之第一端100a分離，且分別位於通道本體100沿著第一方向D1的兩相對端部。在一實施例中，第一端100a可接近基板107之上表面，而第二端100b遠離基板107之上表面。

在此實施例中，通道本體100可分別於第一端100a與第二端100b直接接觸源極區101與汲極區102。源極區101具有第一導電類型，汲極區102具有第二導電類型，第二導電類型和第一導電類型不同。源極區101與汲極區102可包含半導體材料，例如矽(silicon)。在一實施例中，第一導電類型可為N型(N-type)，第二導電類型可為P型(P-type)。或者，在另一實施例中，第一導電類型可為P型，第二導電類型可為N型。

例如，在此實施例中，源極區101可為具有高摻雜濃度之N型(即N+)，且汲極區102可為具有高摻雜濃度之P型(即P+)。在其他的實施例中，源極區101與汲極區102可具有反向配置，例如，汲極區102可形成於基板107之上表面上，且連接至通道本體100之第一端100a，源極區101可連接至通道本體100之第二端100b。

通道本體100可包含摻雜的半導體材料或未摻雜的半導體材料。通道本體100可包含單晶矽(single-crystal silicon)或多晶矽(polysilicon)。在一實施例中，通道本體100可包含摻雜的矽，具有N型摻雜區位於P型摻雜區上。

第一閘極結構103設置為相鄰於通道本體100且介於通道本體100之第一端100a與第二端100b之間。第二閘極結構104設置為相鄰於通道本體100且介於通道本體100之第一端100a與通道本體100之第二端100b之間。具體而言，第一閘極結構103與第二閘極結構104設置於通道本體100之側壁上。

具體而言，第一閘極結構103與第二閘極結構104可延伸於第二方向D2 (例如是Y方向)與第三方向D3 (例如是X方向)所定義之平面上。第一方向D1、第二方向D2與第三方向D3彼此相互垂直。第一閘極結構103可具有垂直於第一方向D1之上表面。第二閘極結構104可沿著第一方向D1設置於第一閘極結構103之上表面上。在此實施例中，記憶體結構10可視為垂直通道型記憶體。在一實施例中，第一閘極結構103與第二閘極結構104可至少部分圍繞通道本體100。在另一實施例中，通道本體100可被第一閘極結構103與第二閘極結構104包圍，以形成閘極環繞式(gate-all-around)記憶體結構。

第一閘極結構103可包含第一閘電極109與第一閘極介電層108，第一閘極介電層108使第一閘電極109電性絕緣於通道本體100。具體而言，第一閘極介電層108連接至通道本體100，第一閘電極109連接至第一閘極介電層108。第二閘極結構104可包含第二閘電極111與第二閘極介電層110，第二閘極介電層110使第二閘電極111電性絕緣於通道本體100。具體而言，第二閘極介電層110連接至通道本體100，第二閘電極111連接至第二閘極介電層110。第一閘電極109與第二閘電極111可由相同材料形成。類似地，第一閘極介電層108與第二閘極介電層110可由相同材料形成。

例如，在一實施例中，第一閘極介電層108與第二閘極介電層110可包含介電材料；介電材料可包含氧化物，例如氧化矽(silicon oxide)。在另一實施例中，第一閘極介電層108與第二閘極介電層110可包含高介電常數(high dielectric constant; high-k)材料。在又一實施例中，第一閘極介電層108與第二閘極介電層110可包含氧化物-氮化物-氧化物(oxide-nitride-oxide; ONO)結構。第一閘電極109與第二閘電極111可包含半導體材料或金屬材料。例如，第一閘電極109與第二閘電極111可包含單晶矽或多晶矽。

第一閘極結構103可做為記憶體結構10之控制閘極(control gate; CG)，且第二閘極結構104可做為記憶體結構10之輔助閘極(assisting gate; AG)，但本揭露不限於此。當第一閘極結構103被施加第一電壓，且第二閘極結構104被施加第二電壓，通道本體100可分為至少兩區域100N和100P，區域100N與區域100P具有不同的電荷載子(charge carriers)密度且分別設置為相鄰於第二閘極結構104與第一閘極結構103，電荷載子例如是電洞(holes)。因此，汲極區102、通道本體100之至少兩區域100N和100P、及源極區101可做為閘流體，且第一閘極結構103可用來做為閘極以開啟或關閉閘流體。在此實施例中，第1A-1B圖所示之記憶體結構10可充當2-電晶體(2T)閘流體隨機存取記憶體(thyristor random access memory; T-RAM)。

例如，第1A-1B圖所示之記憶體結構10之操作表現可使用半導體工藝模擬以及器件模擬(Technology Computer Aided Design; TCAD)工具藉由電腦模擬來觀察。在模擬期間，列於表1之不同偏壓可施加於源極區101、汲極區102、第一閘極結構103、第二閘極結構104與基板107，以進行不同的操作模式，例如是編程(programming)、讀取(reading)、維持(hold)或抹除(erasing)操作模式。在此實施例與附圖中，"write 1"表示使記憶體結構10之記憶胞編程為"1"的資訊狀態(即為邏輯"1")之操作模式；"write 0"表示使記憶體結構10之記憶胞編程為"0"的資訊狀態(即為邏輯"0")之操作模式；"hold"表示用以維持記憶體結構10之記憶胞的電壓資訊狀態之操作模式(包含"hold 1"與"hold 0")，此電壓資訊狀態由先前的"write"操作模式("write 1"或"write 0")所決定；"read"表示讀取記憶體結構10之記憶胞以確認個別記憶胞之電壓資訊狀態之操作模式(包含"read 1"與"read 0")，此電壓資訊狀態由先前的"hold"操作模式("hold 1"或"hold 0")所決定。

[表1]

	第一閘極結構103 (CG) (V)	第二閘極結構104 (AG) (V)	汲極區102 (V)	源極區101 (V)	基板107 (V)
write 1	-1.2	0	1.2	1.2	0
write 0	1.2	1.2	1.2	1.2	0
hold	-1.2	1.2	1.2	1.2	0
read	-1.2	1.2	1.2	0	0

第2圖係繪示記憶體結構10在如表1所示之偏壓條件下的測試結果，曲線201表示汲極電流(Id)-時間，曲線202表示通道本體100中相鄰於第一閘極結構103 (CG)之下部的電洞密度-時間。第3A-3F圖係繪示由TCAD工具計算出的記憶體結構10之載子能量分布，此時記憶體結構10被施加如表1所示之偏壓條件。第3A圖與第3D圖分別繪示"write 1"操作模式與"write 0"操作模式之結果，第3B圖與第3E圖分別繪示"hold 1"操作模式與"hold 0"操作模式之結果，第3C圖與第3F圖分別繪示"read 1"操作模式與"read 0"操作模式之結果。上述操作方案係有關於在表1所示之偏壓條件下使電洞移入與移出儲存區。在施加另一組偏壓條件的情況下，電子亦可以相似的方式移入與移出儲存區。

請同時參照第2圖與第3A圖，在"write 1"操作模式中，由於施加於第一閘極結構103與第二閘極結構104之電壓皆小於施加於汲極區102之電壓，電洞從汲極區102移動至通道本體100。請同時參照第2圖與第3D圖，在"write 0"操作模式中，沒有阻止電洞之位能井(potential well)形成，從而多數電洞從通道本體100離開。

請同時參照第2圖與第3B圖，在"hold 1"操作模式中，第一閘極結構103被施加-1.2伏特(V)之負偏壓；且施加於第二閘極結構104之電壓提升至1.2V，以使多數電洞聚集於通道本體100中相鄰於第一閘極結構103之下部(區域100P)。在此情況下，通道100可分為兩區域，例如是區域100N (通道本體100中相鄰於第二閘極結構104之上部)和區域100P (通道本體100中相鄰於第一閘極結構103之下部)，區域100N和區域100P分別具有不同的電洞密度；汲極區102、通道本體100之區域100N和區域100P與源極區101之組合可做為具有P-N-P-N結構之閘流體。因此，從源極區101流出之電子或從汲極區102流出之電洞皆可觸發正回饋迴路(positive feedback loop)，從而導致高Id。請同時參照第2圖與第3E圖，在"hold 0"操作模式中，微量的電洞存在通道本體100中，代表記憶胞之"0"資訊狀態被維持，且具有少量漏電流。

請同時參照第2圖與第3C圖，在"read 1"操作模式中，施加於源極區101之電壓降至0V，且記憶體結構10處於順向偏壓(forward bias)狀態。通道本體100之下部的電洞密度係為高的，且高的傳導電流(conduction current) (即Id)流動於通道本體100中。請同時參照第2圖與第3F圖，在"read 0"操作模式中，施加於源極區101之電壓降至0V，且記憶體結構10處於順向偏壓狀態。通道本體100之電洞密度係為低的。因此，在"read"操作模式期間，記憶體結構10之能量組態(energy configuration)相似於正向閉鎖模式(forward blocking mode)之P-N-P-N 閘控閘流體(P-N-P-N gated thyristor)，且源極區101與汲極區102之間具有可忽略的微量電流。

如第2圖所示，在"read 1"操作模式中的Id大約1毫安培 (milliampere; mA)，且在"read 0"操作模式中的Id大約0.1皮安培 (picoampere; pA)。在"read 1"操作模式中的Id與在"read 0"操作模式中的Id之間的差異係為大的，代表記憶體結構10之感測範圍(sensing margin)係為大的。

第4圖係繪示本揭露提供之記憶體結構10之Id-保持時間(hold time)曲線，在"read 1"操作模式與"read 0"操作模式下。如第4圖所示，在"read 1"操作模式中的Id與在"read 0"操作模式中的Id之間的差異在10秒(sec)時仍是明顯的，代表本揭露提供之記憶體結構10具有至少10秒的資訊保存時間。相較於傳統的1T1C DRAM具有少於100毫秒(milliseconds)之資訊保存時間，本揭露之記憶體結構10具有提高的資訊保存時間。

此外，本揭露之記憶體結構10之讀取寫入時間大約1奈秒(nanoseconds)。本揭露之記憶體結構10具有改善的讀取寫入表現。

第5圖係繪示根據本發明之另一實施例之記憶體結構50的示意剖面圖。記憶體結構50之結構相似於第1A-1B圖所示之記憶體結構10之結構，差異之處在於記憶體結構50更包含設置於汲極區102與通道本體100之間的連接區512。連接區512可使汲極區102連接至通道本體100之第二端100b。連接區512具有第一導電類型。連接區512可包含半導體材料，例如矽。在此實施例中，連接區512可為具有高摻雜濃度之N型(即N+)。汲極區102、連接區512、通道本體100與源極區101之組合可做為具有P-N-P-N結構之閘流體，且可結合第一閘極結構103與第二閘極結構104以充當2T T-RAM，以進行編程、讀取、維持或抹除操作模式。

第6圖係繪示根據本發明之另一實施例之記憶體結構60的示意剖面圖。記憶體結構60之結構相似於第1A-1B圖所示之記憶體結構10之結構，差異之處在於記憶體結構60更包含設置於源極區101與通道本體100之間的連接區612。連接區612可使源極區101連接至該通道本體100之第一端100a。連接區612具有第二導電類型。連接區612可包含半導體材料，例如矽。在此實施例中，連接區612可為具有高摻雜濃度之P型(即P+)。汲極區102、通道本體100、連接區612與源極區101之組合可做為具有P-N-P-N結構之閘流體，且可結合第一閘極結構103與第二閘極結構104以充當2T T-RAM，以進行編程、讀取、維持或抹除操作模式。

第7圖係繪示根據本發明之另一實施例之記憶體結構70的示意剖面圖。記憶體結構70之結構相似於第1A-1B圖所示之記憶體結構10之結構，差異之處在於記憶體結構70比記憶體結構10包含更多的閘極結構。請參照第7圖，記憶體結構70包含基板701、通道本體700、源極區701、汲極區702、第一閘極結構703、第二閘極結構704與第三閘極結構705。

第一閘極結構703、第二閘極結構704與第三閘極結構705設置為相鄰於通道本體700，且介於通道本體700之第一端700a與第二端700b之間。第一閘極結構703可包含連接至通道本體700之第一閘極介電層708與連接至第一閘極介電層708之第一閘電極709；第二閘極結構704可包含連接至通道本體700之第二閘極介電層710與連接至第二閘極介電層710之第二閘電極711；第三閘極結構705可包含連接至通道本體700之第三閘極介電層712與連接至第三閘極介電層712之第三閘電極713。第一閘極介電層708、第二閘極介電層710與第三閘極介電層712分別使第一閘電極709、第二閘電極711與第三閘電極713電性絕緣於通道本體700。

在本揭露之一些實施例中，第一閘極介電層708、第二閘極介電層710與第三閘極介電層712可包含相似於第一閘極介電層108及/或第二閘極介電層110之材料。第一閘電極709、第二閘電極711與第三閘電極713可包含相似於第一閘電極109及/或第二閘電極111之材料。

在一實施例中，記憶體結構70可充當3-電晶體(3T) T-RAM，其中第一閘極結構703、第二閘極結構704與第三閘極結構705可做為記憶體結構70之字元線(WL)，例如，第一閘極結構703可做為WL0、第二閘極結構704可做為WL1、且第三閘極結構705可做為WL2。在此實施例中，第一閘極結構703可做為記憶體結構70之輔助閘極(AG)，且第二閘極結構704可做為記憶體結構70之控制閘極(CG)。在一些實施例中，記憶體結構70可包含多於三個閘極結構。本揭露對此不加侷限。

例如，第7圖所示之記憶體結構70之操作表現可使用TCAD工具藉由電腦模擬來觀察。在模擬期間，列於表2之不同偏壓可施加於源極區701、汲極區702、第一閘極結構703、第二閘極結構704、第三閘極結構705與基板720，以進行不同的操作模式，例如是編程、讀取、維持或抹除操作模式。

在此實施例與附圖中，"write 1"表示使記憶體結構70之記憶胞編程為"1"的資訊狀態之操作模式；"write 0"表示使記憶體結構70之記憶胞編程為"0"的資訊狀態之操作模式；"hold"表示用以維持記憶體結構70之記憶胞的電壓資訊狀態之操作模式(包含"hold 1"與"hold 0")，此電壓資訊狀態由先前的"write"操作模式("write 1"或"write 0")所決定；"read"表示讀取記憶體結構70之記憶胞以確認個別記憶胞之電壓資訊狀態之操作模式(包含"read 1"與"read 0")，此電壓資訊狀態由先前的"hold"操作模式("hold 1"或"hold 0")所決定。

[表2]

	第一閘極結構703 (WL0) (V)	第二閘極結構704 (WL1) (V)	第三閘極結構705 (WL3) (V)	汲極區702 (V)	源極區701 (V)	基板720 (V)
write 1	0	-1.2	0	1.2	1.2	0
write 0	1.2	1.2	1.2	1.2	1.2	0
hold	0	-1.2	1.2	1.2	1.2	0
read	1.2	-1.2	1.2	1.2	0	0

第8A-8F圖係繪示由TCAD工具計算出的記憶體結構70之載子能量分布，此時記憶體結構70被施加如表2所示之偏壓條件。第8A圖與第8D圖分別繪示"write 1"操作模式與"write 0"操作模式之結果，第8B圖與第8E圖分別繪示"hold 1"操作模式與"hold 0"操作模式之結果，第8C圖與第8F圖分別繪示"read 1"操作模式與"read 0"操作模式之結果。

請參照第8A圖，在"write 1"操作模式中，由於施加於第一閘極結構703、第二閘極結構704與第三閘極結構705之電壓皆小於施加於汲極區702之電壓，電洞從汲極區702移動至通道本體700。請參照第8D圖，在"write 0"操作模式中，由於施加於第一閘極結構703、第二閘極結構704、第三閘極結構705與源極區701之電壓相同(約1.2V)，儲存於通道本體700之電洞會流向汲極區702，且只剩下微量電洞留在通道本體100中。

請參照第8B圖，在"hold 1"操作模式中，第一閘極結構703 (WL0)被施加0V，第二閘極結構704 (WL1) 被施加-1.2V之負偏壓，第三閘極結構705被施加1.2V之正偏壓，以使電洞聚集於通道本體700中相鄰於第一閘極結構703與第二閘極結構704之部分。在此情況下，通道700可分為兩區域，例如是區域700N (通道本體700中相鄰於第三閘極結構705之部分)和區域700P (通道本體700中相鄰於第一閘極結構703與第二閘極結構704之部分)，區域700N和區域700P分別具有不同的電洞密度；汲極區702、通道本體700之區域700N和區域700P與源極區701之組合可做為具有P-N-P-N結構之閘流體。因此，從源極區701流出之電子或從汲極區702流出之電洞皆可觸發正回饋迴路，從而導致高Id。請參照第8E圖，在"hold 0"操作模式中，僅有微量的電洞存在通道本體700中。

請參照第8C圖，在"read 1"操作模式中，記憶體結構70處於順向偏壓狀態，且通道本體700之電洞密度係為高的。因此，記憶體結構70之能量組態相似於正向閉鎖模式之P-N-P-N閘控閘流體，且源極區701與汲極區702之間具有可忽略的微量電流、以及高的傳導電流(即Id)流動於通道本體700中。請參照第8F圖，在"read 0"操作模式中，記憶體結構70處於順向偏壓狀態。通道本體700之電洞密度係為低的。因此，在"read"操作模式期間，記憶體結構70之能量組態相似於正向閉鎖模式之P-N-P-N閘控閘流體，且源極區701與汲極區702之間具有可忽略的微量電流。

第9圖係繪示本揭露提供之記憶體結構70之Id-保持時間曲線，在"read 1"操作模式與"read 0"操作模式下。如第9圖所示，在"read 1"操作模式中的Id與在"read 0"操作模式中的Id之間的差異在10秒時仍是明顯的，代表本揭露提供之記憶體結構70具有至少10秒的資訊保存時間。相較於傳統的1T1C DRAM具有少於100毫秒之資訊保存時間，本揭露之記憶體結構70具有提高的資訊保存時間。

應理解的是，雖然在第8A-8F圖所示之操作模式中，記憶體結構70之第一閘極結構703設計為控制閘極(CG)，但記憶體結構70之控制閘極(CG)並不限於此種設計。設置於不相鄰於源極區701與汲極區702之閘極結構，例如第二閘極結構704，可在其他操作模式中設計為記憶體結構70之控制閘極(CG)；藉由此配置，可進一步降低記憶體結構70之漏電流。

第10圖係繪示根據本發明之另一實施例之記憶體結構70A的示意剖面圖。記憶體結構70A之結構相似於第7圖所示之記憶體結構70之結構，差異之處在於記憶體結構70A包含設置於通道本體700之側壁之介電膜1020。介電膜1020沿著第一方向D1延伸。第一閘極結構1003包含第一閘電極1009設置於介電膜1020上、第二閘極結構1004包含第二閘電極1011設置於介電膜1020上、第三閘極結構1005包含第三閘電極1013設置於介電膜1020上。換言之，介電膜1020使第一閘極結構1003、第二閘極結構1004與第三閘極結構1005接觸通道本體700。介電膜1020和第7圖所示之記憶體結構70之第一閘極介電層708、第二閘極介電層710與第三閘極介電層712不同之處在於，介電膜1020並未設置於第一閘電極1009、第二閘電極1011與第三閘電極1013沿著第一方向D1之上表面與下表面上。介電膜1020可為電荷捕捉結構，例如是ONO結構，ONO結構包含沿著第三方向D3依序堆疊之第一氧化矽層、氮化矽層、及第二氧化矽層。在一些實施例中，ONO結構可更包含浮動閘極層，例如是多晶矽。

電荷捕捉結構之特性使得具有電荷捕捉結構之記憶體結構70A中的每個記憶胞可展現兩個以上的可能的資訊狀態，從而，記憶體結構70A中的每個記憶胞能夠儲存一位元(bit)以上的資訊。換言之，記憶體結構70A可做為多層儲存(multi-level)記憶體裝置。

第11A圖係繪示根據本發明之一實施例之記憶體結構11的示意立體圖。請參照第11A圖，記憶體結構11包含沿著第二方向D2延伸之柱狀體1111/1112/1113、沿著第一方向D1延伸的第一閘極結構1103與沿著第一方向D1延伸的第二閘極結構1104。柱狀體1111/1112/1113沿著第一方向D1配置，且彼此相互分離。第一閘極結構1103和第二閘極結構1104分離。

每一柱狀體1111/1112/1113包含通道本體1100、源極區1101與汲極區1102，源極區1101具有第一導電類型且連接至通道本體1100之第一端1100a，汲極區1102具有第二導電類型且連接至通道本體1100之第二端1100b，第一端1100a和第二端1100b分離。第一閘極結構1103與第二閘極結構1104設置為相鄰於柱狀體1111/1112/1113之通道本體1100，且設置於第一端1100a與第二端1100b之間。

具體而言，每一柱狀體1111/1112/1113之源極區1101、通道本體1100與汲極區1102係沿著第二方向D2配置，第二方向D2垂直於第一方向D1。第一閘極結構1103與第二閘極結構1104沿著第二方向D2配置。

源極區1101可包含相似於如上所述之源極區101之材料；通道本體1100可包含相似於如上所述之通道本體100之材料；汲極區1102可包含相似於如上所述之汲極區102之材料。第一閘極結構1103與第二閘極結構1104可包含半導體材料或金屬材料。在一實施例中，第一導電類型可為N型，第二導電類型可為P型。在此實施例中，源極區1101可為具有高摻雜濃度之N型(即N+)，且汲極區1102可為具有高摻雜濃度之P型(即P+)。

在此實施例中，記憶體結構11可被視為具有三維(three-dimensional; 3D)垂直閘極之記憶體結構。第一閘極結構1103可做為記憶體結構11之控制閘極(CG)，且第二閘極結構1104可做為記憶體結構11之輔助閘極(AG)，但本揭露對此不加侷限。每一源極區1101可電性連接於源極線，且每一汲極區1102可電性連接於位元線。根據前述之類似原則，每一柱狀體1111/1112/1113可充當閘流體，且可結合第一閘極結構1103與第二閘極結構1104以充當2T T-RAM，以進行編程、讀取、維持或抹除操作模式。

第11B圖係為沿著第11A圖所示之BB’剖面線延伸畫出的記憶體結構11的示意剖面圖。請同時參照第11A-11B圖，第一閘極結構1103可包含偶數部1103a與奇數部1103b，奇數部1103b和偶數部1103a分離。奇數部1103b與偶數部1103a皆沿著第一方向D1延伸，奇數部1103b與偶數部1103a沿著第三方向D3配置且分別設置於柱狀體1111/1112/1113之通道本體1100之相對側。換言之，柱狀體1111/1112/1113使奇數部1103b和偶數部1103a分離。在操作期間，藉由分別對奇數部1103b與偶數部1103a施加操作電壓(例如是編程電壓或讀取電壓)，有助於使記憶體結構11之電荷儲存區和讀取路徑分開，從而降低記憶體結構11之存取時間。

請再次參照第11A圖，第二閘極結構1104可包含第一部1104a、第二部1104b與連接部1104c，連接部1104c使第一部1104a和第二部1104b連接。第一部1104a與第二部1104b皆沿著第一方向D1延伸，第一部1104a與第二部1104b沿著第三方向D3配置且分別設置於柱狀體1111/1112/1113之通道本體1100之相對側。連接部1104c沿著第三方向D3延伸，跨過柱狀體1111/1112/1113。

第11C圖係為沿著第11A圖所示之CC’剖面線延伸畫出的記憶體結構11的示意剖面圖。在此實施例中，柱狀體1111/1112/1113可具有沿著第三方向D3的一尺寸CD1，尺寸CD1約為30奈米(nanometer; nm)；第一閘極結構1103可具有沿著第二方向D2的一長度W2，長度W2約為80奈米；第二閘極結構1104可具有沿著第二方向D2的一長度W1，長度W1約為80奈米；記憶體結構11可具有沿著第二方向D2且介於第一閘極結構1103與第二閘極結構1104之間的一間隙G1，間隙G1約為30奈米。尺寸CD1可被視為位元線臨界尺寸(critical dimension)。在一實施例中，記憶體結構11可更包含介電膜(未繪示)，介電膜介於第一閘極結構1103與柱狀體1111/1112/1113之間，且介於第二閘極結構1104與柱狀體1111/1112/1113之間。介電膜可具有約5奈米之一厚度。第一閘極結構1103與第二閘極結構1104可藉由介電膜電性絕緣於柱狀體1111/1112/1113之通道本體1100。

記憶體結構11在不同操作模式下之操作表現亦可使用TCAD工具藉由電腦模擬來觀察，測試結果列於第12圖。如第12圖所示，在讀取/寫入時間降低至10奈秒時，在"read 1"操作模式中的Id與在"read 0"操作模式中的Id之間的差異仍是大的，代表記憶體結構11之感測範圍係為大的。

第13A圖係繪示根據本發明之一實施例之記憶體結構13的示意立體圖。第13B圖係為沿著第13A圖所示之DD’剖面線延伸畫出的記憶體結構13的示意剖面圖。記憶體結構13之結構相似於第11A-11C圖所示之記憶體結構11之結構，差異之處在於記憶體結構13包含更多的柱狀體1111/1112沿著第三方向D3配置。記憶體結構13更包含第三閘極結構1304，第三閘極結構1304相鄰於第一閘極結構1303。第一閘極結構1303與第三閘極結構1304沿著第三方向D3配置。第三閘極結構1304設置為相鄰於柱狀體1111/1112之通道本體1100，且沿著第一方向D1延伸。多個柱狀體1111中的一者與多個柱狀體1112中的一者使第一閘極結構1303和第三閘極結構1304分離，換言之，第一閘極結構1303和第三閘極結構1304分別設置於多個柱狀體1111中的該柱狀體1111之相對側、以及多個柱狀體1112中的該柱狀體1112之相對側。第二閘極結構1305和第11A圖所示之第二閘極結構1104不同之處在於，第二閘極結構1305可包含第一部1305a、第二部1305b、第三部1305c、第四部1305d與連接部1305e，連接部1305e使第一部1305a、第二部1305b、第三部1305c和第四部1305d連接。第一部1305a、第二部1305b、第三部1305c和第四部1305d皆沿著第一方向D1延伸。第一部1305a、第二部1305b、第三部1305c和第四部1305d沿著第三方向D3配置，且分別設置於柱狀體1111/1112之通道本體1100之相對側。連接部1305e沿著第三方向D3延伸，跨過柱狀體1111/1112。第一閘極結構1303與第二閘極結構1305沿著第二方向D2配置。

第一閘極結構1303可包含沿著第三方向D3配置之奇數部1303a與偶數部1303b，且奇數部1303a與偶數部1303b分別設置於柱狀體1111/1112之通道本體1100之相對側；第三閘極結構1304可包含沿著第三方向D3配置之奇數部1304a與偶數部1304b，且奇數部1304a與偶數部1304b分別設置於柱狀體1111/1112之通道本體1100之相對側。換言之，奇數部1303a、偶數部1303b、奇數部1304a與偶數部1304b藉由柱狀體1111/1112而相互分離。在操作期間，藉由分別對奇數部1303a/1304a與偶數部1303b/1304b施加操作電壓(例如是編程電壓或讀取電壓)，有助於使記憶體結構13之電荷儲存區和讀取路徑分開，從而降低記憶體結構13之存取時間。

在此實施例中，記憶體結構13可被視為具有三維垂直閘極之記憶體結構。第一閘極結構1303與第三閘極結構1304可做為記憶體結構13之控制閘極(CG)，且第二閘極結構1305可做為記憶體結構13之輔助閘極(AG)，但本揭露對此不加侷限。根據前述之類似原則，每一柱狀體1111/1112可做為閘流體，且可結合第一閘極結構1303與第二閘極結構1304以充當2T T-RAM，以進行編程、讀取、維持或抹除操作模式。為了對記憶體結構13進行解碼(decoding)，每一源極區1101可電性連接於源極線，且每一汲極區1102可電性連接於位元線。

第14A圖係繪示根據本發明之一實施例之記憶體結構14的示意立體圖。請參照第14A圖，記憶體結構14包含柱狀體141a、141b和141c、柱狀體142a、142b和142c、沿著第一方向D1延伸之第一閘極結構1403、沿著第一方向D1延伸之第二閘極結構1404、以及沿著第一方向D1延伸之第三閘極結構1405；柱狀體141a、141b和141c沿著第二方向D2延伸且設置於相同階層(level)；柱狀體142a、142b和142c沿著第二方向D2延伸且設置於相同階層(此階層位於柱狀體141a、141b和141c之階層的下方)。柱狀體141a、141b和141c沿著第三方向D3配置，且第一閘極結構1403、第二閘極結構1404與第三閘極結構1405使柱狀體141a、141b和141c相互分離。柱狀體142a、142b和142c沿著第三方向D3配置，且第一閘極結構1403、第二閘極結構1404與第三閘極結構1405使柱狀體142a、142b和142c相互分離。在第一方向D1上，柱狀體141a、141b和141c設置於柱狀體142a、142b和142c上方且和柱狀體142a、142b和142c分離。每一柱狀體141a、141b、141c、142a、142b和142c包含通道本體1400、源極區1401與汲極區1402，源極區1401具有第一導電類型且連接至通道本體1400之第一端1400a，汲極區1402具有第二導電類型且連接至通道本體1400之第二端1400b，第一端1400a和第二端1400b分離。每一柱狀體141a、141b和141c之通道本體1400、源極區1401與汲極區1402沿著第二方向D2配置。每一柱狀體142a、142b和142c之通道本體1400、源極區1401與汲極區1402沿著第二方向D2配置。根據前述之類似原則，每一柱狀體141a、141b、141c、142a、142b和142c可做為閘流體，且可結合第一閘極結構1403、第二閘極結構1404與第三閘極結構1405以充當2T T-RAM，以進行編程、讀取、維持或抹除操作模式。

記憶體結構14更包含沿著第三方向D3延伸之汲極連接部143、汲極連接部144、源極連接部145與源極連接部146。柱狀體141a、141b和141c之汲極區1402透過汲極連接部143相互連接；柱狀體142a、142b和142c之汲極區1402透過汲極連接部144相互連接；柱狀體141a、141b和141c之源極區1401透過源極連接部145相互連接；柱狀體142a、142b和142c之源極區1401透過源極連接部146相互連接。汲極連接部143和144可包含相似於汲極區1402之材料；源極連接部145和146可包含相似於源極區1401之材料。

在此配置下，設置於第一方向D1上的相同階層之柱狀體141a、141b和141c之源極區1401可透過源極連接部145電性連接至源極線接觸結構(contact)，且設置於第一方向D1上的相同階層之柱狀體142a、142b和142c之源極區1401可透過源極連接部146電性連接至另一源極線接觸結構。設置於第一方向D1上的相同階層之柱狀體141a、141b和141c之汲極區1402可透過汲極連接部143電性連接至位元線接觸結構，且設置於第一方向D1上的相同階層之柱狀體142a、142b和142c之汲極區1402可透過汲極連接部144電性連接至另一位元線接觸結構。換言之，僅需要兩個接觸結構，例如是源極線接觸結構與位元線接觸結構，即可使設置於相同階層之柱狀體141a、141b和141c (或者是柱狀體142a、142b和142c)連接至對應的源極線與位元線。相較於第13A-13B圖所示之記憶體結構13，記憶體結構14可具有數量減少的用於位元線與源極線之接觸結構，且可達成具有改善的空間利用效率(area efficiency)與簡單的佈局(layout)之高度堆疊的記憶體裝置。

第一閘極結構1403、第二閘極結構1404與第三閘極結構1405設置為相鄰於柱狀體141a、141b、141c、142a、142b和142c之通道本體1400，且介於第一端1400a與第二端1400b之間。第一閘極結構1403、第二閘極結構1404與第三閘極結構1405沿著第二方向D2配置且彼此分離，且第一閘極結構1403沿著第二方向D2配置於第二閘極結構1404與第三閘極結構1405之間。

第一閘極結構1403可包含奇數部1403a與偶數部1403b。奇數部1403a與偶數部1403b沿著第三方向D3配置，且分別設置於柱狀體141a、141b、141c、142a、142b和142c之通道本體1400之相對側。記憶體結構14可包含一個以上的第一閘極結構1403沿著第三方向D3配置，如第14A圖所示。

第14B圖係為沿著第14A圖所示之EE’剖面線延伸畫出的記憶體結構14的示意剖面圖。請同時參照第14A-14B圖，第二閘極結構1404可包含第一部1404a、第二部1404b與連接部1404c，連接部1404c連接第一部1404a與第二部1404b。記憶體結構14可包含一個以上的第二閘極結構1404沿著第三方向D3配置，如第14A-14B圖所示。第三閘極結構1405可具有相似於第二閘極結構1404之結構。在一實施例中，第三閘極結構1405亦可包含第一部1405a、第二部1405b與連接部1405c，連接部1405c連接第一部1405a與第二部1405b。

第14C圖係為沿著第14A圖所示之FF’剖面線延伸畫出的記憶體結構14的示意剖面圖。在一實施例中，記憶體結構14可更包含介電膜1460位於柱狀體之側壁上，例如是位於柱狀體141c之側壁上，如第14C圖所示。第一閘極結構1403、第二閘極結構1404與第三閘極結構1405可藉由介電膜1460電性絕緣於柱狀體141c之通道本體1400。在一實施例中，介電膜可包含高介電常數材料、ONO結構、電荷捕捉層或浮動閘極層，例如多晶矽。

請參照第14C圖，在此實施例中，第一閘極結構1403之奇數部1403a結合介電膜1460與柱狀體141c之通道本體1400可形成電晶體14T1；第一閘極結構1403之偶數部1403b結合介電膜1460與柱狀體141c之通道本體1400可形成電晶體14T2；第二閘極結構1404結合介電膜1460與柱狀體141c之通道本體1400可形成電晶體14T3；第三閘極結構1405結合介電膜1460與柱狀體141c之通道本體1400可形成電晶體14T4。電晶體14T1、14T2、14T3和14T4形成於相同階層。

相似地，第一閘極結構1403、第二閘極結構1404與第三閘極結構1405分別結合介電膜1460與柱狀體142c (位於柱狀體141c的下方)之通道本體1400亦可形成複數個電晶體，該些電晶體設置於相同階層，該階層位於電晶體14T1、14T2、14T3和14T4所在的階層之下。複數個柱狀體與閘極結構之組成可形成具有多層儲存記憶胞(multi-level level cells; MLC)之三維記憶陣列。

例如，第15圖係繪示記憶體結構14於操作模式中的示意性電路圖。在此實施例中，第一閘極結構1403之奇數部1403a結合介電膜1460與柱狀體142c之通道本體1400亦可形成電晶體14T5；第一閘極結構1403之偶數部1403b結合介電膜1460與柱狀體142c之通道本體1400可形成電晶體14T6；第二閘極結構1404結合介電膜1460與柱狀體142c之通道本體1400可形成電晶體14T7；第三閘極結構1405結合介電膜1460與柱狀體142c之通道本體1400可形成電晶體14T8。電晶體14T5、14T6、14T7和14T8形成於相同階層。

設置於相同階層的柱狀體141c之源極區1401與柱狀體141b之源極區1401可透過源極連接部145連接至源極線SL_1。設置於相同階層的柱狀體142c之源極區1401與柱狀體142b之源極區1401可透過源極連接部146連接至源極線SL_0。設置於相同階層的柱狀體141c之源極區1401與柱狀體141b之源極區1401可連接至串列選擇線；設置於相同階層的柱狀體142c之源極區1401與柱狀體142b之源極區1401可連接至另一串列選擇線。

設置於相同階層的柱狀體141c之汲極區1402與柱狀體141b之汲極區1402可透過汲極連接部143連接至位元線BL_1。設置於相同階層的柱狀體142c之汲極區1402與柱狀體142b之汲極區1402可透過汲極連接部144連接至位元線BL_0。

電晶體14T4與14T8可連接至源極選擇線SLT_0且分別充當串列選擇電晶體。電晶體14T3與14T7可連接至汲極選擇線BLT_0且分別充當位元線選擇電晶體。電晶體14T1、14T2、14T5和14T6可充當記憶電晶體(memory transistors)。記憶體結構14還可包含更多電晶體連接至其他源極選擇線及/或其他汲極選擇線，例如源極選擇線SLT_1及/或汲極選擇線BLT_1。

相較於傳統的揮發性記憶體裝置，根據本揭露之記憶結構可提供低漏電流、高感測範圍、簡單的佈局、長的資訊保存時間、低耗電量與高度可擴展性。因此，本揭露可達成具有優化的性能表現之記憶體結構。

應注意的是，如上所述之圖式、結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖式之結構僅用以舉例說明之，而非用以限制本發明。通常知識者當知，應用本揭露之相關結構和步驟過程，例如半導體結構中的相關元件和層的排列方式或構型，或製造步驟細節等，都可能依實際應用樣態所需而可能有相應的調整和變化。

綜上所述，雖然本發明已以實施例揭露如上，然而其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍前提下，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10,11,13,14,50,70,70A:記憶體結構 14T1,14T2,14T3,14T4,14T5,14T6,14T7,14T8:電晶體 100,700,1100,1400:通道本體 100a,700a,1100a,1400a:第一端 100b,700b,1100b,1400b:第二端 100N,100P,700N,700P:區域 101,701,1101,1401:源極區 102,702,1102,1402:汲極區 103,703,1003,1103,1303,1403:第一閘極結構 104,704,1004,1104,1305,1404:第二閘極結構 107,720:基板 108,708:第一閘極介電層 109,709,1009:第一閘電極 110,710:第二閘極介電層 111,711,1011:第二閘電極 143,144:汲極連接部 145,146:源極連接部 512,612:連接區 705,1005,1304,1405:第三閘極結構 712:第三閘極介電層 713,1013:第三閘電極 1020,1460:介電膜 1103a,1303b,1304b,1403b:偶數部 1103b,1303a,1304a,1403a:奇數部 1104a,1305a,1404a,1405a:第一部 1104b,1305b,1404b,1405b:第二部 1104c,1305e,1404c,1405c:連接部 1305c:第三部 1305d:第四部 141a,141b,141c,142a,142b,142c,1111,1112,1113:柱狀體 AA’,BB’,CC’,DD’,EE’,FF’:剖面線 BL_0,BL_1:位元線 BLT_0,BLT_1:汲極選擇線 CD1:尺寸 D1:第一方向 D2:第二方向 D3:第三方向 G1:間隙 SL_0,SL_1:源極線 SLT_0,SLT_1:源極選擇線 W1,W2:長度

第1A圖係繪示根據本發明之一實施例之記憶體結構的示意立體圖； 第1B圖係為沿著第1A圖所示之AA’剖面線延伸畫出的根據本發明之一實施例之記憶體結構的示意剖面圖； 第2圖係繪示根據本發明之一實施例之記憶體結構在多種操作模式下的測試結果； 第3A-3F圖係繪示根據本發明之一實施例之記憶體結構之載子能量分布圖； 第4圖係繪示根據本發明之一實施例之記憶體結構的測試結果； 第5圖係繪示根據本發明之一實施例之記憶體結構的示意剖面圖； 第6圖係繪示根據本發明之一實施例之記憶體結構的示意剖面圖； 第7圖係繪示根據本發明之一實施例之記憶體結構的示意剖面圖； 第8A-8F圖係繪示根據本發明之一實施例之記憶體結構之載子能量分布圖； 第9圖係繪示根據本發明之一實施例之記憶體結構的測試結果； 第10圖係繪示根據本發明之一實施例之記憶體結構的示意剖面圖； 第11A圖係繪示根據本發明之一實施例之記憶體結構的示意立體圖； 第11B圖係為沿著第11A圖所示之BB’剖面線延伸畫出的根據本發明之一實施例之記憶體結構的示意剖面圖； 第11C圖係為沿著第11A圖所示之CC’剖面線延伸畫出的根據本發明之一實施例之記憶體結構的示意剖面圖； 第12圖係繪示根據本發明之一實施例之記憶體結構的測試結果； 第13A圖係繪示根據本發明之一實施例之記憶體結構的示意立體圖； 第13B圖係為沿著第13A圖所示之DD’剖面線延伸畫出的根據本發明之一實施例之記憶體結構的示意剖面圖； 第14A圖係繪示根據本發明之一實施例之記憶體結構的示意立體圖； 第14B圖係為沿著第14A圖所示之EE’剖面線延伸畫出的根據本發明之一實施例之記憶體結構的示意剖面圖； 第14C圖係為沿著第14A圖所示之FF’剖面線延伸畫出的根據本發明之一實施例之記憶體結構的示意剖面圖；及 第15圖係繪示根據本發明之一實施例之記憶體結構的示意性電路圖。

10:記憶體結構

101:源極區

102:汲極區

103:第一閘極結構

104:第二閘極結構

107:基板

AA’:剖面線

D1:第一方向

D2:第二方向

D3:第三方向

Claims (10)

1. 一種記憶體結構，包含： 一第一通道本體； 一第一源極區，具有一第一導電類型且連接至該第一通道本體之一第一端； 一第一汲極區，具有一第二導電類型且連接至該第一通道本體之一第二端，該第二端和該第一端分離； 一第一閘極結構，設置為相鄰於該第一通道本體且介於該第一端與該第二端之間；以及 一第二閘極結構，設置為相鄰於該第一通道本體且介於該第一端與該第二端之間。
2. 如請求項1所述之記憶體結構，更包含一連接區，該連接區使該第一汲極區連接至該第一通道本體之該第二端，其中該連接區具有該第一導電類型。
3. 如請求項1所述之記憶體結構，更包含一連接區，該連接區使該第一源極區連接至該第一通道本體之該第一端，其中該連接區具有該第二導電類型。
4. 如請求項1所述之記憶體結構，其中該第一源極區、該第一通道本體與該第一汲極區沿著一第一方向配置，該第一閘極結構包含連接至該第一通道本體之一第一閘極介電層與連接至該第一閘極介電層之一第一閘電極，且該第二閘極結構包含連接至該第一通道本體之一第二閘極介電層與連接至該第二閘極介電層之一第二閘電極。
5. 如請求項1所述之記憶體結構，更包含一第三閘極結構與一介電膜，該第三閘極結構設置為相鄰於該第一通道本體且介於該第一端與該第二端之間，該介電膜連接至該第一通道本體、該第一閘極結構、該第二閘極結構與該第三閘極結構。
6. 如請求項1所述之記憶體結構，其中該第一閘極結構與該第二閘極結構沿著一第一方向延伸，該第一源極區、該第一通道本體與該第一汲極區沿著一第二方向配置，該第二方向垂直於該第一方向。
7. 如請求項6所述之記憶體結構，更包含： 一第二通道本體，設置為相鄰於該第一閘極結構與該第二閘極結構，且該第二通道本體和該第一通道本體分離； 一第二源極區，連接至該第二通道本體；以及 一第二汲極區，連接至該第二通道本體， 其中該第二源極區、該第二通道本體與該第二汲極區沿著該第二方向配置。
8. 如請求項7所述之記憶體結構，更包含一第三閘極結構，該第三閘極結構設置為相鄰於該第一通道本體與該第二通道本體，且該第三閘極結構沿著該第一方向延伸，其中該第一閘極結構沿著該第二方向配置於該第二閘極結構與該第三閘極結構之間。
9. 如請求項8所述之記憶體結構，其中該第一源極區與該第二源極區分別連接至一第一串列選擇線(string selecting line)與一第二串列選擇線，該第一汲極區與該第二汲極區分別連接至一第一位元線與一第二位元線，該第三閘極結構與該第一通道本體之一部分形成一第一串列選擇電晶體，該第三閘極結構與該第二通道本體之一部分形成一第二串列選擇電晶體，該第二閘極結構與該第一通道本體之一部分形成一第一位元線選擇電晶體，且該第二閘極結構與該第二通道本體之一部分形成一第二位元線選擇電晶體。
10. 如請求項7所述之記憶體結構，更包含： 一第三閘極結構，該第三閘極結構設置為相鄰於該第一通道本體與該第二通道本體，且該第三閘極結構沿著該第一方向延伸，其中該第三閘極結構與該第一閘極結構分離，該第一閘極結構與該第二閘極結構沿著該第二方向配置，且該第一閘極結構與該第三閘極結構沿著一第三方向配置，該第三方向垂直於該第一方向與該第二方向，其中該第二閘極結構具有一第一部與一第二部，該第一部與該第二部分別設置於該第一通道本體與該第二通道本體之相對側，且該第一部與該第二部藉由一連接部來連接。

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