KR20220149304A - 단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법 - Google Patents

단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법 Download PDF

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KR20220149304A
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Abstract

단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법에 관해 개시되어 있다. 개시된 불휘발성 연상기억장치는 복수의 단위 셀을 포함하고, 각 단위 셀은 제1 강유전체 트랜지스터 및 제2 강유전체 트랜지스터로 구성되고, 상기 제1 및 제2 강유전체 트랜지스터는 서로 다른 타입의 강유전체 트랜지스터이다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 서로 직렬 또는 병렬로 연결될 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 1개의 워드 라인과 1개의 매치 라인을 공유할 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 상기 워드 라인과 상기 매치 라인 사이에 마련될 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 1개의 서치 라인을 공유할 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터 중 하나는 서치 라인에 연결되고, 나머지는 바 서치 라인에 연결될 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 1개의 매치 라인을 공유하고, 상기 매치 라인은 상기 제1 및 제2 강유전체 트랜지스터 사이에 연결될 수 있다.

Description

단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법{Non-volatile content addressable memory device having simple cell configuration and method of operating the same}
본 개시는 메모리 장치에 관한 것으로써, 보다 자세하게는 단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법에 관한 것이다.
내용 주소화 기억장치 혹은 연상기억장치(Ternary content addressable memory, TCAM)는 일반적으로 SRAM (static random access memory)으로 구성한다. SRAM의 경우, 16개의 트랜지스터로 구성되며, 전원 공급이 없을 때 데이터가 없어지는 휘발성 특징을 갖는다. SRAM을 사용한 TCAM의 경우 16개의 트랜지스터를 사용하기 때문에 단위 셀의 면적이 넓다. 이에 따라 단위 셀의 면적을 줄이기 위해 ReRAM이나 STT-MRAM과 같은 저항성 스토리지(resistive storage)를 사용한 2T-2R의 TCAM 구조가 제안되었다. 그리고 최근에는 여전히 개선될 부분이 있기는 하지만, 강유전체 트랜지스터를 사용하는 TCAM 구조가 소개되고 있다.
셀 사이즈를 줄여 집적도를 높일 수 있는 불휘발성 연상기억장치를 제공한다.
이러한 연상기억장치의 동작방법을 제공한다.
예시적인 일 실시예에 의한 불휘발성 연상기억장치는 복수의 단위 셀을 포함하고, 각 단위 셀은 제1 강유전체 트랜지스터 및 제2 강유전체 트랜지스터로 구성되고, 상기 제1 및 제2 강유전체 트랜지스터는 서로 다른 타입의 강유전체 트랜지스터이다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 서로 직렬 또는 병렬로 연결될 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 1개의 워드 라인과 1개의 매치 라인을 공유할 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 상기 워드 라인과 상기 매치 라인 사이에 마련될 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 1개의 서치 라인을 공유할 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터 중 하나는 서치 라인에 연결되고, 나머지는 바 서치 라인에 연결될 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 1개의 매치 라인을 공유하고, 상기 매치 라인은 상기 제1 및 제2 강유전체 트랜지스터 사이에 연결될 수 있다. 상기 제1 및 제2 강유전체 트랜지스터 중 하나는 워드 라인에 연결될 수 있다. 일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 1개의 서치 라인에 연결될 수 있다.
일 예에서, 상기 제1 및 제2 강유전체 트랜지스터는 각각 기판, 상기 기판에 연결되고 서로 이격된 제1 및 제2 도핑층, 상기 제1 도핑층과 상기 제2 도핑층 사이의 상기 기판 상에 구비된 강유전체층 및 상기 강유전체층 상에 구비된 게이트층을 포함할 수 있다. 일 예에서, 상기 기판과 상기 강유전체층 사이에 강유전 특성을 갖지 않는 상유전체층이 더 구비될 수 있다. 일 예에서, 상기 기판과 상기 강유전체층 사이에 채널층이 더 구비되고, 상기 제1 및 제2 도핑층은 상기 채널층의 일부일 수 있다.
예시적인 일 실시예에 의한 불휘발성 연상기억장치의 동작방법은 복수의 단위 셀을 포함하는 불휘발성 연상기억장치의 동작방법에 있어서, 상기 각 단위 셀은 서로 다른 타입인 2개의 강유전체 트랜지스터로 구성되고, 상기 각 단위 셀에 동작 전압을 인가하는 단계를 포함한다. 일 예에서, 상기 2개의 강유전체 트랜지스터는 매치 라인을 공유할 수 있다. 일 예에서, 상기 2개의 강유전체 트랜지스터는 워드 라인을 공유하고, 상기 2개의 강유전체 트랜지스터는 상기 매치 라인과 상기 워드 라인 사이에 배치되고, 상기 매치 라인에 전압이 인가될 수 있다. 일 예에서, 상기 2개의 강유전체 트랜지스터는 서치 라인을 공유하고, 상기 동작 전압을 인가하는 단계는, 상기 서치 라인을 통해 서치 전압을 인가하는 단계를 포함할 수 있다. 일 예에서, 상기 각 단위 셀은 서치 라인과 바 서치 라인에 연결되고, 상기 동작 전압을 인가하는 단계는 상기 서치 라인 및 상기 바 서치 라인을 통해 서치 전압을 인가하는 단계를 포함할 수 있다. 상기 매치 라인은 상기 2개의 강유전체 트랜지스터 사이에 연결되고, 상기 매치 라인에 전압이 인가될 수 있다. 일 예에서, 상기 2개의 강유전체 트랜지스터는 서치 라인을 공유하고, 상기 동작 전압을 인가하는 단계는 상기 서치 라인을 통해 서치 전압을 인가하는 단계를 포함할 수 있다. 일 예에서, 상기 동작 전압은 쓰기 전압일 수 있고, 상기 동작방법은 서치 전압을 인가하는 단계를 더 포함할 수 있다.
개시된 불휘발성 연상기억장치는 1개의 NMOS 강유전체 트랜지스터와 1개의 PMOS 강유전체 트랜지스터로 단위 셀을 구성하는 바, 기존의 단위 셀에 구비된 인버터와 같은 소자가 필요치 않으며, 따라서 기존에 비해 단위 셀의 면적을 줄일 수 있다. 이에 따라 단위 셀의 구성과 제조 공정을 단순화하면서 연상기억장치의 집적도도 높일 수 있다. 또한, 쓰기(기록) 동작과 서치(읽기) 동작에서 NMOS와 PMOS 강유전체 트랜지스터에 동일한 전압을 인가하게 되어 동작도 단순화할 수 있다.
도 1은 예시적인 일 실시예에 의한 제1 불휘발성 연상기억장치를 나타낸 회로도이다.
도 2는 예시적인 일 실시예에 의한 제2 불휘발성 연상기억장치를 나타낸 회로도이다.
도 3은 도 1의 복수의 단위 셀 또는 도 2의 복수의 단위 셀로 이루어진 메모리 셀 어레이를 나타낸 회로도이다.
도 4는 예시적인 일 실시예에 의한 제3 불휘발성 연상기억장치를 나타낸 회로도이다.
도 5는 도 4의 제3 불휘발성 연상기억장치의 복수의 단위 셀로 이루어진 셀 어레이를 나타낸 회로도이다.
도 6은 도 1, 도 2 또는 도 4의 불휘발성 연상기억장치의 단위 셀에 포함된 제1 및 제2 강유전체 트랜지스터의 일 예를 나타낸 단면도이다.
도 7은 도 1, 도 2 또는 도 4의 불휘발성 연상기억장치의 단위 셀에 포함된 제1 및 제2 강유전체 트랜지스터의 다른 예를 나타낸 단면도이다.
도 8은 도 1, 도 2 또는 도 4의 불휘발성 연상기억장치의 단위 셀에 데이터 0이 기록되었을 때와 데이터 1이 기록되었을 때, 단위 셀의 제1 및 제2 강유전체 트랜지스터의 전류-전압 특성을 나타낸 그래프들이다.
도 9는 예시적인 일 실시예에 의한 불휘발성 연상기억장치의 동작방법의 읽기동작을 설명하는 그래프이다.
이하, 예시적인 일 실시예에 의한 단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시될 수 있다. 그리고 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한, 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 아래 설명에서 각 도면의 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 예시적인 일 실시예에 의한 제1 불휘발성 연상기억장치(100)를 나타낸 회로도이다.
도 1을 참조하면, 제1 불휘발성 연상기억장치(100)는 복수의 단위 셀(110)을 포함한다. 단위 셀(110)은 단위 메모리 소자로 간주할 수도 있다. 제1 불휘발성 연상기억장치(100)에서 단위 셀(110)은 제1 방향과 제2 방향으로 반복될 수 있다. 상기 제1 방향은 x축 방향일 수 있다. 상기 제2 방향은 y축 방향일 수 있다. 이렇게 해서 복수의 단위 셀(110)은 셀 어레이를 이룰 수 있다. 일 예에서, 단위 셀(110)은 제1 및 제2 강유전체 트랜지스터(FT1, FT2)를 포함한다. 단위 셀(110)이 강유전체 트랜지스터를 포함하는 바, 제1 불휘발성 연상기억장치(100)는 제1 강유전체 연상기억장치로 칭할 수도 있다. 단위 셀(110)은 제1 강유전체 트랜지스터(FT1)와 제2 강유전체 트랜지스터(FT2)로 구성될 수 있다. 여기서, ‘강유전체 트랜지스터＇는 강유전체 전계 효과 트랜지스터일 수 있다.
기존의 연상기억장치의 단위 셀이 3개 이상의 강유전체 트랜지스터를 포함하거나 2개 이상의 트랜지스터와 다른 반도체 소자(예, 인버터)를 포함한다는 점을 고려할 때, 단위 셀(110)이 2개의 강유전체 트랜지스터(FT1, FT2)로 구성된다는 것은 그 만큼 단위 셀(110)의 사이즈를 줄일 수 있음을 시사한다.
따라서 제1 불휘발성 연상기억장치(100)뿐만 아니라 후술되는 불휘발성 연상기억장치들도 사이즈를 줄일 수 있고, 이에 따라 불휘발성 연상기억장치의 집적도는 커질 수 있다.
계속해서, 단위 셀(110)의 제1 및 제2 강유전체 트랜지스터(FT1, FT2)는 서로 다른 타입일 수 있다. 일 예에서, 제1 강유전체 트랜지스터(FT1)는 NMOS 타입일 수 있고, 제2 강유전체 트랜지스터(FT2)는 PMOS 타입일 수 있다. 단위 셀(110)에 포함된 두 강유전체 트랜지스터(FT1, FT2)는 도전성의 제1 내지 제3 배선(WL, ML, SL)을 공유할 수 있다. 일 예에서, 단위 셀(110)의 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 제1 단자, 예컨대 소스는 제1 배선(WL)에 연결될 수 있고, 제2 단자, 예컨대 드레인은 제2 배선(ML)에 연결될 수 있다. 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 제3 단자, 예컨대 게이트는 제3 배선(SL)으로 연결될 수 있다. 제1 배선(WL)은 워드 라인(word line)일 수 있다. 제2 배선(ML)은 매치 라인(match line)일 수 있다. 제3 배선(SL)은 서치 라인(search line)일 수 있다. 제1 및 제2 배선(WL, ML)은 제1 및 제2 강유전체 트랜지스터(FT1, FT2)를 사이에 두고 서로 평행할 수 있다. 제3 배선(SL)의 게이트에 연결되는 부분은 제1 및 제2 배선(WL, ML)과 수직할 수 있다. 제1 불휘발성 연상기억장치(100)에서 제2 배선(ML)의 일단에 센스 증폭기(sense amplifier)(120)가 연결되어 있다. 제2 배선(ML)을 통해 전달되는 전압신호는 센스 증폭기(120)에 의해 증폭될 수 있다. 제2 배선(ML)에서 센스 증폭기(120)와 센스 증폭기(120)에 인접한 강유전체 트랜지스터(FT2) 사이에 트랜지스터(130)가 연결되어 있다. 트랜지스터(130)는 전원전압(VDD)과 제2 배선(ML) 사이에서 전압을 단속하는 트랜지스터일 수 있다.
도 2는 예시적인 일 실시예에 의한 제2 불휘발성 연상기억장치(200)를 나타낸 회로도이다. 이후, 제1 불휘발성 연상기억장치(100)의 설명에서 언급된 부재와 동일한 부재에 대해서는 동일한 참조번호를 사용한다.
도 2를 참조하면, 제2 불휘발성 연상기억장치(200)는 복수의 단위 셀(210)을 포함한다. 복수의 단위 셀(210)은 x축 방향과 y축 방향으로 정렬될 수 있고, 어레이를 이룰 수 있다. 각 단위 셀(210)은 제1 및 제2 강유전체 트랜지스터(FT1, FT2)를 포함할 수 있다. 각 단위 셀(210)은 반도체 소자로 제1 및 제2 강유전체 트랜지스터(FT1, FT2)만 포함할 수 있다. 단위 셀(210)의 제1 및 제2 강유전체 트랜지스터(FT1, FT2)는 y축 방향으로 직렬로 연결될 수 있다. 제1 강유전체 트랜지스터(FT1)의 제1 단자, 예컨대 소스에 제1 배선(WL)이 연결되어 있다. 제2 강유전체 트랜지스터(FT2)의 제1 단자, 예컨대 소스에 제4 배선(GL)이 연결되어 있다. 제4 배선(GL)은 접지선일 수 있다. 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 제2 단자, 예컨대 드레인에 제2 배선(ML)이 연결되어 있다. 제2 배선(ML)은 각 단위 셀(210)의 제1 및 제2 강유전체 트랜지스터(FT1, FT2)에 의해 공유된다. 각 단위 셀(210)의 제2 배선(ML)은 제1 및 제2 강유전체 트랜지스터(FT1, FT2) 사이에 위치하고, x축과 평행할 수 있다. 제1 및 제4 배선(WL, GL)은 제2 배선(ML)과 평행할 수 있다. 단위 셀(210)에서 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 제3 단자, 예컨대 게이트는 제3 배선(SL)으로 연결된다. 제3 배선(SL)은 y축에 평행할 수 있다. 따라서 제3 배선(SL)은 제1, 제2 및 제4 배선(WL, ML, GL)에 수직할 수 있다. 제2 불휘발성 연상기억장치(200)의 동작에서 제3 배선(SL)을 통해 쓰기(기록) 전압과 읽기(서치) 전압이 인가될 수 있다. 제1 배선(WL)과 제3 배선(SL)이 선택됨으로써, 단위 셀(210)이 선택될 수 있다. 제2 배선(ML)의 한쪽에 센스 증폭기(220)가 연결되어 있고, 다른 쪽에는 트랜지스터(230)가 연결되어 있다. 곧, 센스 증폭기(220)와 트랜지스터(230) 사이에 복수의 단위 셀(210)이 배치되어 있다. 트랜지스터(230)는 전원전압(VDD)과 제2 배선(ML) 사이에 위치하고, 양쪽에 연결된다. 센스 증폭기(220)는 도 1의 센스 증폭기(120)과 동일한 센스 증폭기일 수 있다. 트랜지스터(230)도 도 1의 트랜지스터(130)와 동일한 트랜지스터일 수 있다.
도 3은 제1 불휘발성 연상기억장치(100)의 복수의 단위 셀(110) 또는 제2 불휘발성 연상기억장치(200)의 복수의 단위 셀(210)로 이루어진 메모리 셀 어레이를 나타낸 회로도이다.
도 3에서“TCAM Cell”은 단위 셀을 나타내며, 도 1의 단위 셀(110) 또는 도 2의 단위 셀(210)이 해당될 수 있다. 도 3을 참조하면, 각 단위 셀(TCAM Cell)은 제1 내지 제3 단자(T1-T3)를 갖는다. 제1 단자(T1)는 워드 라인(WL1, WL2)에 연결된다. 제2 단자(T2)는 매치 라인(ML1, ML2)에 연결된다. 제3 단자(T3)는 서치 라인(SL1, SL2…SLn)에 연결된다. 워드 라인(WL1, WL2)과 매치 라인(ML1, ML2)은 서로 평행할 수 있다. 서치 라인(SL1, SL2…SLn)은 워드 라인(WL1, WL2) 및 매치 라인(ML1, ML2)에 수직할 수 있다.
도 4는 예시적인 일 실시예에 의한 제3 불휘발성 연상기억장치(400)를 나타낸 회로도이다. 제1 불휘발성 연상기억장치(100)와 다른 부분만 설명한다.
도 4를 참조하면, 제3 불휘발성 연상기억장치(400)는 복수의 단위 셀(410)을 포함한다. 각 단위 셀(410)의 구성은 제1 불휘발성 연상기억장치(100)의 단위 셀(110)과 동일할 수 있다. 단위 셀(410)의 제1 강유전체 트랜지스터(FT1)의 제3 단자인 게이트에 제3 배선(SL)이 연결되어 있다. 제2 강유전체 트랜지스터(FT2)의 제3 단자인 게이트에는 제5 배선(SL bar)이 연결되어 있다. 제3 배선(SL)과 제5 배선(SL bar)은 서로 이격되어 있고, 서로 평행하다. 제3 및 제5 배선(SL, SL bar)은 제1 및 제2 배선(WL, ML)에 수직하게 설계될 수 있다. 제5 배선(SL bar)은 제3 배선(SL)에 대한 바 라인(bar line)일 수 있다. 따라서 제5 배선(SL bar)에 인가되는 전압은 제3 배선(SL)에 인가되는 전압과 동일한 크기이되, 부호는 반대일 수 있다. 일 예로, 쓰기 동작에서 제3 배선(SL)을 통해 제1 강유전체 트랜지스터(FT1)에 양의 제1 쓰기 전압이 인가될 때, 제5 배선(SL bar)을 통해 제2 강유전체 트랜지스터(FT2)에 음의 제2 쓰기 전압이 인가될 수 있다. 이때, 상기 제1 및 제2 쓰기 전압의 절대값은 서로 동일할 수 있다.
도 5는 도 4의 제3 불휘발성 연상기억장치(400)의 복수의 단위 셀(410)로 이루어진 셀 어레이를 나타낸 회로도이다. 도 5에는 편의상, 셀 어레이가 4개의 단위 셀(TCAM Cell)만 포함하는 것으로 도시하였지만, 셀 어레이는 4개 이상의 단위 셀로 이루어질 수 있다. 도 5의 단위 셀(TCAM Cell)은 도 4의 단위 셀(410)을 나타낸다.
도 5를 참조하면, 복수의 단위 셀(TCAM Cell)은 격자 형태로 배열되어 있다. 각 단위 셀(TCAM Cell)은 제1 내지 제4 단자(T11, T22, T33, T44)를 갖는다. 제1 단자(T11)는 워드 라인(WL1, WL2)에 연결된다. 제2 단자(T22)는 매치 라인(ML1, ML2)에 연결된다. 제3 단자(T33)는 서치 라인(SL1, SL2)에 연결된다. 제4 단자(T44)는 바 서치 라인(SL1 bar, SL2 bar)에 연결된다. 각 단위 셀(TCAM Cell)은 제1 방향으로 워드 라인(WL1, WL2)과 매치 라인(ML1, ML2) 사이에 위치하고, 상기 제1 방향과 수직인 제2 방향으로는 서치 라인(SL1, SL2)과 바 서치 라인(SL1 bar, SL2 bar) 사이에 위치한다. 달리 말하면, 워드 라인(WL1, WL2)과 매치 라인(ML1, ML2)은 상기 제1 방향에서 각 단위 셀(TCAM Cell)의 양쪽에 위치하고 서로 평행하고, 서치 라인(SL1, SL2)과 바 서치 라인(SL1 bar, SL2 bar)은 상기 제2 방향에서 각 단위 셀(TCAM Cell)의 양쪽에 위치하고 서로 평행하다. 서치 라인(SL1, SL2)은 도 4의 제3 배선(SL)에 해당하고, 바 서치 라인(SL1 bar, SL2 bar)은 도 4의 제5 배선(SL bar)에 해당된다.
도 6은 제1 내지 제3 불휘발성 연상기억장치(100, 200, 400)의 단위 셀(110, 210, 410)에 포함된 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 일 예를 보여준다.
도 6을 참조하면, 강유전체 트랜지스터(600)는 기판(610), 제1 및 도핑층(620, 630), 강유전층(640) 및 게이트층(650)을 포함할 수 있다. 제1 및 제2 도핑층(620, 630)은 서로 이격되어 있다. 일 예에서, 제1 및 제2 도핑층(620, 630)은 기판(610)의 일부에 도펀트(dopant)를 주입한 층일 수 있다. 상기 도펀트는 기판(610)의 도핑 형태에 따라 다를 수 있다. 일 예에서, 기판(610)은 p형 도전성 불순물이 도핑된 p형 반도체 기판이거나 p형 반도체 특성을 나타내는 물질층일 수 있고, 제1 및 제2 도핑층(620, 630)은 n형 도전성 불순물이 도핑된 층일 수 있다. 기판(610)과 제1 및 제2 도핑층(620, 630)이 이와 같은 경우, 강유전체 트랜지스터(600)는 NMOS 타입의 강유전체 트랜지스터일 수 있고, 제1 강유전체 트랜지스터(FT1)에 해당할 수 있다. 일 예에서, 기판(610)은 n형 도전성 불순물(n형 도펀트)이 도핑된 n형 반도체 기판이거나 n형 반도체 특성을 나타내는 물질층일 수 있고, 제1 및 제2 도핑층(620, 630)은 p형 도전성 불순물(p형 도펀트)이 도핑된 층일 수 있다. 기판(610)과 제1 및 제2 도핑층(620, 630)이 이와 같은 경우, 강유전체 트랜지스터(600)는 PMOS 타입의 강유전체 트랜지스터일 수 있고, 제2 강유전체 트랜지스터(FT2)에 해당할 수 있다. 제1 및 제2 도핑층(620, 630) 중 하나는 소스층 혹은 소스 전극일 수 있고, 나머지는 드레인층 혹은 드레인 전극일 수 있다. 일 예에서, 기판(610)의 종류에 따라 제1 및 제2 도핑층(620, 630)은 기판(610) 상에 형성된 층일 수도 있다.
강유전체층(640)과 게이트층(650)은 제1 도핑층(620)과 제2 도핑층(630) 사이의 기판(610) 상에 순차적으로 적층되어 있다. 강유전체층(640)은 게이트 절연층이거나 게이트 절연층에 포함될 수 있다. 강유전체층(640)은 제1 및 제2 도핑층(620, 630)과 접촉될 수 있다. 강유전층(640)과 기판(610) 사이에 별도의 채널층(미도시)이 형성되는 경우, 제1 및 제2 도핑층(620, 630)은 상기 채널층 상에 형성된 도전층일 수 있고, 도전층 아래의 상기 채널층은 n형 또는 p형으로 도핑될 수 있다. 상기 채널층이 구비되는 경우, 상기 도전층과 강유전체층(640)은 서로 이격될 수 있다. 강유전체층(640)은 제1 및 제2 도핑층(620, 630) 사이의 기판(610)의 상부면 전체를 덮을 수 있다. 게이트층(650)은 게이트 전극일 수 있고, 강유전체층(640)에 직접 접촉될 수 있으며, 강유전체층(640)의 상부면 전체를 덮을 수 있다.
일 예에서, 기판(610)은 반도체층, 2차원 물질층, 양자점층을 포함할 수 있다. 일 예에서, 상기 반도체층은 무기 반도체층 또는 유기 반도체층을 포함할 수 있다. 일 예에서, 상기 무기 반도체층은 실리콘(Si)층, 게르마늄(Ge)층 또는 화합물 반도체층을 포함할 수 있다. 일 예에서, 상기 화합물 반도체층은 박막 반도체층 또는 III-V족 화합물 반도체층을 포함할 수 있다. 일 예에서, 상기 박막 반도체층은 산화물 반도체층을 포함할 수 있다. 일 예에서, 상기 산화물 반도체층은 IGZO층을 포함할 수 있다. 일 예에서, 상기 유기 반도체층은 P3HT층, PQT층 또는 pBTTT층을 포함할 수 있다. 일 예에서, 상기 2차원 물질층은 탄소함유층 또는 전이금속 디칼코게나이드(Transition Metal Dichalcogenide, TMD)층을 포함할 수 있다. 일 예에서, 상기 탄소함유층은 탄소나노튜브층 또는 그래핀층을 포함할 수 있다. 일 예에서, 상기 양자점층은 콜로이드 양자점(colloidal QD)을 포함하는 층 또는 나노결정을 포함하는 층일 수 있다.
일 예에서, 강유전체층(640)은 강유전 특성을 나타내는 두께를 갖는 물질층을 포함할 수 있다. 일 예에서, 강유전체층(640)은 강유전 특성을 나타내는 산화물층을 포함할 수 있다. 일 예에서, 상기 강유전 특성을 나타내는 산화물층은 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 산화물층을 포함할 수 있다. 일 예에서, 상기 강유전 특성을 나타내는 산화물층은 도펀트를 포함할 수도 있다. 일 예에서, 상기 도펀트는 Si, Al, Y, La, Gd, Sr 또는 Hf를 포함할 수 있다. 게이트층(650)은 금속층, 금속 질화물층, 폴리 실리콘층 또는 2차원 도전층을 포함할 수 있다. 일 예에서, 상기 2차원 도전층은 그래핀층 또는 카본나노튜브층이거나 그래핀 또는 카본나노튜브를 포함할 수 있다.
도 7은 제1 내지 제3 불휘발성 연상기억장치(100, 200, 400)의 단위 셀(110, 210, 410)에 포함된 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 다른 예를 보여준다. 도 6의 강유전체 트랜지스터(600)와 다른 부분만 설명한다.
도 7을 참조하면, 강유전체 트랜지스터(700)는 강유전체층(640)과 기판(610) 사이에 상유전체층(760)을 구비한다. 곧, 제1 및 제2 도핑층(620, 630) 사이의 기판(610) 상에 상유전체층(760), 강유전체층(640) 및 게이트층(650)이 순차적으로 적층되어 있다. 상유전체층(760) 및 강유전체층(640)은 게이트 절연층이거나 게이트 절연층에 포함될 수 있다. 상유전체층(760)은 강유전 특성을 갖지 않는 유전층으로써, 실리콘 산화물층, 실리콘 질화물층, 실리콘 산화질화물층 및 알루미늄 산화물층 중 하나를 포함하거나 적어도 하나를 포함할 수 있다. 곧, 상유전체층(760)은 단일층 또는 복층일 수 있다. 일 예에서, 상기 실리콘 산화물층은 SiO층을 포함할 수 있다. 일 예에서, 상기 실리콘 질화물층은 SiN층을 포함할 수 있다. 일 예에서, 상기 실리콘 산화질화물층은 SiON층을 포함할 수 있다. 일 예에서, 상기 알루미늄 산화물층은 AlO층을 포함할 수 있다.
도 8은 제1 내지 제3 불휘발성 연상기억장치(100, 200, 400)의 단위 셀(110, 210, 410)에 데이터 0이 기록되었을 때와 데이터 1이 기록되었을 때, 단위 셀(110, 210, 410)의 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 전류-전압 특성을 보여준다. 데이터 0 또는 1을 기록하는 동작은 단위 셀(110, 210, 410)의 서치 라인(SL)에 음전압 또는 양전압을 인가하는 동작을 포함할 수 있다.
도 8에서 (a)는 데이터 0이 기록되었을 때, 곧 낮은 문턱전압 상태(low Vth state)일 때, 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 전류-전압 특성을 보여준다. 도 8의 (b)도는 데이터 1이 기록되었을 때, 곧 높은 문턱전압 상태(high Vth state)일 때, 제1 및 제2 강유전체 트랜지스터(FT1, FT2)의 전류-전압 특성을 보여준다. 도 8의 (a) 및 (b)에서 가로축은 전압을, 세로축은 전류를 나타낸다. 또한, (a) 및 (b)에서 제1 그래프(G1)는 NMOS 타입의 강유전체 트랜지스터, 곧 제1 강유전체 트랜지스터(FT1)의 전류-전압 특성을 나타내고, 제2 그래프(G2)는 PMOS 타입의 강유전체 트랜지스터, 곧 제2 강유전체 트랜지스터(FT2)의 전류-전압 특성을 나타낸다.
(a)를 참조하면, 문턱전압은 음전압이고, NMOS 타입 강유전체 트랜지스터는 양전압 방향으로 전압이 증가할 수록 전류도 증가하고(G1), PMOS 타입 강유전체 트랜지스터는 음전압 방향으로 전압이 증가할 수록 전류도 증가한다. (b)를 참조하면, 문턱전압은 0V보다 큰 양전압이고, NMOS 타입 강유전체 트랜지스터는 양전압 방향으로 전압이 증가할 수록 전류도 증가하고(G1), PMOS 타입 강유전체 트랜지스터는 음전압 방향으로 전압이 증가할 수록 전류도 증가한다.
도 9는 예시적인 일 실시예에 의한 불휘발성 연상기억장치의 동작방법의 읽기동작을 설명하는 그래프이다. 상기 읽기동작은 데이터를 서치(search)하는 동작일 수 있다. 도 9의 (a), (b) 및 (c)에서 가로축은 시간을, 세로축은 전압을 각각 나타낸다.
도 9의 (a)는 읽기동작에서 시간에 따라 서치라인(SL)에 인가되는 전압을 나타낸다. (b)는 단위 셀(110, 210, 410)에 데이터 0이 기록되었을 때, (a)의 서치동작에 따라 매치라인에 흐르는 전압을 나타낸다. (c)는 단위 셀(110, 210, 410)에 데이터 1이 기록되었을 때, (a)의 서치동작에 따라 매치라인에 흐르는 전압을 나타낸다. (b) 및 (c)에서 참조부호 9G는 데이터 매칭 여부를 판단하기 위한 기준 전압 또는 설정 전압을 나타낸다. 일 예에서, 상기 기준 전압은 0.3V 정도일 수 있다.
도 9의 서치동작에서 불휘발성 연상기억장치의 트랜지스터(130)는 온 상태가 될 수 있다.
데이터 서치 동작
각 단위 셀(110, 210, 410)의 서치 라인에 인가되는 전압이 0V일 때, 각 단위 셀(110, 210, 410)에 저장된 데이터에 관계없이 제1 및 제2 강유전체 트랜지스터(FT1, FT2)에 연결된 매치 라인(ML)에 흐르는 전압은 기준 전압보다 낮은 전압을 유지한다.
데이터 0을 서치하기 위해 각 단위 셀(110, 210, 410)의 서치 라인(SL)에 제1 전압(예, 음전압)을 인가한다(제1 동작). 이 경우, 단위 셀(110, 210, 410)에 기록된 데이터가 0인 경우, 도 8의 전류-전압 특성에 따라 각 단위 셀(110, 210, 410)의 제1 및 제2 강유전체 트랜지스터(FT1, FT2)는 오프 상태가 되고, 이에 따라 매치 라인(ML)에 흐르는 전압은 상기 기준 전압보다 높게 측정된다(b). 매치 라인(ML)에 흐르는 전압은 센스 증폭기(120)로 측정될 수 있다. 상기 제1 동작에서 단위 셀(110, 210, 410)에 기록된 데이터가 1인 경우, 도 8의 전류-전압 특성에 따라 각 단위 셀(110, 210, 410)의 PMOS 타입인 제2 강유전체 트랜지스터(FT2)는 온 상태가 되고, 매치 라인(ML)의 전압은 제2 강유전체 트랜지스터(FT2)를 통해 흐르게 된다. 이에 따라 매치 라인(ML)에 흐르는 전압은 (c)에서 볼 수 있듯이 상기 기준 전압보다 낮아진다.
결과적으로, 상기 제1 동작에서 센스 증폭기(120)를 통해 측정된 매치 라인(ML)의 전압이 상기 기준 전압보다 큰 경우, 단위 셀(110, 210, 410)에 기록되어 있는 데이터가 데이터 0인 것으로 판단한다. 곧, 단위 셀(110, 210, 410)에 찾고자 하는 데이터가 있는 것으로 판단한다.
다음, 데이터 1을 서치하기 위해 단위 셀(110, 210, 410)의 서치 라인(SL)에 제2 전압(예, 양전압)을 인가할 수 있다(제2 동작). 상기 제2 동작에서 단위 셀(110, 210, 410)에 기록된 데이터가 0인 경우, 도 8의 (a)에 도시한 전류-전압 특성에 따라 각 단위 셀(110, 210, 410)의 제1 유전체 트랜지스터(FT1)는 온 상태가 되고, 이에 따라 매치 라인(ML)에 흐르는 전압은 제1 강유전체 트랜지스터(FT1)를 통해 흐르게 되는 바, 매치 라인(ML)에 흐르는 전압은 도 9의 (b)에 도시한 바와 같이 상기 기준 전압보다 낮게 측정된다. 상기 제2 동작에서 단위 셀(110, 210, 410)에 기록된 데이터가 1인 경우, 도 8의 (b)에 도시한 전류-전압 특성에 따라 단위 셀(110, 210, 410)의 제1 및 제2 강유전체 트랜지스터(FT1, FT2)는 오프 상태가 되고, 이에 따라 매치 라인(ML)에 흐르는 전압은 상기 기준 전압보다 높게 측정된다(c).
결과적으로, 상기 제2 동작에서 센스 증폭기(120)를 통해 측정된 매치 라인(ML)의 전압이 상기 기준 전압보다 큰 경우, 단위 셀(110, 210, 410)에 기록되어 있는 데이터가 데이터 1인 것으로 판단한다. 곧, 단위 셀(110, 210, 410)에 찾고자 하는 데이터가 있는 것으로 판단한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고, 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100:제1 불휘발성 연상기억장치 110:단위 셀
120:센스 증폭기 130:트랜지스터
200:제2 불휘발성 연상기억장치 210:단위 셀
220:센스 증폭기 230:트랜지스터
600:강유전체 트랜지스터 610:기판
620, 630:제1 및 제2 도핑층 640:강유전체층
650:게이트층 700:강유전체 트랜지스터
760:상유전체층 GL:제4 배선
FT1, FT2:제1 및 제2 강유전체 트랜지스터
WL:제1 배선 ML:제2 배선
SL:제3 배선

Claims (24)

  1. 복수의 단위 셀을 포함하고,
    각 단위 셀은,
    제1 강유전체 트랜지스터; 및
    제2 강유전체 트랜지스터;로 구성되고,
    상기 제1 및 제2 강유전체 트랜지스터는 서로 다른 타입의 강유전체 트랜지스터인 불휘발성 연상기억장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터는 서로 직렬 또는 병렬로 연결된 강유전체 트랜지스터인 불휘발성 연상기억장치.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터는 1개의 워드 라인과 1개의 매치 라인을 공유하는 강유전체 트랜지스터인 불휘발성 연상기억장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터는 상기 워드 라인과 상기 매치 라인 사이에 마련된 불휘발성 연상기억장치.
  5. 제 3 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터는 1개의 서치 라인을 공유하는 불휘발성 연상기억장치.
  6. 제 3 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터 중 하나는 서치 라인에 연결되고, 나머지는 바 서치 라인에 연결된 불휘발성 연상기억장치.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터는 1개의 매치 라인을 공유하고, 상기 매치 라인은 상기 제1 및 제2 강유전체 트랜지스터 사이에 연결된 불휘발성 연상기억장치.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터 중 하나는 워드 라인에 연결된 불휘발성 연상기억장치.
  9. 제 7 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터는 1개의 서치 라인에 연결된 불휘발성 연상기억장치.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터는 각각,
    기판;
    상기 기판에 연결되고 서로 이격된 제1 및 제2 도핑층;
    상기 제1 도핑층과 상기 제2 도핑층 사이의 상기 기판 상에 구비된 강유전체층; 및
    상기 강유전체층 상에 구비된 게이트층;을 포함하는 불휘발성 연상기억장치.
  11. 제 10 항에 있어서,
    상기 기판과 상기 강유전체층 사이에 강유전 특성을 갖지 않는 상유전체층이 더 구비된 불휘발성 연상기억장치.
  12. 제 10 항에 있어서,
    상기 기판과 상기 강유전체층 사이에 채널층이 더 구비되고, 상기 제1 및 제2 도핑층은 상기 채널층의 일부인 불휘발성 연상기억장치.
  13. 제 10 항에 있어서,
    상기 기판은 반도체층, 2차원 물질층 또는 양자점층을 포함하는 불휘발성 연상기억장치.
  14. 제 10 항에 있어서,
    상기 강유전층은 산화물층이거나 도펀트를 포함하는 산화물층인 불휘발성 연상기억장치.
  15. 제 1 항에 있어서,
    상기 제1 및 제2 강유전체 트랜지스터 중 하나는 PMOS 타입이고, 나머지는 NMOS 타입인 불휘발성 연상기억장치.
  16. 복수의 단위 셀을 포함하는 불휘발성 연상기억장치의 동작방법에 있어서,
    상기 각 단위 셀은 서로 다른 타입인 2개의 강유전체 트랜지스터로 구성되고,
    상기 각 단위 셀에 동작 전압을 인가하는 단계를 포함하는 불휘발성 연상기억장치의 동작방법.
  17. 제 16 항에 있어서,
    상기 2개의 강유전체 트랜지스터는 매치 라인을 공유하는 불휘발성 연상기억장치의 동작방법.
  18. 제 17 항에 있어서,
    상기 2개의 강유전체 트랜지스터는 워드 라인을 공유하고, 상기 2개의 강유전체 트랜지스터는 상기 매치 라인과 상기 워드 라인 사이에 배치되고,
    상기 매치 라인에 전압이 인가되는 불휘발성 연상기억장치의 동작방법.
  19. 제 18 항에 있어서,
    상기 2개의 강유전체 트랜지스터는 서치 라인을 공유하고,
    상기 동작 전압을 인가하는 단계는,
    상기 서치 라인을 통해 서치 전압을 인가하는 단계를 포함하는 불휘발성 연상기억장치의 동작방법.
  20. 제 18 항에 있어서,
    상기 각 단위 셀은 서치 라인과 바 서치 라인에 연결되고,
    상기 동작 전압을 인가하는 단계는,
    상기 서치 라인 및 상기 바 서치 라인을 통해 서치 전압을 인가하는 단계를 포함하는 불휘발성 연상기억장치의 동작방법.
  21. 제 17 항에 있어서,
    상기 매치 라인은 상기 2개의 강유전체 트랜지스터 사이에 연결되고, 상기 매치 라인에 전압이 인가되는 불휘발성 연상기억장치의 동작방법.
  22. 제 21 항에 있어서,
    상기 2개의 강유전체 트랜지스터는 서치 라인을 공유하고,
    상기 동작 전압을 인가하는 단계는,
    상기 서치 라인을 통해 서치 전압을 인가하는 단계를 포함하는 불휘발성 연상기억장치의 동작방법.
  23. 제 16 항에 있어서,
    상기 동작 전압은 쓰기 전압인 불휘발성 연상기억장치의 동작방법.
  24. 제 23 항에 있어서,
    서치 전압을 인가하는 단계를 더 포함하는 불휘발성 연상기억장치의 동작방법.
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