KR20200072985A - 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법 - Google Patents

복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법 Download PDF

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KR20200072985A
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허진성
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Abstract

본 개시에 따른 다양한 실시예는 기판에 마련된 채널층, 상기 채널층의 양단에 각각 접촉된 소스 전극 및 드레인 전극, 상기 채널층 상에 형성된 게이트 전극 및상기 채널층과 상기 게이트 전극 사이에 마련된 강유전체층을 포함하는 복수 개의 트랜지스터를 가지는 집적회로를 제공한다. 상기 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터의 강유전체층 의 전기적 특성은 서로 다를 수 있다. 이에 따라, 상기 복수 개의 트랜지스터 각각의 문턱 전압은 서로 다를 수 있다.

Description

복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법{An integrated circuit including a plurality of transistors and a method of manufacturing the same}
본 개시는 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법에 관한 것이다.
최근 들어, 트랜지스터를 포함하는 집적 회로를 이용한 전자 제품에 대한 수요가 끊임 없이 증가하고 있다. 이러한 수요에 부응하기 위해, 보다 성능을 향상시킨 집적 회로에 대한 연구가 활발히 진행되고 있다.
특히, 집적 회로에 포함된 트랜지스터의 소비 전력을 낮추려는 시도가 있었다. 예를 들어, 트랜지스터의 문턱 전압(threshold voltage)을 조절함으로써 반도체 소자의 소비전력을 낮출 수 있다. 다시 말해, 집적 회로에 포함된 트랜지스터가 용도에 따라 적절한 문턱 전압을 갖도록 복수 개의 트랜지스터의 문턱 전압을 서로 다르게 하면, 집적 회로 전체의 소비 전력을 낮출 수 있다.
본 개시는 서로 다른 문턱 전압을 가지는 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법을 제공하고자 한다.
일 실시예에 따르면,
복수 개의 트랜지스터를 포함하는 집적회로의 상기 복수 개의 트랜지스터 각각은 기판, 상기 기판에 마련된 채널층, 상기 채널층의 양단에 각각 접촉된 소스 전극 및 드레인 전극, 상기 채널층 상에 형성된 게이트 전극 및 상기 채널층과 상기 게이트 전극 사이에 마련된 강유전체층을 포함하며, 상기 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터의 강유전체층 의 전기적 특성은 서로 다를 수 있다.
상기 적어도 두 개의 트랜지스터에 포함된 강유전체층 각각은 동일한 화학적 조성을 가질 수 있다.
상기 적어도 두 개의 트랜지스터에 포함된 강유전체층은 결정상(crystalline phase), 그레인 크기(grain size) 및 결함(defect) 농도 중 적어도 어느 하나가 서로 다를 수 있다.
상기 적어도 두 개의 트랜지스터의 게이트 전극은 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
상기 강유전체층과 상기 채널층 사이에 절연층을 더 포함할 수 있다.
상기 절연층은 SiO, SiN, AlO, HfO, ZrO 및 h-BN을 가지는 이차원 물질 중 어느 하나를 포함할 수 있다.
상기 적어도 두 개의 트랜지스터는 각각 상기 절연층과 상기 강유전체층 사이에 마련된 금속층을 더 포함할 수 있다.
상기 적어도 두 개의 트랜지스터의 게이트 전극은 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
상기 적어도 두 개의 트랜지스터의 금속층은 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
상기 적어도 두 개의 트랜지스터는 각각, 상기 게이트 전극과 상기 강유전체층 사이에 배치된 금속층 및 상기 금속층과 상기 게이트 전극 사이에 배치된 절연층을 더 포함할 수 있다.
상기 적어도 두 개의 트랜지스터의 금속층은 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
상기 강유전체층은 HfO2, HfxZr1-xO2 (0 < x < 1) 및 ZrO2 중 적어도 어느 하나를 포함할 수 있다.
상기 채널층은 Si, Ge, III-V족 반도체 화합물, 이차원 물질, 전이 금속 디칼코게나이드(TMDC) 및 유기물 반도체 중 어느 하나를 포함할 수 있다.
상기 적어도 두 개의 트랜지스터에 포함된 채널층은 같은 도핑 농도를 가질 수 있다.
다른 일 실시예에 따르면,
복수 개의 채널층, 소스 전극 및 드레인 전극을 포함하는 반도체 기판을 형성하는 단계, 상기 복수 개의 채널층 상에 각각 강유전체층, 게이트 전극이 순차적으로 형성된 복수 개의 적층 구조를 마련하는 단계 및 상기 복수 개의 적층 구조에 대하여 열처리를 수행하는 단계를 포함하는 집적 회로 제조 방법이 제공된다.
상기 복수 개의 적층 구조에 포함된 강유전체층은 동일한 화학적 조성을 가질 수 있다.
상기 복수 개의 적층 구조 중 적어도 두 개의 적층 구조에 포함된 게이트 전극의 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
상기 복수 개의 적층 구조 중 적어도 두 개의 적층 구조는 상기 채널층과 상기 게이트 전극 사이에, 상기 강유전체층과 접촉하는 금속층을 추가적으로 더 포함할 수 있다.
상기 적어도 두 개의 적층 구조의 상기 금속층은 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
상기 복수 개의 적층 구조는 제1 적층 구조 및 제2 적층 구조를 포함하고, 상기 열처리 단계는 상기 제1 적층 구조에 대해서 열처리를 하는 제1 열처리 단계와 상기 제2 적층 구조에 대해서 열처리를 하는 제2 열처리 단계를 포함하며, 상기 제1 열처리 단계와 제2 열처리 단계는 열의 온도, 열을 가하는 시간 중 적어도 어느 하나가 서로 다를 수 있다.
본 개시에 따른 집적 회로에 포함된 복수 개의 트랜지스터는 서로 다른 전기적 특성의 강유전체층에 의해 서로 다른 문턱 전압을 가질 수 있다.
본 개시에 따른 집적 회로 제조 방법은 복수 개의 트랜지스터에 포함된 강유전체층의 전기적 특성을 서로 다르게 함으로써 보다 간소화된 방식으로 트랜지스터의 문턱 전압은 서로 달라지게 할 수 있다. 이로 인해, 보다 편리하게 복수 개의 트랜지스터를 포함하는 집적 회로의 전력 손실을 감소시킬 수 있다.
도 1은 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로를 간략하게 도시한 단면도이다.
도 2 내지 도 4는 제1 또는 제2 강유전체층의 다양한 결정상을 간략하게 도시한 것이다.
도 5는 도 1의 제1 트랜지스터 및 제2 트랜지스터의 문턱 전압을 비교하는 그래프이다.
도 6은 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로를 간략하게 도시한 단면도이다.
도 7은 또 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로를 간략하게 도시한 단면도이다.
도 8은 또 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로를 간략하게 도시한 단면도이다.
도 9는 또 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로를 간략하게 도시한 단면도이다.
도 10은 또 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로를 간략하게 도시한 단면도이다.
도 11은 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로 제조 방법의 순서도이다.
도 12는 일 실시예에 따른 집적 회로 제조 과정에서 형성되는 제1 및 제2 적층 구조의 예시를 간략하게 나타낸 측면도이다.
도 13 및 도 14는 각각 제1 강유전체층 및 제2 강유전체층의 특성을 나타내는 히스테리시스(hysteresis) 곡선이다.
도 15는 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로 제조 방법의 순서도이다.
도 16은 일 실시예에 따른 집적 회로 제조 과정에서 형성되는 제1 및 제2 적층 구조의 예시를 간략하게 나타낸 측면도이다.
아래에서는 첨부한 도면을 참조하여 다양한 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법에 대해 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
집적 회로에 포함된 복수 개의 트랜지스터의 문턱 전압을 서로 다르게 하면 집적 회로의 전력 손실을 감소시킬 수 있다. 복수 개의 트랜지스터의 문턱 전압을 서로 다르게 하는 방법에는 트랜지스터에 대한 도핑 농도를 서로 다르게 하는 방법이 있다. 이 방법은, 복수 개의 트랜지스터에 대해 일차적으로 원하는 문턱 전압에 대응하는 도핑을 일괄적으로 시행한 다음, 추가적으로 원하는 트랜지스터에 추가 도핑을 시행함으로써, 문턱 전압 조절이 가능하도록 하는 방법이다. 이처럼, 트랜지스터에 대한 도핑 농도에 따라 문턱 전압을 조절하는 방법을 이용하는 경우, 트랜지스터의 크기가 작아짐에 따라 도핑 농도의 산포를 조절하기 어려울 수 있다.
이 외에도, 채널층의 길이를 조절하는 방법, 게이트 전극의 일 함수를 조절하는 방법 등을 이용하여 집적 회로에 포함된 복수 개의 트랜지스터의 문턱 전압을 조절할 수 있다. 그러나 이와 같은 방법들은 공정이 복잡하고, 원하는 문턱 전압을 얻기어려울 수 있다.
이하에서는, 서로 다른 전기적 특성의 강유전체층을 가짐으로써 서로 다른 문턱 전압을 가지는 트랜지스터를 포함하는 집적 회로에 대해 설명한다.
도 1은 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로(1000)를 간략하게 도시한 단면도이다. 도 2 내지 도 4는 제1 및 제2 강유전체층(120, 220)의 다양한 결정상을 간략하게 도시한 것이다. 도 5는 도 1의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 문턱 전압을 비교하는 그래프이다.
도 1을 참조하면, 집적 회로(1000)는 기판(S), 기판(S)에 마련된 채널층(300), 채널층(300)의 양단에 각각 접촉된 소스 전극(310) 및 드레인 전극(320), 채널층(300) 상에 형성된 게이트 전극(110, 210) 및 채널층(300)과 게이트 전극(110, 210) 사이에 마련된 강유전체층(120, 220)을 포함하는 복수 개의 트랜지스터를 포함할 수 있다. 또한, 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터, 예를 들어, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 제1 강유전체층(120) 및 제2 강유전체층(220)의 전기적 특성은 서로 다를 수 있다. 제1 및 제2 강유전체층(120, 220)의 서로 다른 전기적 특성은, 제1 및 제2 트랜지스터(T1, T2) 각각에 포함된 서로 다른 제1 게이트 전극(110) 및 제2 게이트 전극(210)에 의해 야기될 수 있다. 서로 다른 전기적 특성을 가지는 제1 및 제2 강유전체층(120, 220)을 포함하는 제1 및 제2 트랜지스터(T1, T2) 각각의 문턱 전압은 서로 다를 수 있다.
기판(S)에 채널층(300), 소스 전극(310) 및 드레인 전극(320)이 마련된 구조는 일반적인 트랜지스터가 포함하는 구조와 동일할 수 있다.
제1 강유전체층(120) 및 제2 강유전체층(220) 각각은 동일한 화학적 조성을 가질 수 있다. 예를 들어, 제1 및 제2 강유전체층(120, 220)은 HfO2, HfxZr1-xO2 (0 < x < 1) 및 ZrO2 중 어느 하나를 포함할 수 있다. 또는 제1 및 제2 강유전체층(120, 220)은 HfO2, HfxZr1-xO2 (0 < x < 1) 및 ZrO2 중 어느 하나에 Si, Al, Zr, Y, La, Gd, Sr, Hf 중 적어도 어느 하나를 도핑한 물질을 포함할 수 있다. 그러나, 이는 예시일 뿐, 제1 및 제2 강유전체층(120, 220)의 화학적 조성이 이에 한정되는 것은 아니다.
한편, 제1 강유전체층(120) 및 제2 강유전체층(220)은 결정상(crystalline phase), 그레인 크기(grain size) 및 결함(defect) 농도 중 적어도 어느 하나가 서로 다를 수 있다. 이로 인해 제1 강유전체층(120) 및 제2 강유전체층(220)의 전기적 특성은 서로 다를 수 있다.
도 2는 제1 강유전체층(120) 또는 제2 강유전체층(220)에 포함된 물질이 사방정 상(orthorhombic phase)을 갖는 경우를 간략하게 도시한 것이다. 이 경우, 제1 강유전체층(120) 또는 제2 강유전체층(120, 220)은 강유전성(ferroelectric)을 가질 수 있다. 도 3은 제1 강유전체층(120) 또는 제2 강유전체층(220)에 포함된 물질이 정방정 상(orthorhombic phase)을 갖는 경우를 간략하게 도시한 것이다. 이 경우, 제1 강유전체층(120) 또는 제2 강유전체층(220)은 반 강유전성(anti-ferroelectric)을 가질 수 있다. 도 4는, 제1 강유전체층(120) 또는 제2 강유전체층(220)에 포함된 물질이 단사정 상(monoclinic phase)을 갖는 경우를 간략하게 도시한 것이다. 이 경우, 제1 강유전체층(120) 또는 제2 강유전체층(220)은 유전성(dielectric)을 가질 수 있다. 제1 및 제2 강유전체층(120, 220)의 결정상은 위에서 설명한 결정상 중 서로 다른 결정상을 가질 수 있다. 제1 및 제2 강유전체층(120, 220) 각각의 전기적 특성은 제1 및 제2 강유전체층(120, 220) 각각의 결정상에 의해 정해질 수 있다.
나아가, 제1 및 제2 강유전체층(120, 220)의 그레인 크기 또는 결함 농도가 서로 다름에 따라, 제1 및 제2 강유전체층(120, 220)의 전기적 특성이 서로 다를 수 있다. 결함 농도는 제1 및 제2 강유전체층(120, 220)의 산소 빈자리(oxide vacancy), 금속 빈자리(metal vacancy) 중 어느 하나를 의미할 수 있다.
전술한 바와 같이, 제1 및 제2 강유전체층(120, 220)의 전기적 특성이 서로 다를 수 있다. 이에 따라, 제1 및 제2 트랜지스터(T1, T2)의 문턱 전압이 서로 다를 수 있다. 도 7을 참조하면, 예를 들어, 정규화된 드레인 전류(normalized drain durrent)가 10^-6 A/um 일 때의 전압을 문턱 전압이라고 한다면, 제1 트랜지스터(T1)의 문턱 전압은 약 0.1V이고 제2 트랜지스터(T2)의 문턱 전압은 약 0.3V일 수 있다.
다시 도 1을 참조하면, 채널층(300)은 기판(S)에 마련될 수 있다. 채널층(300)은 예를 들어, Si, Ge, III-V족 반도체 화합물, 이차원 물질(예: 그래핀), 전이 금속 디칼코게나이드(TMDC, 예: MoS2) 및 유기물(organic) 반도체 중 어느 하나를 포함할 수 있다. 또한, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 포함된 채널층(300)은 같은 도핑 농도를 가질 수 있다. 따라서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 문턱 전압에 대한 채널층(300)의 영향은 동일할 수 있다.
또한, 제1 및 제2 게이트 전극(110, 210)은 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다. 제1 및 제2 게이트 전극(110, 210)은 금속을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 전극(110, 210)은 전기 전도성이 높은 Pt, Ru, Au, Ag, Mo, Al, W 및 Cu 중 어느 하나를 포함할 수 있다. 그러나, 제1 및 제2 게이트 전극(110, 210)의 재질이 이에 한정되는 것은 아니다.
도 6은 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로(1100)를 간략하게 도시한 단면도이다.
도 6을 참조하면, 집적 회로(1100)는 기판(S), 기판(S)에 마련된 채널층(301), 채널층(301)의 양단에 각각 접촉된 소스 전극(311) 및 드레인 전극(321), 채널층(301) 상에 형성된 게이트 전극(111, 211) 및 채널층(301)과 게이트 전극(111, 211) 사이에 마련된 강유전체층(121, 221)을 포함하는 복수 개의 트랜지스터를 포함할 수 있다. 또한, 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터, 예를 들어, 제1 트랜지스터(T3) 및 제2 트랜지스터(T4) 각각의 제1 강유전체층(121) 및 제2 강유전체층(221)의 전기적 특성은 서로 다를 수 있다.
나아가, 제1 트랜지스터(T3)는 제1 강유전체층(121)과 채널층(301) 사이에 제1 절연층(131)을 더 포함할 수 있다. 또한, 제2 트랜지스터(T4)는 제2 강유전체층(221)과 채널층(301) 사이에 제2 절연층(231)을 더 포함할 수 있다. 제1 및 제2 절연층(131, 231)은 SiO, SiN, AlO, HfO, ZrO 및 h-BN을 가지는 이차원 물질 중 어느 하나를 포함할 수 있다. 이 외에도, 제1 및 제2 절연층(131, 231)은 Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 그러나, 제1 및 제2 절연층(131, 231)이 이에 한정되는 것은 아니고, 일반적인 트랜지스터에서 사용하는 절연 물질이면 어느 것이든 포함할 수 있다.
도 1을 참조하여 설명한 바와 같이, 제1 및 제2 강유전체층(121, 221)의 전기적 특성이 서로 다르기 때문에, 제1 트랜지스터(T3)와 제2 트랜지스터(T4)의 문턱 전압은 상이할 수 있다. 이 경우, 제1 및 제2 강유전체층(121, 221) 상에 각각 마련된 제1 및 제2 게이트 전극(111, 211)의 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
도 7은 또 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로(1200)를 간략하게 도시한 단면도이다.
도 7을 참조하면, 집적 회로(1200)는 기판(S), 기판(S)에 마련된 채널층(302), 채널층(302)의 양단에 각각 접촉된 소스 전극(312) 및 드레인 전극(322), 채널층(302) 상에 형성된 게이트 전극(112, 212) 및 채널층(302)과 게이트 전극(112, 212) 사이에 마련된 강유전체층(122, 222)을 포함하는 복수 개의 트랜지스터를 포함할 수 있다. 또한, 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터, 예를 들어, 제1 트랜지스터(T5) 및 제2 트랜지스터(T6) 각각의 제1 강유전체층(122) 및 제2 강유전체층(222)의 전기적 특성은 서로 다를 수 있다.
나아가, 제1 트랜지스터(T5)는 제1 강유전체층(122)과 채널층(302) 사이에 제1 절연층(132)을 더 포함할 수 있다. 또한, 제2 트랜지스터(T6)는 제2 강유전체층(222)과 채널층(302) 사이에 제2 절연층(232)을 더 포함할 수 있다. 제1 및 제2 절연층(132, 232)의 재질은 도 6에서 설명한 바와 같다.
반면, 도 6의 집적 회로(1100)와는 달리, 제1 트랜지스터(T5)에 포함된 제1 게이트 전극(112)과 제2 트랜지스터(T6)에 포함된 제2 게이트 전극(212)의 재질 및 두께는 동일할 수 있다.
도 8은 또 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로(1300)를 간략하게 도시한 단면도이다.
도 8을 참조하면, 집적 회로(1300)는 기판(S), 기판(S)에 마련된 채널층(303), 채널층(303)의 양단에 각각 접촉된 소스 전극(313) 및 드레인 전극(323), 채널층(303) 상에 형성된 게이트 전극(113, 213) 및 채널층(303)과 게이트 전극(113, 213) 사이에 마련된 강유전체층(123, 223)을 포함하는 복수 개의 트랜지스터를 포함할 수 있다. 또한, 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터, 예를 들어, 제1 트랜지스터(T7) 및 제2 트랜지스터(T8) 각각의 제1 강유전체층(123) 및 제2 강유전체층(223)의 전기적 특성은 서로 다를 수 있다.
나아가, 제1 트랜지스터(T7)는 제1 강유전체층(123)과 채널층(303) 사이에 제1 절연층(133)을 더 포함할 수 있다. 또한, 제2 트랜지스터(T8)는 제2 강유전체층(223)과 채널층(303) 사이에 제2 절연층(233)을 더 포함할 수 있다. 제1 및 제2 절연층(133, 233)의 재질은 도 6에서 설명한 바와 같다.
또한, 제1 트랜지스터(T7)는 제1 강유전체층(123)과 제1 절연층(133) 사이에 제1 금속층(143)을 더 포함할 수 있다. 또한, 제2 트랜지스터(T8)는 제2 강유전체층(223)과 제2 절연층(233) 사이에 제2 금속층(243)을 더 포함할 수 있다. 제1 금속층(143) 및 제2 금속층(243)은 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
도 9는 또 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로(1400)를 간략하게 도시한 단면도이다.
도 9를 참조하면, 집적 회로(1400)는 기판(S), 기판(S)에 마련된 채널층(304), 채널층(304)의 양단에 각각 접촉된 소스 전극(314) 및 드레인 전극(324), 채널층(304) 상에 형성된 게이트 전극(114, 214) 및 채널층(304)과 게이트 전극(114, 214) 사이에 마련된 강유전체층(124, 224)을 포함하는 복수 개의 트랜지스터를 포함할 수 있다. 또한, 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터, 예를 들어, 제1 트랜지스터(T9) 및 제2 트랜지스터(T10) 각각의 제1 강유전체층(124) 및 제2 강유전체층(224)의 전기적 특성은 서로 다를 수 있다.
나아가, 제1 트랜지스터(T9)는 제1 강유전체층(124)과 채널층(304) 사이에 제1 절연층(134)을 더 포함할 수 있다. 또한, 제2 트랜지스터(T10)는 제2 강유전체층(224)과 채널층(304) 사이에 제2 절연층(234)을 더 포함할 수 있다. 제1 및 제2 절연층(134, 234)의 재질은 도 6에서 설명한 바와 같다.
또한, 제1 트랜지스터(T9)는 제1 강유전체층(124)과 제1 절연층(134) 사이에 제1 금속층(144)을 더 포함할 수 있다. 또한, 제2 트랜지스터(T10)는 제2 강유전체층(224)과 제2 절연층(234) 사이에 제2 금속층(244)을 더 포함할 수 있다. 제1 금속층(143) 및 제2 금속층(243)은 재질 및 두께가 동일할 수 있다.
도 1을 참조하여 설명한 바와 같이, 제1 및 제2 강유전체층(124, 224)의 전기적 특성이 서로 다르기 때문에, 제1 트랜지스터(T9)와 제2 트랜지스터(T10)의 문턱 전압은 상이할 수 있다. 이 경우, 제1 및 제2 강유전체층(124, 224) 상에 각각 마련된 제1 및 제2 게이트 전극(114, 214)의 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
도 10은 또 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로(1500)를 간략하게 도시한 단면도이다.
도 10을 참조하면, 집적 회로(1500)는 기판(S), 기판(S)에 마련된 채널층(305), 채널층(305)의 양단에 각각 접촉된 소스 전극(315) 및 드레인 전극(325), 채널층(305) 상에 형성된 게이트 전극(115, 215) 및 채널층(305)과 게이트 전극(115, 215) 사이에 마련된 강유전체층(125, 225)을 포함하는 복수 개의 트랜지스터를 포함할 수 있다. 또한, 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터, 예를 들어, 제1 트랜지스터(T11) 및 제2 트랜지스터(T12) 각각의 제1 강유전체층(125) 및 제2 강유전체층(225)의 전기적 특성은 서로 다를 수 있다.
나아가, 제1 트랜지스터(T11)는 제1 강유전체층(125)과 제1 게이트 전극(115) 사이에 제1 금속층(145)을 더 포함할 수 있다. 또한, 제2 트랜지스터(T12)는 제2 강유전체층(225)과 제1 게이트 전극(215) 사이에 제2 금속층(245)을 더 포함할 수 있다. 제1 금속층(145) 및 제2 금속층(245)은 재질, 두께 중 적어도 어느 하나가 서로 다를 수 있다.
또한, 제1 및 제2 금속층(145, 245) 상에는 각각 제1 절연층(135) 및 제2 절연층(235)이 더 마련될 수 있다. 제1 및 제2 절연층(135, 235)의 재질은 도 6에서 설명한 바와 같다. 제1 및 제2 절연층(135, 235)에 의해서 제1 및 제2 금속층(145, 245)은 제1 및 제2 게이트 전극(115, 225)과 이격될 수 있다.
도 11은 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로 제조 방법의 순서도이다. 도 12는 일 실시예에 따른 집적 회로 제조 과정에서 형성되는 제1 및 제2 적층 구조(s1, s2)의 예시를 간략하게 나타낸 측면도이다. 도 13 및 도 14은 각각 제1 강유전체층(10) 및 제2 강유전체층(20)의 특성을 나타내는 히스테리시스(hysteresis) 곡선이다.
도 11을 참조하면, 복수 개의 트랜지스터를 포함하는 집적 회로 제조 방법은 복수 개의 채널층, 소스 전극 및 드레인 전극을 포함하는 반도체 기판을 형성하는 단계(s101), 상기 복수 개의 채널층 상에 각각 강유전체층, 게이트 전극이 순차적으로 형성된 복수 개의 적층 구조를 마련하는 단계(s102), 및 상기 복수 개의 적층 구조에 대하여 열처리를 수행하는 단계(s103)를 포함할 수 있다.
반도체 기판을 형성하는 단계(s101)에서, 채널층, 소스 전극 및 드레인 전극을 포함하는 반도체 기판은 일반적인 트랜지스터가 포함하는 구조와 동일할 수 있다.
도 12를 참조하면, 상기 채널층 상에 복수 개의 적층 구조를 마련하는 단계(s102)에서는, 동일한 화학적 조성을 가지는 복수 개의 강유전체층(예를 들어, 제1 강유전체층(10) 및 제2 강유전체층(30)) 상에 재질, 두께 중 어느 하나가 서로 다른 게이트 전극(예를 들어, 제1 게이트 전극(20) 및 제2 게이트 전극(40))을 형성함으로써 복수 개의 적층 구조(예를 들어, 제1 적층 구조(s1) 및 제2 적층 구조(s2))를 마련할 수 있다.
열처리를 수행하는 단계(s103)에서는, 제1 적층 구조(s1) 및 제2 적층 구조(s2)에 대해서 동일한 조건의 열처리를 수행할 수 있다. 예를 들어, 제1 적층 구조(s1) 및 제2 적층 구조(s2)에 대한 열처리에서 열의 온도, 열을 가하는 시간 등은 모두 동일할 수 있다.
위와 같은 열처리에 의해서, 제1 적층 구조(s1) 및 제2 적층 구조(s2) 각각에 포함된 제1 및 제2 게이트 전극(20, 40)의 특성(예를 들어, 부피)이 변할 수 있다. 전술한 바와 같이, 제1 및 제2 게이트 전극(20, 40)은 서로 다르기 때문에, 열처리에 의한 제1 및 제2 게이트 전극(20, 40)의 특성(예를 들어, 부피) 변화도 서로 다르다. 이에 따라, 제1 및 제2 게이트 전극(20, 40)과 각각 접하고 있는 제1 및 제2 강유전체층(10, 30)은 서로 다른 스트레스를 받게 된다. 이로 인해 제1 및 제2 강유전체층(10, 30)의 결정상, 그레인 크기, 결함 농도 등이 서로 달라지게 되고, 제1 및 제2 강유전체층(10, 30)의 전기적 특성은 서로 달라지게 된다. 이에 따라, 도 13 및 도 14에 도시된 바와 같이, 서로 다른 전기적 특성을 가지는 제1 강유전체층(10)과 제2 강유전체층(30)은 서로 다른 히스테리시스 곡선을 가지게 된다.
한편, 복수 개의 적층 구조를 마련하는 단계(s102)에서는 상기 채널층과 상기 게이트 전극 사이에, 제1 및 제2 강유전체층(10, 30)과 각각 접촉하는 제1 및 제2 금속층(미도시)을 추가적으로 더 형성할 수 있다. 이 경우, 상기 제1 금속층은 강유전체층(10)의 하부면과 접하고, 상기 제2 금속층은 강유전체층(30)의 하부면과 접하도록 할 수 있다. 또는, 상기 제1 금속층은 강유전체층(10)의 상부면과 접하고, 상기 제2 금속층은 강유전체층(30)의 상부면과 접하도록 할 수 있다.
나아가, 상기 제1 및 제2 금속층의 재질, 두께 중 어느 하나는 서로 다를 수 있다. 이 때, 제1 및 제2 적층 구조(s10, s20)에 대하여 동일한 열처리를 수행하면, 상기 제1 및 제2 금속층과 접하고 있는 제1 및 제2 강유전체층(10, 30)은 서로 다른 스트레스를 받게 된다. 이로 인해 제1 및 제2 강유전체층(10, 30)의 결정상, 그레인 크기, 결함 농도 등이 서로 달라지게 되고, 제1 및 제2 강유전체층(10, 30)의 전기적 특성은 서로 달라지게 된다.
위와 같이, 전기적 특성이 서로 다른 제1 및 제2 강유전체층(10, 30)을 포함하는 상기 복수 개의 트랜지스터 각각의 문턱 전압은 서로 다를 수 있다. 이처럼, 서로 다른 문턱 전압을 가지는 상기 복수 개의 트랜지스터를 포함하는 집적 회로를 제조함으로써, 상기 집적 회로의 전력 손실을 감소시킬 수 있다.
도 15는 다른 일 실시예에 따른 복수 개의 트랜지스터를 포함하는 집적 회로 제조 방법의 순서도이다. 도 16은 일 실시예에 따른 집적 회로 제조 과정에서 형성되는 제1 및 제2 적층 구조(s3, s4)의 예시를 간략하게 나타낸 측면도이다.
도 15 및 도 16을 참조하면, 복수 개의 트랜지스터를 포함하는 집적 회로 제조 방법은 복수 개의 채널층, 소스 전극 및 드레인 전극을 포함하는 반도체 기판을 형성하는 단계(s104), 상기 복수 개의 채널층 일부에 각각 제1 강유전체층(50), 제1 게이트 전극(60)이 순차적으로 형성된 복수 개의 제1 적층 구조(s3)를 마련하는 단계, 제1 적층 구조에 대하여 열처리를 하는 제1 열처리 단계(tp1), 상기 복수 개의 채널층의 다른 일부에 각각 제2 강유전체층(70), 제2 게이트 전극(80)이 순차적으로 형성된 복수 개의 제2 적층 구조(s4)를 마련하는 단계 및 제2 적층 구조(s4)에 대하여 열처리를 하는 제2 열처리 단계(tp2)를 포함할 수 있다.
도 16을 참조하면, 상기 채널층 상에 복수 개의 적층 구조를 마련하는 단계(s102)에서는, 동일한 화학적 조성을 가지는 복수 개의 강유전체층(예를 들어, 제1 강유전체층(50) 및 제2 강유전체층(70)) 상에 복수 개의 게이트 전극(예를 들어, 제1 게이트 전극(60) 및 제2 게이트 전극(80))을 형성함으로써 복수 개의 적층 구조(예를 들어, 제1 적층 구조(s3) 및 제2 적층 구조(s4))를 마련할 수 있다. 이 때, 제1 및 제2 게이트 전극(60, 80)의 재질, 두께 등의 특성은 모두 동일할 수 있다.
제1 열처리 단계(tp1)와 제2 열처리 단계(tp2)에서는, 제1 적층 구조(s1) 및 제2 적층 구조(s2)에 대해 가하는 열의 온도는 서로 다를 수 있다. 또한, 제1 열처리 단계와 상기 제2 열처리 단계에서 제1 적층 구조(s1) 및 제2 적층 구조(s2)에 대해 열을 가하는 시간은 서로 다를 수 있다. 이처럼, 제1 적층 구조(s3)와 제2 적층 구조(s4)에 대한 열처리 방식이 서로 다를 수 있다.
이 경우, 제1 게이트 전극(60)과 제2 게이트 전극(80)의 재질, 두께 등의 성질이 모두 동일하더라도, 제1 열처리 단계(tp1) 및 제2 열처리 단계(tp2)에 의한 제1 게이트 전극(60)과 제2 게이트 전극(80)의 특성(예를 들어, 부피) 변화 정도는 서로 다를 수 있다. 이에 따라, 제1 및 제2 게이트 전극(60, 80)과 접하고 있는 제1 및 제2 강유전체층(50, 70)에 전달되는 스트레스 등이 다를 수 있고, 이로 인해, 제1 및 제2 강유전체층(50, 70)의 결정상, 그레인 크기, 결함 농도 등이 서로 달라질 수 있다. 이처럼, 제1 및 제2 강유전체층(50, 70)은 동일한 화학적 조성을 가지더라도, 제1 및 제2 강유전체층의 전기적 특성은 서로 다를 수 있다. 이와 같이, 전기적 특성이 서로 다른 제1 및 제 2 강유전체층(50, 70)을 포함하는 상기 복수 개의 트랜지스터의 문턱 전압은 서로 다를 수 있다.
결과적으로, 제1 적층 구조(s3) 및 제2 적층 구조(s4)에 대하여 서로 다른 제1 열처리 단계(tp1) 및 제2 열처리 단계(tp2)를 적용하여 서로 다른 문턱 전압을 가지는 상기 복수 개의 트랜지스터를 포함하는 집적 회로를 제조할 수 있다. 이에 따라, 상기 집적 회로의 전력 손실을 줄일 수 있다.
상술한 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명하였으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시에 따른 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
20, 60, 110, 111, 112, 113, 114, 115: 제1 게이트 전극
40, 80, 210, 211, 212, 213, 214, 215: 제2 게이트 전극
10, 50, 120, 121, 122, 123, 124, 125: 제1 강유전체층
30, 70, 220, 221, 222, 223, 224, 225: 제2 강유전체층
300, 301, 302, 303, 304, 305: 채널층
310, 311, 312, 313, 314, 315: 소스 전극
320, 321, 322, 323, 324, 325: 드레인 전극
131, 132, 133, 134, 135: 제1 절연층
231, 232, 233, 234, 235: 제2 절연층
143, 144, 145: 제1 금속층
243, 244, 245: 제2 금속층
T1, T3, T5, T7, T9, T11: 제1 트랜지스터
T2, T4, T6, T8, T10, T12: 제2 트랜지스터
1000, 1100, 1200, 1300, 1400, 1500: 집적 회로
s1, s3: 제1 적층 구조
s2, s4: 제2 적층 구조

Claims (20)

  1. 복수 개의 트랜지스터를 포함하는 집적회로에 있어서,
    상기 복수 개의 트랜지스터 각각은
    기판;
    상기 기판에 마련된 채널층;
    상기 채널층의 양단에 각각 접촉된 소스 전극 및 드레인 전극;
    상기 채널층 상에 형성된 게이트 전극; 및
    상기 채널층과 상기 게이트 전극 사이에 마련된 강유전체층; 을 포함하며,
    상기 복수 개의 트랜지스터 중 적어도 두 개의 트랜지스터의 강유전체층 의 전기적 특성은 서로 다른 집적 회로.
  2. 제1 항에 있어서,
    상기 적어도 두 개의 트랜지스터에 포함된 강유전체층 각각은 동일한 화학적 조성을 가지는 집적 회로.
  3. 제1 항에 있어서,
    상기 적어도 두 개의 트랜지스터에 포함된 강유전체층은 결정상(crystalline phase), 그레인 크기(grain size) 및 결함(defect) 농도 중 적어도 어느 하나가 서로 다른 집적 회로.
  4. 제1 항에 있어서,
    상기 적어도 두 개의 트랜지스터의 게이트 전극은 재질, 두께 중 적어도 어느 하나가 서로 다른 집적 회로.
  5. 제1 항에 있어서,
    상기 강유전체층과 상기 채널층 사이에 절연층을 더 포함하는 집적 회로.
  6. 제5 항에 있어서,
    상기 절연층은 SiO, SiN, AlO, HfO, ZrO 및 h-BN을 가지는 이차원 물질 중 어느 하나를 포함하는 집적 회로.
  7. 제5 항에 있어서,
    상기 적어도 두 개의 트랜지스터는 각각
    상기 절연층과 상기 강유전체층 사이에 마련된 금속층을 더 포함하는 집적 회로.
  8. 제7 항에 있어서,
    상기 적어도 두 개의 트랜지스터의 게이트 전극은 재질, 두께 중 적어도 어느 하나가 서로 다른 집적 회로.
  9. 제7 항에 있어서,
    상기 적어도 두 개의 트랜지스터의 금속층은 재질, 두께 중 적어도 어느 하나가 서로 다른 집적 회로.
  10. 제1 항에 있어서,
    상기 적어도 두 개의 트랜지스터는 각각,
    상기 게이트 전극과 상기 강유전체층 사이에 배치된 금속층 및
    상기 금속층과 상기 게이트 전극 사이에 배치된 절연층; 을 더 포함하는 집적 회로.
  11. 제10 항에 있어서,
    상기 적어도 두 개의 트랜지스터의 금속층은 재질, 두께 중 적어도 어느 하나가 서로 다른 집적 회로.
  12. 제1 항 내지 제11항 중 어느 한 항에 있어서,
    상기 강유전체층은 HfO2, HfxZr1-xO2 (0 < x < 1) 및 ZrO2 중 적어도 어느 하나를 포함하는 집적 회로.
  13. 제1 항 내지 제11항 중 어느 한 항에 있어서,
    상기 채널층은 Si, Ge, III-V족 반도체 화합물, 이차원 물질, 전이 금속 디칼코게나이드(TMDC) 및 유기물 반도체 중 어느 하나를 포함하는 집적 회로.
  14. 제13항에 있어서,
    상기 적어도 두 개의 트랜지스터에 포함된 채널층은 같은 도핑 농도를 가지는, 집적 회로
  15. 복수 개의 트랜지스터를 포함하는 집적 회로 제조 방법에 있어서,
    복수 개의 채널층, 소스 전극 및 드레인 전극을 포함하는 반도체 기판을 형성하는 단계;
    상기 복수 개의 채널층 상에 각각 강유전체층, 게이트 전극이 순차적으로 형성된 복수 개의 적층 구조를 마련하는 단계; 및
    상기 복수 개의 적층 구조에 대하여 열처리를 수행하는 단계; 를 포함하는 집적 회로 제조 방법.
  16. 제15 항에 있어서,
    상기 복수 개의 적층 구조에 포함된 강유전체층은 동일한 화학적 조성을 가지는 집적 회로 제조 방법.
  17. 제15 항에 있어서,
    상기 복수 개의 적층 구조 중 적어도 두 개의 적층 구조에 포함된 게이트 전극의 재질, 두께 중 적어도 어느 하나가 서로 다른 집적 회로 제조 방법.
  18. 제15 항에 있어서,
    상기 복수 개의 적층 구조 중 적어도 두 개의 적층 구조는 상기 채널층과 상기 게이트 전극 사이에, 상기 강유전체층과 접촉하는 금속층을 추가적으로 더 포함하는 집적 회로 제조 방법.
  19. 제18 항에 있어서,
    상기 적어도 두 개의 적층 구조의 상기 금속층은 재질, 두께 중 적어도 어느 하나가 서로 다른 집적 회로 제조 방법.
  20. 제15 항에 있어서,
    상기 복수 개의 적층 구조는 제1 적층 구조 및 제2 적층 구조를 포함하고,
    상기 열처리를 수행하는 단계는 상기 제1 적층 구조에 대해서 열처리를 하는 제1 열처리 단계와 상기 제2 적층 구조에 대해서 열처리를 하는 제2 열처리 단계를 포함하며,
    상기 제1 열처리 단계와 제2 열처리 단계는 열의 온도, 열을 가하는 시간 중 적어도 어느 하나가 서로 다른 집적 회로 제조 방법.
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