TW202243220A - 半導體結構及其形成方法 - Google Patents

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陳海清
林佑明
林仲德
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Abstract

本發明實施例係關於一種半導體結構，其包含一基板上方之一閘極堆疊及放置於該閘極堆疊與該基板之間的一阻擋層。該閘極堆疊包含一上電極、一下電極、放置於該上電極與該下電極之間的一鐵電層及放置於該鐵電層與該下電極之間的一第一晶種層。該阻擋層包含摻雜氧化鉿。

Description

半導體結構及其形成方法
本發明實施例係有關一種半導體結構及其形成方法。
由於非揮發性、低功耗、短程式化時間及高讀取/寫入耐久性之優點，鐵電隨機存取記憶體(FeRAM)已日益受關注。
FeRAM可分類為兩種類型。一種類型由與電容器連接之電晶體製成，諸如1T1C或鏈式FeRAM結構。另一種類型係一場效電晶體(FET)且指稱一鐵電記憶體場效電晶體(FeMFET)。FeMFET之結構類似於金屬氧化物半導體場效電晶體(MOSFET)之結構，但FeMFET使用一鐵電材料作為其閘極介電質之一部分。
一種類型之FeMFET具有其中使用一鐵電層而非氧化物來形成閘極介電質之一MFS-FET結構。然而，吾人發現，MFS結構遭受鐵電材料與半導體基板之間的界面反應、高洩漏電流、滯留及疲勞。另一種類型之FeMFET具有含有使鐵電層與半導體基板分離之一絕緣層之一金屬-鐵電-絕緣體-矽-FET (MFIS-FET)結構。一第三種類型之FeMFET係一金屬-鐵電-金屬-絕緣體-半導體-FET (MFMIS FET)結構。
本發明的一實施例係關於一種半導體結構，其包括：一閘極堆疊，其位於一基板上方，其中該閘極堆疊包含一上電極、一下電極、放置於該上電極與該下電極之間的一鐵電層及放置於該鐵電層與該下電極之間的一第一晶種層；及一阻擋層，其放置於該閘極堆疊與該基板之間，其中該阻擋層包括摻雜氧化鉿。
本發明的一實施例係關於一種半導體結構，其包括：一閘極堆疊，其位於一基板上方，其中該閘極堆疊包含一上退火電極、一下退火電極、放置於該上退火電極與該下退火電極之間的一鐵電層及放置於該鐵電層與該下退火電極之間的一第一晶種層；一通道層，其放置於該閘極堆疊與該基板之間；一阻擋層，其放置於該閘極堆疊與該通道層之間，其中該阻擋層包括摻雜氧化鉿；及一源極區域及一汲極區域，其等位於該通道層內。
本發明的一實施例係關於一種用於形成一半導體結構之方法，其包括：在一基板上方形成一層堆疊，其中形成該層堆疊包括在該基板上形成一阻擋層、在該阻擋層上方形成一下導電層、在該下導電層上方形成一第一晶種層、在該第一晶種層上方形成一鐵電層及在該鐵電層上方形成一上導電層；圖案化該層堆疊以在該基板上方形成一閘極堆疊；在該閘極堆疊之側壁上方形成一間隔層；在該基板及該閘極堆疊上方形成一圖案化層間介電層；及透過該圖案化層間介電層在該基板中形成一源極區域及一汲極區域。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述元件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一構件形成於一第二構件上方或一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為了方便描述，可在本文中使用空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」、「在...上」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)，且亦可因此解譯本文中所使用之空間相對描述詞。
如本文中所使用，儘管諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受限於此等術語。此等術語可僅用於使元件、組件、區域、層或區段彼此區分。除非內文清楚指示，否則本文中所使用之諸如「第一」、「第二」及「第三」之術語不隱含一序列或順序。
雖然闡述本發明之廣泛範疇之數值範圍及參數係近似值，但應儘可能精確報告特定實例中所闡述之數值。然而，任何數值固有地含有由各自測試測量中所見之標準差必然所致之特定誤差。再者，如本文中所使用，術語「實質上」、「約」或「大致」一般意謂在一般技術者可考量之一值或範圍內。替代地，術語「實質上」、「約」或「大致」意謂在一般技術者考量之平均值之一可接受標準誤差內。一般技術者應瞭解，可接受標準誤差可根據不同技術變動。除在操作/工作實例中之外或除非另有明確說明，否則本文中所揭露之所有數值範圍、數量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、數量比及其類似者之數值範圍、數量、值及百分比)應被理解為在所有例項中由術語「實質上」、「約」或「大致」修飾。因此，除非有相反指示，否則本揭露及附隨申請專利範圍中所闡述之數值參數係可根據期望變動之近似值。最後，應鑑於報告有效數位之數目且藉由應用普通捨入技術來解釋各數值參數。範圍在本文中可表示為自一端點至另一端點或在兩個端點之間。除非另有指示，否則本文中所揭露之所有範圍包含端點。
一MFMIS FET結構可充當一電晶體之一部分，其中一金屬-鐵電-金屬(MFM)堆疊充當一半導體通道上之一絕緣體上方之一閘極結構。在一些比較實施例中，MFMIS FET結構可使用單晶鋯鈦酸鉛(PZT)或鈦酸鋇鍶(SBT)。PZT或SBT之厚度影響MFMIS FET結構之效能。例如，一較厚鐵電層可導致一較大電阻值及一較低電容值。鐵電層之厚度亦影響MFM堆疊之多域特性。因此，期望具有一較薄鐵電層之一MFMIS FET結構。期望促進鐵電層之剩餘極化且減少自通道至閘極之電子或電洞注入。亦期望穩定鐵電層之結晶度。
因此，本揭露提供一種半導體結構及其形成方法。在一些實施例中，半導體結構可為一MFMIS記憶體結構。在一些實施例中，半導體結構包含一頂部閘極結構。在一些實施例中，MFMIS記憶體結構包含可由原子層沈積(ALD)形成之基於氧化鉿鋯(HfZrO)之鐵電層。因此，由ALD獲得一較薄鐵電層。因此，進一步提高MFMIS記憶體結構之可行性。
參考圖1。圖1繪示一半導體結構100之一示意剖面圖。根據本發明之一些實施例，半導體結構100包含一基板102、基板102上方之一閘極堆疊106及基板102與閘極堆疊106之間的一阻擋層104。在一些實施例中，閘極堆疊106可包含一上電極1069、一下電極1061、一鐵電層1065及一第一晶種層1063。在一些實施例中，鐵電層1065可放置於上電極1069與下電極1061之間。在一些實施例中，第一晶種層1063可放置於鐵電層1065與下電極1061之間。
在一些實施例中，基板102可包含一半導體材料。在一些實施例中，半導體材料可包含矽。替代地，根據本發明之一些實施例，基板102可包含諸如鍺(Ge)之其他元素半導體。在一些實施例中，基板102可另外或替代地包含諸如碳化矽(SiC)、氧化矽、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)或其等之一組合之一化合物半導體。在一些實施例中，基板102可包含諸如矽鍺(SiGe)、碳化矽鍺(SiGeC)、磷砷化鎵(GaAsP)及磷化鎵銦(GaInP)之一合金半導體。
在一些實施例中，基板102可為一絕緣體上矽(SOI)基板。一般而言，一SOI基板包含形成於一絕緣體層上之一層半導體材料(例如矽、鍺及/或其類似者)。在一些實施例中，絕緣體層可為(例如)埋藏氧化物(BOX)層或氧化矽層。在一些實施例中，可使用之其他基板包含多層基板、梯度基板、混合定向基板、其等之任何組合及/或其類似者。
在一些實施例中，阻擋層104可放置於閘極堆疊106與基板102之間。在一些實施例中，阻擋層104可包含摻雜氧化鉿。在一些實施例中，包含摻雜氧化鉿之阻擋層104可減少自一通道區域116至閘極堆疊106之電子或電洞注入。在一些實施例中，摻雜氧化鉿可包含Si、Mg、Al、Y 2O 3、La、Sr、Gd、N、Sc、Ca或其等之一組合。在一些實施例中，摻雜氧化鉿可包含Si。在一些實施例中，摻雜氧化鉿可包含依自約1%至約90%之一比例的Si。在一些實施例中，摻雜氧化鉿可包含依自約20%至約60%之一比例的Si。在一些實施例中，阻擋層104具有自約0.1奈米至約10奈米之一厚度。
在一些實施例中，上電極1069及/或下電極1061可形成有拉伸應力。在一些實施例中，具有拉伸應力之上電極1069及/或下電極1061可穩定鐵電層1065。在一些實施例中，具有拉伸應力之上電極1069及/或下電極1061可穩定鐵電層1065之O相。在一些實施例中，上電極1069及下電極1061可包含一導電材料。在一些實施例中，導電材料可具有小於鐵電層1065之熱膨脹係數之一熱膨脹係數(CTE)。例如，上電極1069及下電極1061可包含具有小於o相鐵電層1065之熱膨脹係數之一熱膨脹係數(CTE)之一導電材料。在一些實施例中，上電極1069及/或下電極1061可包含一金屬、一金屬氮化物、一金屬合金或其等之一組合。在一些實施例中，上電極1069及/或下電極1061可含鉑(Pt)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、鐵(Fe)、鎳(Ni)、鈹(Be)、鉻(Cr)、鈷(Co)、銻(Sb)、銥(Ir)、鉬(Mo)、鋨(Os)、釷(Th)、釩(V)、其等之一合金或其等之一組合。在一些實施例中，上電極1069及/或下電極1061可具有自約15奈米至約500奈米之一厚度。在一些實施例中，下電極1061及/或上電極1069可在氮氣、氬氣、氧氣或其等之一組合之一環境空氣中由一金屬後退火(PMA)退火。在一些實施例中，上電極1069及下電極1061可包含相同導電材料。在一些替代實施例中，上電極1069及下電極1061可包含不同導電材料。
在一些實施例中，第一晶種層1063可依一單層形式或一多層形式形成。在一些實施例中，第一晶種層1063可包含一金屬氧化物。在一些實施例中，第一晶種層1063可包含立方晶相(c相)、四方晶相(t相)或斜方晶相(o相)之氧化鋯、c相、t相或o相之氧化鋯釔、c相、t相或o相之氧化鉿、c相、t相或o相之氧化鋁及c相、t相或O相之氧化鉿鋯。例如，第一晶種層1063可包含c相、t相或o相二氧化鋯(ZrO 2)、c相、t相或o相二氧化鋯及三氧化二釔(ZrO 2-Y 2O 3)、c相、t相或O相二氧化鉿(HfO 2)、c相、t相或o相三氧化二鋁(Al 2O 3)、c相、t相或o相氧化鉿鋯(Hf xZr 1-xO 2)或其等之一組合，其中Hf xZr 1-xO 2之x可自0變動至1。在一些實施例中，第一晶種層1063可具有自約0.1奈米至約5奈米之一厚度。在其中第一晶種層1063具有小於0.1之一厚度之情況中，第一晶種層1063可未結晶。然而，若第一晶種層1063具有大於0.5奈米之一厚度，則第一晶種層1063可具有一單斜晶相，此係不期望的。在一些實施例中，第一晶種層1063可促進鐵電層1065之剩餘極化(2Pr，其中2Pr=Pr +-Pr -)。在一些實施例中，可使第一晶種層1063退火。在一些實施例中，可由一原位(in-situ)退火程序使第一晶種層1063退火。在一些實施例中，在退火程序之後，第一晶種層1063可具有增大結晶度。
在一些實施例中，鐵電層1065具有自約0.1奈米至約100奈米之一厚度。在一些實施例中，鐵電層1065包含氧化鉿鋯Hf xZr 1-xO 2，其中x可為0至1之間的任何值。在一些實施例中，鐵電層1065可包含一或多個氧空位。在一些實施例中，鐵電層1065可包含立方晶相(c相)、四方晶相(t相)或斜方晶相(o相)、單斜晶相(m相)或其等之一組合之Hf xZr 1-xO 2。在一些實施例中，鐵電層1065可包含摻雜有Sc或其他鐵電性元素之氮化鋁(AlN)。在一些實施例中，鐵電層1065可包含摻雜有矽(Si)、Al或較大半徑之離子(諸如鑭(La)、鈧(Sc)、鈣(Ca)、鋇(Ba)、釓(Gd))、鍶(Sr)或釔)以增加剩餘極化(2Pr，其中2Pr=Pr +-Pr -)之Hf xZr 1-xO 2。在一些實施例中，鐵電層1065可包含c相、t相、o相及m相Hf 0.5Zr 0.5O 2，其中c相、t相、o相Hf 0.5Zr 0.5O 2比m相Hf 0.5Zr 0.5O 2大50%，但本揭露不限於此。
在一些實施例中，半導體結構100可進一步包含一間隔層108。在一些實施例中，間隔層108可放置於閘極堆疊106及阻擋層104之側壁上。在一些實施例中，間隔層108可包含諸如氧化矽、氮化矽或其等之一組合之一含矽材料。在一些實施例中，間隔層108可包含Si 3N 4、SiO 2或其等之一組合。
在一些實施例中，半導體結構100可進一步包含一層間介電(ILD)層114。在一些實施例中，層間介電層114可放置於基板102及閘極堆疊106上方。在一些實施例中，層間介電層114可經圖案化以界定可與一源極區域110接觸之一源極區域接點120、可與一汲極區域112接觸之一汲極區域接點122及可與閘極堆疊106之一頂面接觸之一閘極區域接點124之尺寸及位置。在一些實施例中，源極區域接點120、汲極區域接點122及閘極區域接點124可包含一導電材料。在一些實施例中，導電材料可包含一金屬、一金屬氮化物、一金屬合金或其等之一組合。
在一些實施例中，半導體結構100之閘極堆疊106可進一步包含一第二阻擋層(圖中未展示)。在一些實施例中，第二阻擋層可放置於第一晶種層1063與上電極1069之間。在一些實施例中，第二阻擋層可放置於第一晶種層1063與鐵電層1065之間。在一些實施例中，第二阻擋層可放置於鐵電層1065與上電極1069之間。在一些實施例中，第二阻擋層可包含諸如摻雜Ta 2O 5或摻雜HfO 2之一摻雜金屬氧化物。在一些實施例中，摻雜Ta 2O 5或摻雜HfO 2可包含Si、Mg、Al、Y 2O 3、La、Sr、Gd、N、Sc、Ca或其等之一組合。在一些實施例中，第二阻擋層可具有自0.1奈米至1奈米之一厚度。
在一些實施例中，半導體結構100可藉由一隔離結構118與其他半導體結構電分離。隔離結構可包含一淺溝槽隔離(STI)，但本揭露不限於此。
參考圖2。圖2繪示根據本發明之一些實施例之包含一基板102上方之一閘極堆疊106及一阻擋層104之一半導體結構200之一示意剖面圖。在一些實施例中，與圖1中所展示之半導體結構100相比，半導體結構200之閘極堆疊106可進一步包含一第二晶種層1067。在一些實施例中，第二晶種層1067可放置於鐵電層1065與上電極1069之間。在一些實施例中，第二晶種層1067可包含一金屬氧化物。在一些實施例中，第二晶種層1067可包含立方晶相(c相)、四方晶相(t相)或斜方晶相(o相)之氧化鋯、c相、t相或o相之氧化鋯釔、c相、t相或o相之氧化鉿、c相、t相或o相之氧化鋁及c相、t相或o相之氧化鉿鋯。例如，第二晶種層1067可包含c相、t相或o相二氧化鋯(ZrO 2)、c相、t相或o相二氧化鋯及三氧化二釔(ZrO 2-Y 2O 3)、c相、t相或o相二氧化鉿(HfO 2)、c相、t相或o相三氧化二鋁(Al 2O 3)、c相、t相或o相氧化鉿鋯(Hf xZr 1-xO 2)或其等之一組合，其中Hf xZr 1-xO 2之x可自0變動至1。在一些實施例中，第二晶種層1067可具有自約0.1奈米至約5奈米之一厚度。在其中第二晶種層1067具有小於0.1奈米之一厚度之情況中，第二晶種層1067可未結晶。然而，若第二晶種層1067具有大於0.5奈米之一厚度，則第二晶種層1067可具有一單斜晶相，此係不期望的。
在一些實施例中，半導體結構200之閘極堆疊106可進一步包含一第二阻擋層(圖中未展示)。在一些實施例中，第二阻擋層可放置於第一晶種層1063與第二晶種層1067之間。在一些實施例中，第二阻擋層可放置於第一晶種層1063與鐵電層1065之間。在一些實施例中，第二阻擋層可放置於鐵電層1065與第二晶種層1067之間。在一些實施例中，第二阻擋層可包含諸如摻雜氧化鉭(Ta 2O 5)、摻雜氧化鉿(HfO 2)或其等之一組合之一摻雜金屬氧化物。在一些實施例中，摻雜Ta 2O 5或摻雜HfO 2可包含Si、Mg、Al、Y 2O 3、La、Sr、Gd、N、Sc、Ca或其等之一組合。在一些實施例中，第二阻擋層可具有自約0.1奈米至約1奈米之一厚度。
參考圖3。圖3繪示一半導體結構300之一示意剖面圖。在一些實施例中，根據本發明之一些實施例，半導體結構300可包含一基板302、基板302上方之一緩衝層304、緩衝層304上方之一通道層306、通道層306上方之一閘極堆疊106及閘極堆疊106與通道層306之間的一阻擋層104。在一些實施例中，半導體結構300之閘極堆疊106及阻擋層104可根據上文針對半導體結構200所描述之閘極堆疊及阻擋層來界定。在一些實施例中，基板302可包含諸如氧化銦鎵鋅(IGZO)之一金屬氧化物半導體。在一些實施例中，IGZO可為非晶IGZO (α-IGZO)。
在一些實施例中，緩衝層304可放置於基板302與通道層306之間。在一些實施例中，緩衝層304可包含諸如HfO x、ZrO x、SiO x、AlO x、MgO或其等之組合之一金屬氧化物。緩衝層304之一厚度可在約0.1奈米至約1奈米之間，但本揭露不限於此。在一些實施例中，緩衝層304可提供通道層306與基板302之一較佳黏著性。在一些實施例中，緩衝層可減少自通道層306至基板302之電子或電洞注入。
在一些實施例中，通道層306可包含Si、Ge、SiGe、a-IGZO、IZO、SnIGZO、GaN、AlInAs、GaAs或其等之組合。通道層306之一厚度可在約1奈米至約150奈米之間，但本揭露不限於此。通道層306具有產生電流之功能。在一些實施例中，半導體結構可進一步包含一源極區域308及一汲極區域310。在一些實施例中，源極區域308及汲極區域310可放置於基板302上方。在一些實施例中，源極區域308及汲極區域310可放置於通道層306內。
在一些實施例中，半導體結構300之閘極堆疊106可進一步包含上文相對於圖1所界定之一第二阻擋層(圖中未展示)。
參考圖4。圖4繪示根據本發明之一些實施例之包含一基板302上方之一閘極堆疊106及一阻擋層104之一半導體結構400之一示意剖面圖。在一些實施例中，與圖3中所展示之半導體結構300相比，半導體結構400之閘極堆疊106可進一步包含一第二晶種層1067。在一些實施例中，第二晶種層1067可如上文相對於圖2中所展示之半導體結構200所描述般界定。
在一些實施例中，半導體結構400可進一步包含上文相對於圖2所界定之一第二阻擋層(圖中未展示)。
參考圖5。圖5繪示根據本發明之態樣之用於形成一半導體結構之一方法500之一流程圖。方法500包含數個操作且將根據一或多個實施例來進一步描述。應注意，方法500之操作可在各種態樣之範疇內重新配置或否則修改。應進一步注意，可在方法500之前、方法500期間及方法500之後提供額外程序且本文中可僅簡要描述一些其他程序。因此，其他實施方案可在本文中所描述之各種態樣之範疇內。
方法500開始於操作502，其中在一基板102上方形成一層堆疊。在一些實施例中，至少一隔離結構118可形成於基板102中。隔離結構118形成於基板102中以界定一MFMIS結構之一尺寸及一位置。參考圖6A，在一些實施例中，方法500之操作502可開始於操作5021，其中在基板102上方形成一阻擋層104。在一些實施例中，可使用化學氣相沈積(CVD)、物理氣相沈積(PVD)或原子層沈積(ALD)來形成阻擋層104。在一些實施例中，阻擋層104可由ALD形成。
參考圖6B，在一些實施例中，方法500之操作502繼續操作5023，其中在阻擋層104上方形成一下導電層1061。在一些實施例中，下導電層1061可使用CVD、PVD或ALD來形成，但本揭露不限於此。在一些實施例中，可使下導電層1061退火。在一些實施例中，下導電層1061由金屬後退火(PMA)退火。在一些實施例中，下導電層1061由PMA以自400℃至900℃之一溫度退火。在一些實施例中，下導電層1061可由PMA在氮氣、氬氣、氧氣或其等之一組合之一環境空氣中退火。
參考圖6C，在一些實施例中，方法500之操作502繼續操作5025，其中在下導電層1061上方形成一第一晶種層1063。在一些實施例中，第一晶種層1063可依一單層形式或一多層形式形成。在一些實施例中，第一晶種層1063可使用CVD、PVD或ALD來形成。在一些實施例中，第一晶種層1063可由ALD形成。在一些實施例中，可在形成(若干)任何進一步層之前使第一晶種層1063退火。在一些實施例中，第一晶種層1063可由一原位退火程序退火。在一些實施例中，在退火程序之後，第一晶種層1063可具有增大結晶度。
參考圖6D，在一些實施例中，方法500之操作502繼續操作5027，其中在第一晶種層1063上方形成一鐵電層1065。在一些實施例中，鐵電層1065可使用濺鍍、化學溶液沈積(CSD)、脈衝雷射沈積(PLD)、CVD、PVD或ALD來形成。在一些實施例中，鐵電層1065由ALD形成以達成諸如自約0.1奈米至約100奈米之一較薄厚度。
參考圖6E，在一些實施例中，在操作5027之後，可在鐵電層1065上方形成一第二晶種層1067。在一些實施例中，第二晶種層1067可依一單層形式或一多層形式形成。在一些實施例中，第二晶種層1067可使用CVD、PVD或ALD來形成。在一些實施例中，第二晶種層1067由ALD形成。
參考圖6F，在一些實施例中，方法100之操作502繼續操作5029，其中在鐵電層1065上方形成一上導電層1069。在一些實施例中，上導電層1069可藉由使用CVD、PVD或ALD來形成，但本揭露不限於此。在一些實施例中，可使上導電層1069退火。在一些實施例中，上導電層1069可由金屬後退火(PMA)退火。在一些實施例中，上導電層1069可由PMA以自400℃至900℃之一溫度退火。在一些實施例中，上導電層1069可由PMA在氮氣、氬氣、氧氣或其等之一組合之一環境空氣中退火。在一些實施例中，上導電層1069及下導電層1061可經退火以具有拉伸應力，且因此可增大鐵電層1065之結晶度。在一些實施例中，上導電層1069及下導電層1061可包含相同導電材料。在一些替代實施例中，上導電層1069及下導電層1061可包含不同導電材料。
參考圖6G，在一些實施例中，方法500繼續操作504，其中圖案化層堆疊以在基板102上方形成一閘極堆疊106。在一些實施例中，當圖案化層堆疊時，亦可圖案化閘極堆疊106下方之阻擋層104。在一些實施例中，可對層堆疊執行一光微影遮罩程序以界定閘極堆疊106及下伏阻擋層104之一圖案。在一些實施例中，可對層堆疊執行一蝕刻程序以移除層堆疊之一部分以形成閘極堆疊106及下伏阻擋層104。在一些實施例中，蝕刻程序可包含一濕式蝕刻程序及一乾式蝕刻程序或其等之一組合。在一些實施例中，隔離結構118及基板102之部分可透過閘極堆疊106暴露。
參考圖6H，在一些實施例中，方法500繼續操作506，其中在閘極堆疊106之側壁上方形成一間隔層108。在一些實施例中，間隔層108亦可形成於阻擋層104之側壁上方。在一些實施例中，間隔層108可使用CVD、PVD或ALD來形成於基板102之頂面、閘極堆疊106及阻擋層104之側壁及閘極堆疊106之頂面上方。
參考圖6I，在一些實施例中，可對間隔層108執行一蝕刻程序以移除間隔層108之一部分，使得基板102之頂面之一部分及閘極堆疊106之頂面之一部分可暴露且閘極堆疊106及阻擋層104之側壁可由間隔層108覆蓋。
參考圖6J，在一些實施例中，方法500繼續操作508，其中可在基板102上方形成一圖案化層間介電層114。在一些實施例中，層間介電層114可使用CVD、PVD或ALD來形成於基板102及閘極堆疊106上方。在一些實施例中，可對層間介電層114執行一光微影遮罩程序以界定一源極區域接點圖案及一汲極區域接點圖案。在一些實施例中，可對層間介電層114執行一蝕刻程序以界定一源極區域接點開口120o及一汲極區域接點開口122o，其等暴露基板102之頂面之部分。在一些實施例中，蝕刻程序可包含一濕式蝕刻程序及一乾式蝕刻程序或其等之一組合。
參考圖6K，在一些實施例中，方法500繼續操作510，其中透過圖案化層間介電層114在基板102內形成一源極區域110及一汲極區域112。在一些實施例中，可透過圖案化層間介電層114對基板102執行一植入程序以在基板102內形成一源極區域110及一汲極區域112。在一些實施例中，在植入程序期間，可執行氬氣(Ar)、氫氣(H 2)、氮氣(N 2)、氦氣(He)或其等之一組合之電漿處理以在源極區域110及汲極區域112中形成高導電率富銦(富In)區域，其可減小接觸電阻且可促進形成高度摻雜n +區域。
參考圖6L，在一些實施例中，在界定源極區域110及汲極區域112之後，可對層間介電層114執行一光微影遮罩程序以界定一閘極區域接點開口124o。在一些實施例中，可對層間介電層114執行一蝕刻程序以界定閘極區域接點開口124o，其暴露閘極堆疊106之頂面之一部分。在一些實施例中，蝕刻程序可包含一濕式蝕刻程序及一乾式蝕刻程序或其等之一組合。
參考圖6M，在一些實施例中，使用CVD、PVD或ALD在源極區域接點開口110o、汲極區域接點開口112o及閘極區域接點開口124o內填充一導電材料。可執行諸如化學機械拋光(CMP)之一平坦化操作以移除多餘材料。因此，獲得一源極區域接點120、一汲極區域接點122及一閘極區域接點124，如圖6M中所展示。
在一些實施例中，可在形成第一晶種層1063之前使下導電層1061退火。在一些實施例中，下導電層1061可由一金屬後退火(PMA)程序退火以提高下導電層1061之應力。在一些實施例中，PMA程序可以自400℃至900℃之一溫度執行。在一些實施例中，PMA程序可在N 2、Ar、氧氣(O 2)或其等之一組合之一環境空氣中執行。
在一些實施例中，上導電層1069可由一金屬後退火(PMA)程序退火以提高上導電層1069之應力及鐵電層1065之結晶度。在一些實施例中，PMA程序可以自400℃至900℃之一溫度執行。在一些實施例中，PMA程序可在N 2、Ar、氧氣(O 2)或其等之一組合之一環境空氣中執行。
在一些實施例中，可在形成鐵電層1065之前使第一晶種層1063退火。在一些實施例中，第一晶種層可由原位熱退火退火。在一些實施例中，原位熱退火以自400℃至700℃之一溫度執行。在一些實施例中，原位退火可由基板加熱或圍繞其中定位半導體結構600之一設備(諸如一腔室)之一嵌入式IR加熱套組執行。在一些實施例中，原位退火可執行約1分鐘至約5分鐘之間的一持續時間。在一些實施例中，第一晶種層1063之結晶度可由原位退火提高。
在一些實施例中，第一晶種層1063可促進鐵電層1065之剩餘極化(2Pr，其中2Pr=Pr +-Pr -)及結晶度。在一些實施例中，上電極1069及下電極1061可形成有拉伸應力以穩定鐵電層1065。在一些實施例中，上電極1069及下電極1061可形成有拉伸應力以穩定o相之鐵電層1065。在一些實施例中，阻擋層104可減少自通道(其在大於臨限電壓之一閘極電壓施加至半導體結構600時誘發)至閘極堆疊106之電子或電洞注入，且因此可減少自形成於基板102內通道至閘極堆疊106之洩漏電流且可增強半導體結構600之耐久性及保持力。
在一些實施例中，可在形成第一晶種層1063之後形成一第二阻擋層(圖中未展示)。在一些實施例中，可在形成第二晶種層1067之前形成第二阻擋層。在一些實施例中，可在形成第一晶種層1063之後形成第二阻擋層。在一些實施例中，可在形成第一晶種層1063與形成第二晶種層之間形成第二阻擋層。
參考圖7A至圖7M。圖7A至圖7M繪示根據本發明之一些實施例之各種製造階段中之一半導體結構700之示意剖面圖。半導體結構700可包含上文所描述及圖3中所展示之一基板302。在一些實施例中，一緩衝層304可由PVD、CVD或ALD形成於基板302上方。在一些實施例中，一通道層306可由PVD、CVD或ALD形成於緩衝層304上方。在一些實施例中，自形成阻擋層104開始，圖7A至圖7M中所展示之半導體結構700中實施之操作可對應於上文相對於圖6A至圖6M所描述之操作。
參考圖8。圖8繪示包含與一場效電晶體(FET)整合之一半導體結構600之一整合式半導體結構800之一示意剖面圖。在一些實施例中，形成半導體結構600可與CMOS製造操作整合。在此等實施例中，閘極堆疊106之一厚度及阻擋層104之一厚度之一總高度H1可類似於一FET裝置之一閘極結構802之一高度H2，但本揭露不限於此。在一些實施例中，半導體結構600及FET裝置可藉由隔離結構118彼此電分離。
因此，本揭露因此提供一種半導體結構及其形成方法。在一些實施例中，半導體結構可為一MFMIS記憶體結構。在一些實施例中，半導體結構包含一頂部閘極結構。在一些實施例中，半導體結構可為一自對準頂部閘極共面MFMIS記憶體結構。在一些實施例中，MFMIS記憶體結構包含可由ALD形成之一摻雜氧化鉿鋯阻擋層。因此，摻雜氧化鉿鋯阻擋層可摻雜有Si或其他材料以形成相較於通道區域之帶隙之一高帶隙以減少自通道區域至MFMIS記憶體結構之閘極堆疊之電子或電洞注入以減少電子/電洞電流洩漏、負偏壓溫度不穩定性(NBTI)、歸因於較低氧空位之正偏壓溫度不穩定性(PBTI)，且可增強MFMIS記憶體結構之耐久性及保持力。另外，可使用通道與閘極介電質之間的較高導帶偏移(V CBO)及通道與閘極介電質之間的較高價帶偏移(V VBO)來減少電流洩漏。
再者，MFMIS記憶體結構包含下電極與鐵電層之間的一晶種層，其可促進鐵電層之剩餘極化。此外，晶種層之結晶度可由退火增大。然而，具有拉伸應力之電極可穩定o相鐵電層，諸如o相Hf xZr 1-xO 2鐵電層。然而，使上電極及/或下電極退火，其可導致上電極及/或下電極之拉伸應力提高且放置於上電極與下電極之間的鐵電層之結晶度增大。
在一些實施例中，提供一種半導體結構。該半導體結構包含基板上方之一閘極堆疊及放置於該閘極堆疊與該基板之間的一阻擋層。該閘極結構包含一上電極、一下電極、放置於該上電極與該下電極之間的一鐵電層及放置於該鐵電層與該下電極之間的一第一晶種層。該阻擋層包含摻雜氧化鉿。
在一些實施例中，提供一種半導體結構。該半導體結構包含一基板上方之一閘極堆疊、放置於該閘極堆疊與該基板之間的一通道層、放置於該閘極堆疊與該通道層之間的一阻擋層、一源極區域及一汲極區域。該閘極堆疊包含一上退火電極、一下退火電極、放置於該上退火電極與該下退火電極之間的一鐵電層及放置於該鐵電層與該下退火電極之間的一第一晶種層。該阻擋層包含摻雜氧化鉿。
在一些實施例中，提供一種用於形成一半導體結構之一方法。該方法包含以下操作。在基板上方形成一層堆疊。形成該層堆疊包含以下子操作：在該基板上方形成一阻擋層；在該阻擋層上方形成一下導電層；在該下導電層上方形成一第一晶種層；在該第一晶種層上方形成一鐵電層；及在該鐵電層上方形成一上導電層。圖案化該層堆疊以在該基板上方形成一閘極堆疊。在該閘極堆疊之側壁上方形成一間隔層。在該基板及該閘極堆疊上方形成一圖案化層間介電層。透過該圖案化層間介電層在該基板中形成一源極區域及一汲極區域。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本發明之態樣。熟習技術者應瞭解，其可易於將本揭露用作用於設計或修改其他程序及結構以實施相同目的及/或達成本文中所引入之實施例之相同優點的一基礎。熟習技術者亦應意識到，此等等效建構不應背離本發明之精神及範疇，且其可在不背離本發明之精神及範疇的情況下對本文作出各種改變、替換及更改。
100:半導體結構 102:基板 104:阻擋層 106:閘極堆疊 108:間隔層 110:源極區域 112:汲極區域 114:層間介電(ILD)層 116:通道區域 118:隔離結構 120:源極區域接點 120o:源極區域接點開口 122:汲極區域接點 122o:汲極區域接點開口 124:閘極區域接點 124o:閘極區域接點開口 200:半導體結構 300:半導體結構 302:基板 304:緩衝層 308:源極區域 306:通道層 310:汲極區域 400:半導體結構 500:方法 502:操作 504:操作 506:操作 508:操作 510:操作 600:半導體結構 700:半導體結構 800:半導體結構 802:閘極結構 1061:下電極/下導電層 1063:第一晶種層 1065:鐵電層 1067:第二晶種層 1069:上電極/上導電層 5021:操作 5023:操作 5025:操作 5027:操作 5029:操作 H1:總高度 H2:高度
自結合附圖來閱讀之以下[實施方式]最佳理解本發明之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1繪示根據本發明之一些實施例之一半導體結構之一示意剖面圖。
圖2繪示根據本發明之一些實施例之一半導體結構之一示意剖面圖。
圖3繪示根據本發明之一些實施例之一半導體結構之一示意剖面圖。
圖4繪示根據本發明之一些實施例之一半導體結構之一示意剖面圖。
圖5繪示根據本發明之一些實施例之用於形成一半導體結構之一方法之一流程圖。
圖6A至圖6M繪示根據本發明之一些實施例之各種製造階段中之一半導體結構之示意剖面圖。
圖7A至圖7M繪示根據本發明之一些實施例之各種製造階段中之一半導體結構之示意剖面圖。
圖8繪示根據本發明之一些實施例之與一FET裝置整合之圖6L中所展示之一半導體結構之一示意剖面圖。
100:半導體結構
102:基板
104:阻擋層
106:閘極堆疊
108:間隔層
110:源極區域
112:汲極區域
114:層間介電(ILD)層
116:通道區域
118:隔離結構
120:源極區域接點
122:汲極區域接點
124:閘極區域接點
1061:下電極/下導電層
1063:第一晶種層
1065:鐵電層
1069:上電極/上導電層

Claims (20)

  1. 一種半導體結構，其包括： 一閘極堆疊，其位於一基板上方，其中該閘極堆疊包含： 一上電極； 一下電極； 一鐵電層，其放置於該上電極與該下電極之間；及 一第一晶種層，其放置於該鐵電層與該下電極之間；及 一阻擋層，其放置於該閘極堆疊與該基板之間，其中該阻擋層包括摻雜氧化鉿。
  2. 如請求項1之半導體結構，其中該摻雜氧化鉿包括Si、Mg、Al、Y 2O 3、La、Sr、Gd、N、Sc、Ca或其等之一組合。
  3. 如請求項2之半導體結構，其中該摻雜氧化鉿包括Si。
  4. 如請求項3之半導體結構，其中該摻雜氧化鉿包括依自1%至90%之一比例的Si。
  5. 如請求項1之半導體結構，其進一步包括放置於該鐵電層與該上電極之間的一第二晶種層。
  6. 如請求項5之半導體結構，其進一步包括該第一晶種層與該第二晶種層之間的一第二阻擋層。
  7. 如請求項6之半導體結構，其中該第二阻擋層包括摻雜氧化鉭、氧化鉿或其等之一組合。
  8. 一種半導體結構，其包括： 一閘極堆疊，其位於一基板上方，其中該閘極堆疊包含： 一上退火電極； 一下退火電極； 一鐵電層，其放置於該上退火電極與該下退火電極之間；及 一第一晶種層，其放置於該鐵電層與該下退火電極之間； 一通道層，其放置於該閘極堆疊與該基板之間； 一阻擋層，其放置於該閘極堆疊與該通道層之間，其中該阻擋層包括摻雜氧化鉿；及 一源極區域及一汲極區域，其等位於該通道層內。
  9. 如請求項8之半導體結構，其中該摻雜氧化鉿包括Si、Mg、Al、Y 2O 3、La、Sr、Gd、N、Sc、Ca或其等之一組合。
  10. 如請求項9之半導體結構，其中該摻雜氧化鉿包括Si。
  11. 如請求項10之半導體結構，其中該摻雜氧化鉿包括依自10%至50%之一比例的Si。
  12. 如請求項8之半導體結構，其進一步包括放置於該鐵電層與該上退火電極之間的一第二晶種層。
  13. 如請求項12之半導體結構，其進一步包括該第一晶種層與該第二晶種層之間的一第二阻擋層。
  14. 如請求項13之半導體結構，其中該第二阻擋層包括摻雜氧化鉭、氧化鉿或其等之一組合。
  15. 一種用於形成一半導體結構之方法，其包括： 在一基板上方形成一層堆疊，其中形成該層堆疊包括： 在該基板上方形成一阻擋層； 在該阻擋層上方形成一下導電層； 在該下導電層上方形成一第一晶種層； 在該第一晶種層上方形成一鐵電層；及 在該鐵電層上方形成一上導電層； 圖案化該層堆疊以在該基板上方形成一閘極堆疊； 在該閘極堆疊之側壁上方形成一間隔層； 在該基板及該閘極堆疊上方形成一圖案化層間介電層；及 透過該圖案化層間介電層在該基板中形成一源極區域及一汲極區域。
  16. 如請求項15之方法，其進一步包括在形成該第一晶種層之前使該下導電層退火。
  17. 如請求項15之方法，其進一步包括使該上導電層退火。
  18. 如請求項15之方法，其進一步包括在形成該鐵電層之前使該第一晶種層退火。
  19. 如請求項15之方法，其進一步包括在形成一上導電層之前在該鐵電層上方形成一第二晶種層。
  20. 如請求項15之方法，其進一步包括在形成該第一晶種層之後形成一第二阻擋層。
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