KR102336610B1 - 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터 제조 방법 - Google Patents

트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터 제조 방법 Download PDF

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Abstract

트랜지스터는 기판, 기판 내에 제공되는 한 쌍의 정전류 형성 영역들, 기판 내에서 한 쌍의 정전류 형성 영역들 상에 각각 제공되는 한 쌍의 소스/드레인 영역들, 및 한 쌍의 소스/드레인 영역들 사이에 제공되는 게이트 구조체를 포함하되, 드레인인 한 쌍의 소스/드레인 영역들 중 어느 하나에 바로 인접하는 정전류 형성 영역들 중 어느 하나는, 한 쌍의 소스/드레인 영역들 중 어느 하나와 정전류 형성 영역들 중 어느 하나 사이에 정전류를 형성한다.

Description

트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터 제조 방법{TRANSISTOR, TERNARY INVERTER INCLUDING THE SAME, AND METHOD OF FACBRICATING TRANSISTOR}
본 개시는 트랜지스터, 삼진 인버터, 및 트랜지스터 제조 방법에 관한 것이다.
종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30-nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density 의한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.
해결하고자 하는 과제는 정전류를 갖는 트랜지스터를 제공하는 것에 있다.
해결하고자 하는 과제는 정전류를 갖는 삼진 인버터를 제공하는 것에 있다.
해결하고자 하는 과제는 정전류를 갖는 트랜지스터를 제조하는 방법을 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 기판; 상기 기판 내에 제공되는 한 쌍의 정전류 형성 영역들; 상기 기판 내에서 상기 한 쌍의 정전류 형성 영역들 상에 각각 제공되는 한 쌍의 소스/드레인 영역들; 및 상기 한 쌍의 소스/드레인 영역들 사이에 제공되는 게이트 구조체;를 포함하되, 드레인인 상기 한 쌍의 소스/드레인 영역들 중 어느 하나에 바로 인접하는 상기 정전류 형성 영역들 중 어느 하나는, 상기 한 쌍의 소스/드레인 영역들 중 상기 어느 하나와 상기 정전류 형성 영역들 중 상기 어느 하나 사이에 정전류를 형성하는 트랜지스터가 제공될 수 있다.
상기 게이트 구조체는: 게이트 전극; 및 상기 게이트 전극과 상기 기판 사이에 제공되는 게이트 절연막;을 포함하되, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 한 쌍의 정전류 형성 영역들은 상기 한 쌍의 소스/드레인 영역들과 상기 기판의 상면에 수직한 방향을 따라 중첩할 수 있다.
상기 한 쌍의 정전류 형성 영역들은 상기 한 쌍의 소스/드레인 영역들의 바닥면들에 접할 수 있다.
상기 기판 및 상기 한 쌍의 정전류 형성 영역들은 제1 도전형을 갖고, 상기 한 쌍의 소스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 한 쌍의 정전류 형성 영역들의 도핑 농도는 상기 기판의 도핑 농도보다 높을 수 있다.
상기 한 쌍의 정전류 형성 영역들의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 한 쌍의 소스/드레인 영역들 중 상기 어느 하나와 상기 한 쌍의 정전류 형성 영역들 중 상기 어느 하나 사이에 106 V/cm 이상의 전기장이 형성될 수 있다.
상기 기판에 대해 상기 게이트 구조체의 반대편에 제공되는 지지 기판;을 더 포함하되, 상기 기판은 상기 지지 기판의 상면으로부터 상기 지지 기판의 상기 상면에 수직한 방향으로 돌출되고, 상기 게이트 구조체는 상기 기판의 양 측면들 및 상면을 덮을 수 있다.
상기 게이트 구조체는 상기 지지 기판의 상기 상면에 평행한 제1 방향을 따라 연장하고, 상기 기판은 상기 지지 기판의 상기 상면에 평행하되 상기 제1 방향과 교차하는 제2 방향을 따라 연장할 수 있다.
상기 기판의 양 측면들 상에서 상기 지지 기판과 상기 게이트 구조체 사이에 제공되는 한 쌍의 하부 절연막들;을 더 포함할 수 있다.
상기 한 쌍의 소스/드레인 영역들은 상기 하부 절연막 상에 노출될 수 있다.
일 측면에 있어서, 엔모스(NMOS) 트랜지스터 및 피모스 트랜지스터(PMOS) 트랜지스터;를 포함하는 삼진 인버터에 있어서, 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은 기판, 상기 기판 내에 제공되는 한 쌍의 정전류 형성 영역들, 및 상기 한 쌍의 정전류 형성 영역들 상에 각각 제공되는 소스 패턴 및 드레인 영역을 포함하되, 상기 드레인 영역에 바로 인접하는 상기 한 쌍의 정전류 형성 영역들 중 어느 하나는 상기 드레인 영역과 상기 한 쌍의 정전류 형성 영역들 중 상기 어느 하나 사이에 정전류를 형성하고, 상기 엔모스 트랜지스터의 상기 드레인 영역과 상기 피모스 트랜지스터의 상기 드레인 영역은 서로 전기적으로 연결되어, 서로 동일한 전압을 갖는 삼진 인버터가 제공될 수 있다.
상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은: 상기 기판 상에 제공된 게이트 전극; 및 상기 게이트 전극과 상기 기판의 상기 상면 사이에 개재되는 게이트 절연막;을 더 포함하되, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 기판과 상기 한 쌍의 정전류 형성 영역들은 서로 동일한 도전형들을 갖고, 상기 한 쌍의 정전류 형성 영역들의 각각의 도핑 농도는 상기 기판의 도핑 농도보다 높을 수 있다.
상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 한 쌍의 정전류 형성 영역들의 각각의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
일 측면에 있어서, 기판 상에 게이트 구조체를 형성하는 것; 상기 기판의 상부에 한 쌍의 식각 영역들을 형성하는 것; 상기 한 쌍의 식각 영역들에 한 쌍의 정전류 형성 영역들을 각각 형성하는 것; 및 상기 한 쌍의 정전류 형성 영역들 상에 한 쌍의 소스/드레인 영역들을 각각 형성하는 것;을 포함하되, 상기 한 쌍의 식각 영역들은 상기 게이트 구조체를 사이에 두고 서로 이격하고, 드레인인 상기 한 쌍의 소스/드레인 영역들 중 어느 하나에 바로 인접하는 상기 정전류 형성 영역들 중 어느 하나는, 상기 한 쌍의 소스/드레인 영역들 중 상기 어느 하나와 상기 정전류 형성 영역들 중 상기 어느 하나 사이에 정전류를 형성하는 트랜지스터 제조 방법가 제공될 수 있다.
상기 기판 및 상기 한 쌍의 정전류 형성 영역들은 제1 도전형을 갖고, 상기 한 쌍의 소스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 한 쌍의 정전류 형성 영역들의 도핑 농도는 상기 기판의 도핑 농도보다 높을 수 있다.
상기 한 쌍의 정전류 형성 영역들의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 한 쌍의 정전류 형성 영역들은 에피택시 성장(Epitaxy Growth) 공정에 의해 형성되는 트랜지스터 제조 방법.
지지 기판 상에 상기 지지 기판의 상면으로부터 상기 지지 기판의 상기 상면에 수직한 방향으로 돌출되는 상기 기판을 형성하는 것; 및 상기 기판의 양 측면들 상에서 상기 지지 기판과 상기 게이트 구조체 사이에 한 쌍의 하부 절연막들을 형성하는 것;을 더 포함하되, 상기 게이트 구조체는 상기 지지 기판의 상기 상면에 평행한 제1 방향을 따라 연장되어, 상기 기판의 상기 양 측면들 및 상면을 덮고, 상기 기판은 상기 지지 기판의 상기 상면에 평행하되 상기 제1 방향과 교차하는 제2 방향을 따라 연장할 수 있다.
본 개시는 정전류를 갖는 트랜지스터를 제공할 수 있다.
본 개시는 정전류를 갖는 삼진 인버터를 제공할 수 있다.
본 개시는 정전류를 갖는 트랜지스터를 제조하는 방법을 제공할 수 있다.
다만, 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 트랜지스터의 단면도이다.
도 2는 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3은 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 4는 예시적인 실시예에 따른 도 1의 트랜지스터 제조 방법의 순서도이다.
도 5 내지 도 7은 도 4의 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 8은 예시적인 실시예에 따른 도 1의 트랜지스터 제조 방법의 순서도이다.
도 9 및 도 10은 도 8의 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 11은 예시적인 실시예에 따른 트랜지스터의 사시도이다.
도 12는 도 11의 I-I'선 및 II-II'선을 따르는 단면도들이다.
도 13은 예시적인 실시예에 따른 도 11의 트랜지스터 제조 방법의 순서도이다.
도 14, 도 16, 도 18, 및 도 20은 도 13의 트랜지스터 제조 방법을 설명하기 위한 사시도들이다.
도 15, 도 17, 도 19, 및 도 21은 각각 도 14, 도 16, 도 18, 및 도 20의 I-I'선 및 II-II'선을 따르는 단면도들이다.
도 22는 예시적인 실시예에 따른 도 11의 트랜지스터 제조 방법의 순서도이다.
도 23 및 도 25는 도 22의 트랜지스터 제조 방법을 설명하기 위한 사시도들이다.
도 24 및 도 26은 각각 도 23 및 도 25의 I-I'선 및 II-II'선을 따르는 단면도들이다.
도 27은 예시적인 실시예들에 따른 삼진 인버터의 회로도이다.
도 28은 본 개시의 삼진(Ternary) 인버터들과 이진(Binary) 인버터들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 29는 본 개시의 삼진 인버터와 이진 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터의 단면도이다.
도 1을 참조하면, 트랜지스터(10)가 제공될 수 있다. 트랜지스터(10)는 기판(100), 한 쌍의 소자 분리 영역들(ST), 한 쌍의 소스/드레인 영역들(SD), 한 쌍의 정전류 형성 영역들(200), 및 게이트 구조체(300)를 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si)을 포함할 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
기판(100) 상부에 한 쌍의 소자 분리 영역들(ST)이 제공될 수 있다. 한 쌍의 소자 분리 영역들(ST)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 소자 분리 영역들(ST)은 상기 기판(100)의 상면(100u)에 수직한 제2 방향(DR2)을 따라 연장할 수 있다. 한 쌍의 소자 분리 영역들(ST)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소자 분리 영역들(ST)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
기판(100)의 상부에 한 쌍의 소스/드레인 영역들(SD)이 제공될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 하나는 트랜지스터(10)의 소스일 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 다른 하나는 트랜지스터(10)의 드레인일 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.
한 쌍의 소스/드레인 영역들(SD) 아래에 한 쌍의 정전류 형성 영역들(200)이 각각 제공될 수 있다. 한 쌍의 정전류 형성 영역들(200)은 한 쌍의 소스/드레인 영역들(SD)에 제2 방향(DR2)을 따라 각각 중첩할 수 있다. 한 쌍의 정전류 형성 영역들(200)은 한 쌍의 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)은 한 쌍의 소스/드레인 영역들(SD)에 직접 접할 수 있다. 한 쌍의 정전류 형성 영역들(200)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 정전류 형성 영역들(200)은 제1 도전형을 가질 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 n형인 경우, 한 쌍의 정전류 형성 영역들(200)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 p형인 경우, 한 쌍의 정전류 형성 영역들(200)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 한 쌍의 정전류 형성 영역들(200)과 한 쌍의 소스/드레인 영역들(SD) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
기판(100) 상에 게이트 구조체(300)가 제공될 수 있다. 게이트 구조체(300)는 게이트 절연막(310), 게이트 전극(320), 및 한 쌍의 스페이서들(330)을 포함할 수 있다. 게이트 전극(320)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(320)은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(320)은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
게이트 전극(320)과 기판(100) 사이에 게이트 절연막(310)이 제공될 수 있다. 게이트 절연막(310)은 게이트 전극(320)과 기판(100)을 서로 전기적으로 절연시킬 수 있다. 게이트 절연막(310)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(310)은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(310)은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
한 쌍의 스페이서들(330)이 게이트 전극(320)의 양 측벽들 상에 각각 제공될 수 있다. 한 쌍의 스페이서들(330)은 게이트 절연막(310)의 양 측벽들 상으로 각각 연장할 수 있다. 한 쌍의 스페이서들(330)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 스페이서들(330)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
일 예에서, 트랜지스터(10)의 문턱 전압은 기판(100)의 도핑 농도 및/또는 게이트 전극(320)의 일 함수(Work function)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(320)의 일함수는 게이트 전극(320)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(310)과 기판(100) 사이에 개재될 수 있다.
드레인인 한 쌍의 소스/드레인 영역들(SD) 중 어느 하나에 바로 인접한 한 쌍의 정전류 형성 영역들(200) 중 어느 하나는, 드레인인 소스/드레인 영역(SD)과 이에 바로 인접한 정전류 형성 영역(200) 사이에 정전류를 형성할 수 있다. 정전류는 드레인인 소스/드레인 영역(SD)과 이에 바로 인접한 정전류 형성 영역(200) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(320)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터(10)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인인 소스/드레인 영역(SD)으로부터 이에 바로 인접한 정전류 형성 영역(200)을 지나 기판(100)으로 흐를 수 있다. 트랜지스터(10)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(100)으로부터 드레인인 소스/드레인 영역(SD)에 바로 인접한 정전류 형성 영역(200)을 지나 드레인인 소스/드레인 영역(SD)으로 흐를 수 있다.
본 개시는 한 쌍의 소스/드레인 영역들(SD) 중 드레인인 어느 하나와 이에 바로 인접한 정전류 형성 영역(200)과 사이에 정전류가 형성되는 트랜지스터(10)를 제공할 수 있다.
도 2는 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 2를 참조하면, 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR1, NGR2) 및 본 개시에 따른 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR3, NGR4, NGR5)이 도시되었다.
종래의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 엔모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 엔모스 트랜지스터들에 정전류가 흘렀다.
도 3은 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3을 참조하면, 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR1, PGR2) 및 본 개시의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR3, PGR4, PGR5)이 도시되었다.
종래의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 피모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 피모스 트랜지스터들에 정전류가 흘렀다.
도 4는 예시적인 실시예에 따른 도 1의 트랜지스터 제조 방법의 순서도이다. 도 5 내지 도 7은 도 4의 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 4 및 도 5를 참조하면, 기판(100)에 한 쌍의 소자 분리 영역들(ST)이 형성될 수 있다.(S110) 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si)을 포함할 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
기판(100) 내에 한 쌍의 소자 분리 영역들(ST)이 형성될 수 있다. 한 쌍의 소자 분리 영역들(ST)의 형성 공정은 기판(100)을 일부 깊이까지 리세스하고, 상기 리세스된 영역을 전기 절연 물질로 채우는 것을 포함할 수 있다. 예를 들어, 기판(100)을 리세스하는 것은 기판(100)에 이방성 식각 공정을 수행하여 형성될 수 있다. 예를 들어, 전기 절연 물질은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 한 쌍의 리세스 영역들에 제공될 수 있다. 예를 들어, 전기 절연 물질은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다.
도 4 및 도 6을 참조하면, 기판(100) 상에 게이트 구조체(300)가 형성될 수 있다.(S120) 게이트 구조체(300)는 차례로 적층된 게이트 절연막(310) 및 게이트 전극(320), 그리고 게이트 절연막(310)과 게이트 전극(320)의 측면들을 덮는 한 쌍의 스페이서들(330)을 포함할 수 있다. 게이트 절연막(310) 및 게이트 전극(320)을 형성하는 것은 기판(100) 상에 전기 절연막 및 전기 전도성 막을 차례로 증착하는 것 및 전기 전도성 막과 전기 절연막을 패터닝하는 것을 포함할 수 있다. 예를 들어, 전기 절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 전기 절연막은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 전기 절연막은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 전기 전도성 막은 물질은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 전기 전도성 막은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
한 쌍의 스페이서들(330)을 형성하는 것은 한 쌍의 소자 분리 영역들(ST), 기판(100), 게이트 절연막(310), 및 게이트 전극(320)의 표면들을 따라 연장하는 전기 절연막을 형성하는 것 및 대면적인 이방성 식각 공정을 수행하여 전기 절연막의 일부를 제거하는 것을 포함할 수 있다. 식각 공정 종료 후, 게이트 절연막(310) 및 게이트 전극(320)의 측면들 상의 전기 절연막은 남을 수 있다. 예를 들어, 전기 절연막은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다.
도 4 및 도 7을 참조하면, 기판(100)에 한 쌍의 정전류 형성 영역들(200)이 형성될 수 있다.(S130) 한 쌍의 정전류 형성 영역들(200)을 형성하는 것은 이온 주입 공정(II)을 수행하는 것을 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)은 기판(100)과 동일한 도전형을 가질 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)에 V족 원소(예를 들어, P, As)가 더 주입되어, n형인 한 쌍의 정전류 형성 영역들(200)을 형성할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)에 III족 원소(예를 들어, B, In)가 더 주입되어, p형 한 쌍의 정전류 형성 영역들(200)을 형성할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
도 4 및 도 1을 참조하면, 한 쌍의 정전류 형성 영역들(200) 상에 한 쌍의 소스/드레인 영역들(SD)이 각각 형성될 수 있다.(S140) 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 서로 바로 인접한 스페이서(330)와 소자 분리 영역(ST) 사이의 기판(100)을 도핑하는 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 한 쌍의 정전류 형성 영역들(200)과 다른 도전형을 가질 수 있다. 기판(100)의 도전형이 n형인 경우, 서로 바로 인접한 스페이서(330)와 소자 분리 영역(ST) 사이의 기판(100)에 III족 원소(예를 들어, B, In)가 주입되어 p형 소스/드레인 영역(SD)이 형성될 수 있다. 기판(100)의 도전형이 p형인 경우, 서로 바로 인접한 스페이서(330)와 소자 분리 영역(ST) 사이의 기판(100)에 V족 원소(예를 들어, P, As)가 주입되어 n형 소스/드레인 영역(SD)이 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 한 쌍의 정전류 형성 영역들(200)과 제2 방향(DR2)을 따라 중첩하도록 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 한 쌍의 정전류 형성 영역들(200)과 전기적으로 연결될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 한 쌍의 정전류 형성 영역들(200)에 직접 접할 수 있다.
한 쌍의 정전류 형성 영역들(200) 및 한 쌍의 소스/드레인 영역들(SD)이 형성된 후, 기판(100)은 열처리될 수 있다. 열처리 공정의 서멀 버짓(Thermal budget)은 트랜지스터(10)의 문턱 전압 특성 및 정전류에 영향을 줄 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 기판(100)의 상부에 주입된 불순물이 채널로 확산되어 문턱 전압을 바꿀 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 한 쌍의 소스/드레인 영역들(SD)과 한 쌍의 정전류 형성 영역들(200) 사이의 도핑 농도가 완만하게 변하여 정전류의 크기가 작아질 수 있다. 열처리 공정 수행 시, 서멀 버짓은 트랜지스터(10)의 문턱 전압 특성이 변하지 않거나 최소한으로 변하도록 조절될 수 있다. 서멀 버짓은 트랜지스터(10)가 요구되는 정전류를 갖도록 조절될 수 있다.
본 개시는 한 쌍의 소스/드레인 영역들(SD) 중 드레인인 어느 하나와 이에 바로 인접한 정전류 형성 영역(200) 사이에 정전류가 흐르는 트랜지스터(10)의 제조 방법을 제공할 수 있다.
도 8은 예시적인 실시예에 따른 도 1의 트랜지스터 제조 방법의 순서도이다. 도 9 및 도 10은 도 8의 트랜지스터 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위해, 도 4 내지 도 7을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 8 및 도 5를 참조하면, 기판(100)에 한 쌍의 소자 영역들(ST)이 형성될 수 있다.(S210) 기판(100)에 한 쌍의 소자 영역들(ST)을 형성하는 것은 도 4 및 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 8 및 도 6을 참조하면, 기판(100) 상에 게이트 구조체(300)가 형성될 수 있다.(S220) 기판(100) 상에 게이트 구조체(300)를 형성하는 것은 도 4 및 도 6을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 8 및 도 9를 참조하면, 기판(100)의 상부가 식각되어, 한 쌍의 리세스 영역들(RR)을 형성할 수 있다.(S230) 한 쌍의 리세스 영역들(RR)을 형성하는 것은 기판(100) 상에 제공되는 식각 마스크를 이용하는 이방성 식각 공정을 기판(100)에 수행하는 것을 포함할 수 있다. 한 쌍의 리세스 영역들(RR)은 게이트 구조체(300)를 사이에 두고 서로 이격될 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후 제거될 수 있다.
도 8 및 도 10을 참조하면, 한 쌍의 리세스 영역들(RR)에 한 쌍의 정전류 형성 영역들(200)이 각각 형성될 수 있다.(S240) 일 예에서, 한 쌍의 정전류 형성 영역들(200)을 에피택시 성장(Epitaxy Growth) 공정에 의해 형성될 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)은 실리콘(Si)을 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)은 제1 도전형을 가질 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 n형인 경우, 한 쌍의 정전류 형성 영역들(200)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 p형인 경우, 한 쌍의 정전류 형성 영역들(200)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
도 8 및 도 1을 참조하면, 한 쌍의 정전류 형성 영역들(200) 상에 한 쌍의 소스/드레인 영역들(SD)이 각각 형성될 수 있다.(S250) 일 예에서, 한 쌍의 소스/드레인 영역들(SD)은 에피택시 성장 공정에 형성될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 실리콘(Si)을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제2 도전형을 가질 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 한 쌍의 정전류 형성 영역들(200)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 p형인 경우, 한 쌍의 정전류 형성 영역들(200)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
본 개시는 한 쌍의 소스/드레인 영역들(SD) 중 드레인인 어느 하나와 이에 바로 인접한 정전류 형성 영역(200) 사이에 정전류가 흐르는 트랜지스터(10)의 제조 방법을 제공할 수 있다.
도 11은 예시적인 실시예에 따른 트랜지스터의 사시도이다. 도 12는 도 11의 I-I'선 및 II-II'선을 따르는 단면도들이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 11 및 도 12를 참조하면, 트랜지스터(20)가 제공될 수 있다. 트랜지스터(10)는 기판(100), 핀 구조체(FS), 한 쌍의 하부 절연막들(110), 및 게이트 구조체(300)를 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si)을 포함할 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
기판(100) 상에 핀 구조체(FS)가 제공될 수 있다. 핀 구조체(FS)는 하부 반도체 영역(LSR), 한 쌍의 정전류 형성 영역들(200), 한 쌍의 소스/드레인 영역들(SD), 및 채널 영역(CR)을 포함할 수 있다. 하부 반도체 영역(LSR)은 핀 구조체(FS)의 하부에 제공될 수 있다. 하부 반도체 영역(LSR)은 기판(100)의 상면(100u)에 평행한 제2 방향(DR2)을 따라 연장할 수 있다. 하부 반도체 영역(LSR)은 기판(100)의 상면(100u)으로부터 돌출될 수 있다. 하부 반도체 영역(LSR)은 실리콘(Si)을 포함할 수 있다. 하부 반도체 영역(LSR)은 제1 도전형을 가질 수 있다. 하부 반도체 영역(LSR)의 도전형이 n형인 경우, 하부 반도체 영역(LSR)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 하부 반도체 영역(LSR)의 도전형이 p형인 경우, 하부 반도체 영역(LSR)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
한 쌍의 정전류 형성 영역들(200)은 하부 반도체 영역(LSR) 상에 제공될 수 있다. 한 쌍의 정전류 형성 영역들(200)은 게이트 구조체(300)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)은 제2 방향(DR2)을 따라 서로 이격될 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)은 실리콘(Si)을 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)은 제1 도전형을 가질 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 n형인 경우, 한 쌍의 정전류 형성 영역들(200)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 p형인 경우, 한 쌍의 정전류 형성 영역들(200)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 기판(100) 및 하부 반도체 영역(LSR)의 도핑 농도보다 높을 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
한 쌍의 소스/드레인 영역들(SD)은 한 쌍의 정전류 형성 영역들(200) 상에 각각 제공될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 게이트 구조체(300)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 제2 방향(DR2)을 따라 서로 이격될 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 하나는 트랜지스터(20)의 소스일 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 다른 하나는 트랜지스터(20)의 드레인일 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제2 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제2 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 한 쌍의 정전류 형성 영역들(200)에 전기적으로 연결될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 한 쌍의 정전류 형성 영역들(200)에 직접 접할 수 있다. 한 쌍의 정전류 형성 영역들(200)과 한 쌍의 소스/드레인 영역들(SD) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
채널 영역(CR)은 하부 반도체 영역(LSR) 상에 제공될 수 있다. 채널 영역(CR)은 하부 반도체 영역(LSR)으로부터 한 쌍의 소스/드레인 영역들(SD) 사이의 영역으로 연장할 수 있다. 채널 영역(CR)은 한 쌍의 정전류 형성 영역들(200) 사이 및 한 쌍의 소스/드레인 영역들(SD) 사이에 제공될 수 있다. 채널 영역(CR)은 실리콘(Si)을 포함할 수 있다. 채널 영역(CR)은 제1 도전형을 가질 수 있다. 채널 영역(CR)의 도전형이 n형인 경우, 채널 영역(CR)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 채널 영역(CR)의 도전형이 p형인 경우, 채널 영역(CR)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 채널 영역(CR)의 도핑 농도는 한 쌍의 정전류 형성 영역들(200)의 도핑 농도보다 낮을 수 있다. 예를 들어, 채널 영역(CR)의 도핑 농도는 하부 반도체 영역(LSR)의 도핑 농도와 실질적으로 동일할 수 있다. 채널 영역(CR)은 트랜지스터(20)의 채널이 형성되는 영역일 수 있다.
한 쌍의 하부 절연막들(110)은 핀 구조체(FS)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 한 쌍의 하부 절연막들(110)은 기판(100)의 상면(100u)에 평행하되 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 하부 절연막들(110)은 하부 반도체 영역(LSR)과 제1 방향(DR1)을 따라 중첩할 수 있다. 한 쌍의 하부 절연막들(110)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 하부 절연막들(110)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
게이트 구조체(300)는 핀 구조체(FS) 및 한 쌍의 하부 절연막들(110) 상에 제공될 수 있다. 게이트 구조체(300)는 차례로 적층되는 게이트 절연막(310) 및 게이트 전극(320)을 포함할 수 있다. 게이트 구조체(300)는 제1 방향(DR1)을 따라 연장할 수 있다. 게이트 구조체(300)는 채널 영역(CR)과 제3 방향(DR3)을 따라 중첩할 수 있다. 게이트 구조체(300)는 한 쌍의 하부 절연막들(110) 및 채널 핀(220)의 표면을 따라 연장할 수 있다. 게이트 절연막(310)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(310)은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(310)은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 게이트 전극(320)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(320)은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(320)은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
일 예에서, 트랜지스터(20)의 문턱 전압은 채널 영역(CR)의 도핑 농도 및/또는 게이트 전극(320)의 일 함수(work function)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(320)의 일함수는 게이트 전극(320)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(310)과 채널 영역(CR) 사이에 개재될 수 있다.
한 쌍의 소스/드레인 영역들(SD) 중 트랜지스터(20)의 드레인인 소스/드레인 영역(SD)에 바로 인접하는 정전류 형성 영역(200)은 드레인인 소스/드레인 영역(SD)과 정전류 형성 영역(200) 사이에 정전류를 형성할 수 있다. 정전류는 드레인인 소스/드레인 영역(SD)과 이에 바로 인접하는 정전류 형성 영역(200) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(320)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터(20)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인인 소스/드레인 영역(SD)으로부터 이에 바로 인접하는 정전류 형성 영역(200)을 지나 하부 반도체 영역(LSR) 및 기판(100)으로 흐를 수 있다. 트랜지스터(10)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(100)으로부터 하부 반도체 영역(LSR) 및 드레인인 소스/드레인 영역(SD)에 바로 인접하는 정전류 형성 영역(200)을 지나 드레인인 소스/드레인 영역(SD)으로 흐를 수 있다.
본 개시는 드레인인 소스/드레인 영역(SD)과 이에 바로 인접한 정전류 형성 영역(200) 사이에 정전류가 흐르는 트랜지스터(20)를 제공할 수 있다.
도 13은 예시적인 실시예에 따른 도 11의 트랜지스터 제조 방법의 순서도이다. 도 14, 도 16, 도 18, 및 도 20은 도 13의 트랜지스터 제조 방법을 설명하기 위한 사시도들이다. 도 15, 도 17, 도 19, 및 도 21은 각각 도 14, 도 16, 도 18, 및 도 20의 I-I'선 및 II-II'선을 따르는 단면도들이다.
도 13 내지 도 15를 참조하면, 기판(100) 상에 핀 구조체(FS)가 형성될 수 있다.(S310) 핀 구조체(FS)를 형성하는 것은 반도체 막(미도시)을 준비하는 것 및 상기 반도체 막의 상부를 패터닝하여 핀 구조체(FS)를 노출하는 것을 포함할 수 있다.
반도체 막은, 예를 들어, 실리콘(Si) 막일 수 있다. 반도체 막은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 반도체 막의 도전형이 n형인 경우, 반도체 막은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 반도체 막의 도전형이 p형인 경우, 반도체 막은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
예를 들어, 상기 패터닝 공정은 상기 반도체 막 상에 마스크 패턴을 형성하는 것 및 상기 반도체 막에 상기 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 마스크 패턴은 이방성 식각 공정 동안 또는 이방성 식각 공정 종료 후에 제거될 수 있다.
도 13, 도 16, 및 도 17을 참조하면, 기판(100) 상에 한 쌍의 하부 절연막들(110)이 형성될 수 있다.(S320) 한 쌍의 하부 절연막들(110)을 형성하는 것은 기판(100) 상에 전기 절연 물질을 증착하여 증착막(미도시)을 형성하는 공정 및 상기 증착막을 식각하여 핀 구조체(FS)의 상부를 노출하는 공정을 포함할 수 있다. 상기 증착 공정은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 포함할 수 있다. 예를 들어, 전기 절연 물질은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다.
도 13, 도 18, 및 도 19를 참조하면, 핀 구조체(FS) 상에 게이트 구조체(300)가 형성될 수 있다.(S330) 게이트 구조체(300)를 형성하는 것은 한 쌍의 하부 절연막들(110) 및 핀 구조체(FS) 상에 전기 절연 물질 및 전기 전도성 물질을 차례로 증착하는 공정 및 증착되는 전기 전도성 물질 및 전기 절연 물질을 패터닝하는 공정을 포함할 수 있다. 증착 공정은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 예를 들어, 전기 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 전기 절연 물질은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 전기 절연 물질은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 전기 전도성 물질은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 전기 전도성 물질은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
도 13, 도 20, 및 도 21을 참조하면, 핀 구조체(FS)에 한 쌍의 정전류 형성 영역들(200)이 형성될 수 있다.(S34O) 한 쌍의 정전류 형성 영역들(200)을 형성하는 것은 게이트 구조체(300)의 측면들 상에서 핀 구조체(FS)를 도핑하는 공정을 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)은 핀 구조체(FS)와 동일한 도전형을 가질 수 있다. 핀 구조체(FS)의 도전형이 n형인 경우, 핀 구조체(FS)에 V족 원소(예를 들어, P, As)가 더 주입되어, n형인 한 쌍의 정전류 형성 영역들(200)을 형성할 수 있다. 핀 구조체(FS)의 도전형이 p형인 경우, 핀 구조체(FS)에 III족 원소(예를 들어, B, In)가 더 주입되어, p형 한 쌍의 정전류 형성 영역들(200)을 형성할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 핀 구조체(FS)의 도핑 농도보다 높을 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
도 13, 도 11, 및 도 12를 참조하면, 게이트 구조체(300)의 양 측면들 상에 노출되는 핀 구조체(FS)에 한 쌍의 소스/드레인 영역들(SD)이 각각 형성될 수 있다.(S350) 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 게이트 구조체(300)의 양 측면들 상에 노출되는 핀 구조체(FS)를 도핑하는 공정을 포함할 수 있다. 예를 들어, 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제1 도전형이 p형인 경우, 제2 도전형은 n형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 게이트 구조체(300)의 양 측면들 상에 노출되는 핀 구조체(FS)에 V족 원소(예를 들어, P, As)가 주입될 수 있다. 제1 도전형이 n형인 경우, 제2 도전형은 p형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 게이트 구조체(300)의 양 측면들 상에 노출되는 핀 구조체(FS)에 III족 원소(예를 들어, B, In)가 주입될 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 하나는 트랜지스터(20)의 소스이고, 다른 하나는 트랜지스터(20)의 드레인일 수 있다.
핀 구조체(FS)에 한 쌍의 정전류 형성 영역들(200) 및 한 쌍의 소스/드레인 영역들(SD)이 형성된 후, 핀 구조체(FS)는 열처리될 수 있다. 열처리 공정의 서멀 버짓(thermal budget)은 트랜지스터(20)의 문턱 전압 특성 및 정전류에 영향을 줄 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 핀 구조체(FS)에 주입된 불순물이 채널로 확산되어 문턱 전압을 바꿀 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 한 쌍의 소스/드레인 영역들(SD)과 한 쌍의 정전류 형성 영역들(200) 사이의 도핑 농도가 완만하게 변하여 정전류의 크기가 작아질 수 있다. 열처리 공정 수행 시, 서멀 버짓은 트랜지스터(20)의 문턱 전압 특성이 변하지 않거나 최소한으로 변하도록 조절될 수 있다. 서멀 버짓은 트랜지스터(20)가 요구되는 정전류를 갖도록 조절될 수 있다.
본 개시는 드레인인 소스/드레인 영역(SD)과 이에 바로 인접한 정전류 형성 영역(200) 사이에 정전류가 흐르는 트랜지스터(20)의 제조 방법을 제공할 수 있다.
도 22는 예시적인 실시예에 따른 도 11의 트랜지스터 제조 방법의 순서도이다. 도 23 및 도 25는 도 22의 트랜지스터 제조 방법을 설명하기 위한 사시도들이다. 도 24 및 도 26은 각각 도 23 및 도 25의 I-I'선 및 II-II'선을 따르는 단면도들이다. 설명의 간결함을 위해, 도 13 내지 도 21을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 22를 참조하면, 기판(100) 상에 핀 구조체(FS)가 형성될 수 있다.(S410) 핀 구조체(FS)를 형성하는 것은 도 13 내지 도 15를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
핀 구조체(FS)의 양 측면들 상에 한 쌍의 하부 절연막들(110)이 형성될 수 있다.(S420) 한 쌍의 하부 절연막들(110)을 형성하는 것은 도 13, 도 16, 및 도 17을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
핀 구조체(FS) 상에 게이트 구조체(300)가 형성될 수 있다.(S430) 게이트 구조체(300)를 형성하는 것은 도 13, 도 18, 및 도 19를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 22 내지 도 24를 참조하면, 게이트 구조체(300)의 양 측면들 상에서 핀 구조체(FS)의 상부가 제거될 수 있다.(S440) 핀 구조체(FS)의 상부를 제거하는 것은 마스크 패턴(미도시)을 이용하는 식각 공정을 수행하는 것을 포함할 수 있다. 핀 구조체(FS)의 상부가 제거되어, 채널 영역(CR)의 양 측면들(CRs)을 노출할 수 있다. 일 예에서, 핀 구조체(FS)의 상부를 제거하는 식각 공정은 채널 영역(CR)의 양 측면들(CRs) 상의 하부 반도체 영역(LSR)의 상면(LSRu)이 한 쌍의 하부 절연막들(110)의 상면보다 낮은 높이를 갖도록 수행될 수 있다. 다만, 하부 반도체 영역(LSR)의 상면(LSRu)의 높이는 한 쌍의 하부 절연막들(110)의 상면의 높이보다 낮은 것으로 한정되지 않는다. 다른 예에서, 하부 반도체 영역(LSR)의 상면(LSRu)은 한 쌍의 하부 절연막들(110)의 상면과 같은 높이 또는 그보다 높은 높이에 배치될 수 있다.
도 22, 도 25, 및 도 26을 참조하면, 채널 영역(CR)의 양 측면들(CRs) 상의 하부 반도체 영역(LSR)의 상면(LSRu) 상에 한 쌍의 정전류 형성 영역들(200)이 형성될 수 있다.(S450) 예를 들어, 한 쌍의 정전류 형성 영역들(200)은 에피택시 성장(Epitaxy Growth) 공정에 형성될 수 있다. 즉, 한 쌍의 정전류 형성 영역들(200)은 에피택시얼 층(Epitaxial Layer) 일 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)은 실리콘(Si)을 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)은 제1 도전형을 가질 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 n형인 경우, 한 쌍의 정전류 형성 영역들(200)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도전형이 p형인 경우, 한 쌍의 정전류 형성 영역들(200)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
도 22, 도 11, 및 도 12를 참조하면, 한 쌍의 정전류 형성 영역들(200) 상에 한 쌍의 소스/드레인 영역들(SD)이 각각 형성될 수 있다.(S460) 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 에피택시 성장 공정에 형성될 수 있다. 즉, 한 쌍의 소스/드레인 영역들(SD)은 에피택시얼 층 일 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 실리콘(Si)을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제2 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제2 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 일 예에서, 불순물은 에피택시 성장 공정 수행 시 인-시츄(in-situ) 공정으로 한 쌍의 소스/드레인 영역들(SD)에 주입될 수 있다.
본 개시는 드레인인 소스/드레인 영역(SD)과 이에 바로 인접한 정전류 형성 영역(200) 사이에 정전류가 흐르는 트랜지스터(20)의 제조 방법을 제공할 수 있다.
도 27은 예시적인 실시예들에 따른 삼진 인버터의 회로도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것 및 도 11을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 27을 참조하면, 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하는 삼진(Ternary) 인버터(30)가 제공될 수 있다.
일 예에서, 엔모스 트랜지스터는 p형-기판, p형-한 쌍의 정전류 형성 영역들, 및 n형-한 쌍의 소스/드레인 영역들을 갖는 도 1을 참조하여 설명된 트랜지스터(10)일 수 있다. 피모스 트랜지스터는 n형-기판, n형-한 쌍의 정전류 형성 영역들, 및 p형-한 쌍의 소스/드레인 영역들을 갖는 도 1을 참조하여 설명된 트랜지스터(10)일 수 있다.
일 예에서, 엔모스 트랜지스터는 p형-기판, p형-한 쌍의 정전류 형성 영역들, 및 n형-한 쌍의 소스/드레인 영역들을 갖는 도 11을 참조하여 설명된 트랜지스터(20)일 수 있다. 피모스 트랜지스터는 n형-기판, n형-한 쌍의 정전류 형성 영역들, 및 p형-한 쌍의 소스/드레인 영역들을 갖는 도 1을 참조하여 설명된 트랜지스터(20)일 수 있다.
엔모스 트랜지스터의 소스 및 기판에 접지 전압이 인가될 수 있다. 설명의 간결함을 위해, 이하에서 접지 전압은 0 볼트(V)인 것으로 가정한다. 피모스 트랜지스터의 소스 및 기판에 구동 전압(VDD)이 인가될 수 있다. 엔모스 트랜지스터의 게이트 전극과 피모스 트랜지스터의 게이트 전극의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터의 드레인은 피모스 트랜지스터의 드레인과 전기적으로 연결되어, 동일한 전압들을 각각 가질 수 있다. 엔모스 트랜지스터의 드레인과 피모스 트랜지스터의 드레인의 전압은 삼진 인버터(30)의 출력 전압(Vout)일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 정전류가 흐를 수 있다. 피모스 트랜지스터의 기판에서 드레인으로 정전류가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.
일 예에서, 피모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 엔모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제1 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(30)의 출력 전압(Vout)은 제1 전압일 수 있다.
다른 예에서, 엔모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 피모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제2 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(30)의 출력 전압은 상기 제1 전압보다 큰 제2 전압일 수 있다.
또 다른 예에서, 엔모스 트랜지스터와 피모스 트랜지스터의 각각이 채널 전류보다 우세한 정전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제3 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(30)의 출력 전압은 상기 제1 전압과 제2 전압 사이의 제3 전압일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 흐르는 정전류 및 피모스 트랜지스터의 기판에서 드레인으로 흐르는 정전류는 피모스 트랜지스터와 엔모스 트랜지스터의 게이트 전극들에 인가되는 게이트 전압들과 무관하게 흐를 수 있다. 삼진 인버터(30) 내의 전류는 피모스 트랜지스터의 기판으로부터 피모스 트랜지스터의 드레인과 엔모스 트랜지스터의 드레인을 거쳐서 엔모스 트랜지스터의 기판으로 흐를 수 있다. 피모스 트랜지스터의 기판에 인가되는 구동 전압(VDD)은 피모스 트랜지스터의 기판과 피모스 트랜지스터의 드레인 사이의 저항 및 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 분배될 수 있다. 출력 전압(Vout)은 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 인가된 전압일 수 있다. 출력 전압(Vout)은 구동 전압(VDD)과 0 V 사이의 값을 가질 수 있다.
출력 전압(Vout)은 입력 전압(Vin)에 따라 0 V('0' 상태), 구동 전압(VDD)과 0 V 사이의 전압('1' 상태), 또는 구동 전압(VDD)('2' 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진(Ternary) 인버터를 제공할 수 있다.
도 28은 본 개시의 삼진(Ternary) 인버터들과 이진(Binary) 인버터들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 28을 참조하면, 이진 인버터들의 게이트 전압-드레인 전류 그래프들(IGR1, IGR2) 및 본 개시의 삼진 인버터들의 게이트 전압-드레인 전류 그래프들(IGR3, IGR4, IGR5)이 도시되었다.
이진 인버터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 삼진 인버터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 삼진 인버터들이 오프(Off) 상태를 가질 때에도, 본 개시의 삼진 인버터들에 정전류가 흘렀다.
도 29는 본 개시의 삼진 인버터와 이진 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 29를 참조하면, 본 개시의 삼진 인버터 및 이진 인버터의 구동 전압(VDD)은 1.0 V, 접지 전압(GND)은 0 V이었다. 삼진 인버터 및 이진 인버터의 입력 전압(Vin)은 0 V 내지 1.0 V이었다.
이진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 0.5 V의 입력 전압 부근에서 출력 전압(Vout)이 1 V에서 0 V로 급격히 감소하였다. 즉, 이진 인버터는 두 가지 상태들(예를 들어, '0' 상태 및 '1' 상태)을 가졌다.
본 개시의 삼진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 출력 전압(Vout)은 1 V에서 0.5 V로 급격히 감소하여 0.5 V를 유지하였다가, 0.5 V에서 0 V로 한번 더 급격히 감소하였다. 즉, 본 개시의 삼진 인버터는 세 가지 상태들(예를 들어, '0' 상태, '1' 상태, 및 '2' 상태)을 가졌다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판;
    상기 기판 내에 제공되는 한 쌍의 정전류 형성 영역들;
    상기 기판 내에서 상기 한 쌍의 정전류 형성 영역들 상에 각각 제공되는 한 쌍의 소스/드레인 영역들; 및
    상기 한 쌍의 소스/드레인 영역들 사이에 제공되는 게이트 구조체;를 포함하되,
    드레인인 상기 한 쌍의 소스/드레인 영역들 중 어느 하나에 바로 인접하는 상기 정전류 형성 영역들 중 어느 하나는, 상기 한 쌍의 소스/드레인 영역들 중 상기 어느 하나와 상기 정전류 형성 영역들 중 상기 어느 하나 사이에 정전류를 형성하고,
    상기 한 쌍의 소스/드레인 영역들 중 상기 어느 하나와 상기 한 쌍의 정전류 형성 영역들 중 상기 어느 하나 사이에 106 V/cm 이상의 전기장이 형성되는 트랜지스터.
  2. 제 1 항에 있어서
    상기 게이트 구조체는:
    게이트 전극; 및
    상기 게이트 전극과 상기 기판 사이에 제공되는 게이트 절연막;을 포함하되,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터.
  3. 제 1 항에 있어서,
    상기 한 쌍의 정전류 형성 영역들은 상기 한 쌍의 소스/드레인 영역들과 상기 기판의 상면에 수직한 방향을 따라 중첩하는 트랜지스터.
  4. 제 3 항에 있어서,
    상기 한 쌍의 정전류 형성 영역들은 상기 한 쌍의 소스/드레인 영역들의 바닥면들에 접하는 트랜지스터.
  5. 제 1 항에 있어서,
    상기 기판 및 상기 한 쌍의 정전류 형성 영역들은 제1 도전형을 갖고,
    상기 한 쌍의 소스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 가지며,
    상기 한 쌍의 정전류 형성 영역들의 도핑 농도는 상기 기판의 도핑 농도보다 높은 트랜지스터.
  6. 제 5 항에 있어서,
    상기 한 쌍의 정전류 형성 영역들의 상기 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 기판에 대해 상기 게이트 구조체의 반대편에 제공되는 지지 기판;을 더 포함하되,
    상기 기판은 상기 지지 기판의 상면으로부터 상기 지지 기판의 상기 상면에 수직한 방향으로 돌출되고,
    상기 게이트 구조체는 상기 기판의 양 측면들 및 상면을 덮는 트랜지스터.
  9. 제 8 항에 있어서,
    상기 게이트 구조체는 상기 지지 기판의 상기 상면에 평행한 제1 방향을 따라 연장하고,
    상기 기판은 상기 지지 기판의 상기 상면에 평행하되 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 트랜지스터.
  10. 제 9 항에 있어서,
    상기 기판의 양 측면들 상에서 상기 지지 기판과 상기 게이트 구조체 사이에 제공되는 한 쌍의 하부 절연막들;을 더 포함하는 트랜지스터.
  11. 제 10 항에 있어서,
    상기 한 쌍의 소스/드레인 영역들은 상기 하부 절연막 상에 노출되는 트랜지스터.
  12. 엔모스(NMOS) 트랜지스터 및 피모스 트랜지스터(PMOS) 트랜지스터;를 포함하는 삼진 인버터에 있어서,
    상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은 기판, 상기 기판 내에 제공되는 한 쌍의 정전류 형성 영역들, 및 상기 한 쌍의 정전류 형성 영역들 상에 각각 제공되는 소스 패턴 및 드레인 영역을 포함하되,
    상기 드레인 영역에 바로 인접하는 상기 한 쌍의 정전류 형성 영역들 중 어느 하나는 상기 드레인 영역과 상기 한 쌍의 정전류 형성 영역들 중 상기 어느 하나 사이에 정전류를 형성하고,
    상기 엔모스 트랜지스터의 상기 드레인 영역과 상기 피모스 트랜지스터의 상기 드레인 영역은 서로 전기적으로 연결되어, 서로 동일한 전압을 갖고,
    상기 한 쌍의 정전류 형성 영역들 중 상기 어느 하나와 상기 드레인 영역 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 삼진 인버터.
  13. 제 12 항에 있어서,
    상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은:
    상기 기판 상에 제공된 게이트 전극; 및
    상기 게이트 전극과 상기 기판의 상기 상면 사이에 개재되는 게이트 절연막;을 더 포함하되,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 삼진 인버터.
  14. 제 12 항에 있어서,
    상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 기판과 상기 한 쌍의 정전류 형성 영역들은 서로 동일한 도전형들을 갖고, 상기 한 쌍의 정전류 형성 영역들의 각각의 도핑 농도는 상기 기판의 도핑 농도보다 높은 삼진 인버터.
  15. 제 14 항에 있어서,
    상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 한 쌍의 정전류 형성 영역들의 각각의 상기 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터.
  16. 기판 상에 게이트 구조체를 형성하는 것;
    상기 기판의 상부에 한 쌍의 식각 영역들을 형성하는 것;
    상기 한 쌍의 식각 영역들에 한 쌍의 정전류 형성 영역들을 각각 형성하는 것; 및
    상기 한 쌍의 정전류 형성 영역들 상에 한 쌍의 소스/드레인 영역들을 각각 형성하는 것;을 포함하되,
    상기 한 쌍의 식각 영역들은 상기 게이트 구조체를 사이에 두고 서로 이격하고,
    드레인인 상기 한 쌍의 소스/드레인 영역들 중 어느 하나에 바로 인접하는 상기 정전류 형성 영역들 중 어느 하나는, 상기 한 쌍의 소스/드레인 영역들 중 상기 어느 하나와 상기 정전류 형성 영역들 중 상기 어느 하나 사이에 정전류를 형성하고,
    상기 한 쌍의 소스/드레인 영역들 중 상기 어느 하나와 상기 정전류 형성 영역들 중 상기 어느 하나 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 제조 방법.
  17. 제 16 항에 있어서,
    상기 기판 및 상기 한 쌍의 정전류 형성 영역들은 제1 도전형을 갖고,
    상기 한 쌍의 소스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 가지며,
    상기 한 쌍의 정전류 형성 영역들의 도핑 농도는 상기 기판의 도핑 농도보다 높은 트랜지스터 제조 방법.
  18. 제 17 항에 있어서,
    상기 한 쌍의 정전류 형성 영역들의 상기 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터 제조 방법.
  19. 제 16 항에 있어서,
    상기 한 쌍의 정전류 형성 영역들은 에피택시 성장(Epitaxy Growth) 공정에 의해 형성되는 트랜지스터 제조 방법.
  20. 제 16 항에 있어서,
    지지 기판 상에 상기 지지 기판의 상면으로부터 상기 지지 기판의 상기 상면에 수직한 방향으로 돌출되는 상기 기판을 형성하는 것; 및
    상기 기판의 양 측면들 상에서 상기 지지 기판과 상기 게이트 구조체 사이에 한 쌍의 하부 절연막들을 형성하는 것;을 더 포함하되,
    상기 게이트 구조체는 상기 지지 기판의 상기 상면에 평행한 제1 방향을 따라 연장되어, 상기 기판의 상기 양 측면들 및 상면을 덮고,
    상기 기판은 상기 지지 기판의 상기 상면에 평행하되 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 트랜지스터 제조 방법.
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