KR102321421B1 - 트랜지스터 제조 방법 및 삼진 인버터 제조 방법 - Google Patents

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Abstract

트랜지스터 제조 방법은 기판 상에 제1 방향으로 연장하는 핀 구조체를 형성하는 것, 핀 구조체 상에 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 구조체를 형성하는 것, 및 핀 구조체에 소스 영역 및 드레인 영역을 형성하는 것을 포함하고, 핀 구조체는, 기판 상에 차례로 적층되는 정전류 형성 핀 및 채널층을 포함하고, 소스 영역 및 드레인 영역은 채널 층에 형성되되, 게이트 전극을 사이에 두고 서로 이격되고, 정전류 형성 핀은 드레인 영역과 기판 사이에 정전류를 형성하되, 에피택시 성장(Epitaxy Growth) 공정에 의해 형성된다.

Description

트랜지스터 제조 방법 및 삼진 인버터 제조 방법 {METHOD OF FACBRICATING TRANSISTOR AND METHOD OF FABRICATING TERNARY INVERTER DEVICE}
본 개시는 트랜지스터 제조 방법 및 삼진 인버터 제조 방법에 관한 것이다.
종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30-nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density의 한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.
해결하고자 하는 과제는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터를 제조하는 방법을 제공하는 것에 있다.
해결하고자 하는 과제는 입력 전압으로부터 독립적인 정전류를 갖고, 세 가지 상태를 갖는 삼진 인버터의 제조 방법을 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 기판 상에 제1 방향으로 연장하는 핀 구조체를 형성하는 것; 상기 핀 구조체 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 구조체를 형성하는 것; 및 상기 핀 구조체에 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고, 상기 핀 구조체는, 상기 기판 상에 차례로 적층되는 정전류 형성 핀 및 채널층을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 채널 층에 형성되되, 상기 게이트 전극을 사이에 두고 서로 이격되고, 상기 정전류 형성 핀은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하되, 에피택시 성장(Epitaxy Growth) 공정에 의해 형성되는 트랜지스터 제조 방법이 제공될 수 있다.
상기 핀 구조체를 형성하는 것은: 상기 기판 상에 예비 정전류 형성층을 형성하는 것; 및 상기 예비 정전류 형성층을 패터닝하여 상기 정전류 형성 핀을 형성하는 것; 및 상기 정전류 형성 핀 상에 상기 채널 층을 형성하는 것;을 포함할 수 있다.
상기 예비 정전류 형성층 및 상기 채널 층은 에피택시 성장 공정에 의해 형성될 수 있다.
상기 핀 구조체를 형성하는 것은: 상기 기판 상에 예비 정전류 형성층을 형성하는 것; 상기 예비 정전류 형성층 상에 예비 채널 층을 형성하는 것; 및 상기 예비 채널 층 및 상기 예비 정전류 형성층을 패터닝하는 것;을 포함할 수 있다.
상기 예비 정전류 형성층 및 상기 예비 채널 층은 에피택시 성장 공정에 의해 형성될 수 있다.
상기 기판 및 상기 정전류 형성 핀은 제1 도전형을 갖고, 상기 정전류 형성 핀의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 드레인 영역 및 상기 정전류 형성 핀 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
상기 정전류 형성 핀의 측면들 상에 하부 절연막을 형성하는 것;을 더 포함하고, 상기 하부 절연막의 상면은 상기 정전류 형성 핀의 상면과 동일하거나 그보다 높은 위치에 배치될 수 있다.
일 측면에 있어서, 기판에 서로 다른 제1 웰 영역 및 제2 웰 영역을 형성하는 것; 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 제1 방향으로 연장하는 제1 핀 구조체 및 제2 핀 구조체를 각각 형성하는 것; 상기 제1 핀 구조체 및 상기 제2 핀 구조체 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 구조체를 형성하는 것; 및 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 각각에 상기 게이트 구조체를 사이에 두고 서로 이격되는 소스 영역 및 드레인 영역을 형성하는 것;을 포함하되, 상기 제1 핀 구조체 및 상기 제2 핀 구조체는 제1 정전류 형성 핀 및 제2 정전류 형성 핀을 각각 포함하고, 상기 제1 정전류 형성 핀은 상기 제1 핀 구조체의 상기 드레인 영역과 상기 제1 웰 영역 사이에 정전류를 형성하되, 에피택시 성장(Epitaxial Growth) 공정에 의해 형성되고, 상기 제2 정전류 형성 핀은 상기 제2 핀 구조체의 상기 드레인 영역과 상기 제2 웰 영역 사이에 정전류를 형성하되, 에피택시 성장 공정에 의해 형성되는 삼진(Ternary) 인버터 제조 방법이 제공될 수 있다.
상기 제1 핀 구조체는 상기 제1 정전류 형성 핀 상에 형성되는 제1 채널 층을 더 포함하고, 상기 제2 핀 구조체는 상기 제2 정전류 형성 핀 상에 형성되는 제2 채널 층을 더 포함하며, 상기 제1 핀 구조체 및 상기 제2 핀 구조체를 형성하는 것은: 상기 기판 상에 예비 정전류 형성층을 형성하는 것; 및 상기 예비 정전류 형성층을 패터닝하여 상기 제1 정전류 형성 핀 및 상기 제2 정전류 형성 핀을 형성하는 것; 및 상기 제1 정전류 형성 핀 및 상기 제2 정전류 형성 핀 상에 상기 제1 채널 층 및 상기 제2 채널 층을 각각 형성하는 것;을 포함할 수 있다.
상기 예비 정전류 형성층, 상기 제1 채널 층, 및 상기 제2 채널 층은 에피택시 성장 공정에 의해 형성될 수 있다.
상기 제1 핀 구조체는 상기 제1 정전류 형성 핀 상에 형성되는 제1 채널 층을 더 포함하고, 상기 제2 핀 구조체는 상기 제2 정전류 형성 핀 상에 형성되는 제2 채널 층을 더 포함하며, 상기 제1 핀 구조체 및 상기 제2 핀 구조체를 형성하는 것은: 상기 기판 상에 예비 정전류 형성층을 형성하는 것; 상기 예비 정전류 형성층 상에 예비 채널 층을 형성하는 것; 및 상기 예비 채널 층 및 상기 예비 정전류 형성층을 패터닝하는 것;을 포함할 수 있다.
상기 예비 정전류 형성층 및 상기 예비 채널 층은 에피택시 성장 공정에 의해 형성될 수 있다.
상기 제1 웰 영역 및 상기 제1 정전류 형성 핀은 제1 도전형을 갖고, 상기 제2 웰 영역 및 상기 제2 정전류 형성 핀은 상기 제1 도전형과 다른 제2 도전형을 갖고, 상기 제1 정전류 형성 핀 및 상기 제2 정전류 형성 핀의 각각의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 제1 핀 구조체의 상기 드레인 영역 및 상기 제1 정전류 형성 핀 사이에 106 V/cm 이상의 전기장이 형성되고, 상기 제2 핀 구조체의 상기 드레인 영역 및 상기 제2 정전류 형성 핀 사이에 106 V/cm 이상의 전기장이 형성될 수 있다.
상기 제1 정전류 형성 핀의 측면들 및 상기 제2 정전류 형성 핀의 측면들 상에 하부 절연막을 형성하는 것;을 더 포함하고, 상기 하부 절연막의 상면은 상기 제1 정전류 형성 핀의 상면 및 상기 제2 정전류 형성 핀의 상면과 동일하거나 그보다 높은 위치에 배치될 수 있다.
상기 제1 핀 구조체의 상기 드레인 영역 및 상기 상기 제2 핀 구조체의 상기 드레인 영역은 서로 전기적으로 연결되어, 동일한 전압을 가질 수 있다.
일 측면에 있어서, 기판 상에 정전류 형성층을 형성하는 것; 상기 정전류 형성층 상에 채널층을 형성하는 것; 상기 채널층 상에 게이트 전극을 형성하는 것; 및 상기 채널층에 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 서로 이격되고, 상기 정전류 형성층은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하되, 에피택시 성장(Epitaxial Growth) 공정에 의해 형성되는 트랜지스터 제조 방법이 제공될 수 있다.
상기 기판 및 상기 정전류 형성층은 동일한 도전형을 갖고, 상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 드레인 영역 및 상기 정전류 형성층 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
본 개시는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터를 제조하는 방법을 제공할 수 있다.
본 개시는 입력 전압으로부터 독립적인 정전류를 갖고, 세 가지 상태를 갖는 삼진 인버터의 제조 방법을 제공할 수 있다.
다만, 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예에 따른 트랜지스터 제조 방법의 순서도이다.
도 2, 도 3, 도 4, 도 5, 도 6, 및 도 8은 도 1의 트랜지스터 제조 방법을 설명하기 위한 사시도들이다.
도 7 및 도 9는 각각 도 6 및 도 8의 I-I'선 및 II-II'선을 따르는 단면도들이다.
도 10은 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 11은 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 12는 예시적인 실시예에 따른 트랜지스터 제조 방법의 순서도이다.
도 13 및 도 14는 도 12의 트랜지스터 제조 방법을 설명하기 위한 사시도들이다.
도 15는 예시적인 실시예들에 따른 삼진 인버터의 회로도이다.
도 16은 예시적인 실시예에 따른 삼진 인버터 제조 방법의 순서도이다.
도 17 내지 도 22는 도 16의 삼진 인버터 제조 방법을 설명하기 위한 사시도들이다.
도 23은 본 개시의 삼진(Ternary) 인버터들과 이진(Binary) 인버터들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 24는 본 개시의 삼진 인버터와 이진 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 25는 예시적인 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 26 내지 도 31은 도 25의 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 예시적인 실시예에 따른 삼진 인버터의 제조 방법을 설명하기 위한 순서도이다.
도 33 내지 도 41은 도 32의 삼진 인버터의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예에 따른 트랜지스터 제조 방법의 순서도이다. 도 2, 3, 4, 5, 6, 및 8은 도 1의 트랜지스터 제조 방법을 설명하기 위한 사시도들이다. 도 7 및 9는 각각 도 6 및 도 8의 I-I'선 및 II-II'선을 따르는 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 예비 정전류 형성층(210p)이 형성될 수 있다.(S110) 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si)을 포함할 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
예비 정전류 형성층(210p)은 에피택시 성장(Epitaxy Growth) 공정에 형성될 수 있다. 즉, 예비 정전류 형성층(210p)은 에피택시얼 층(Epitaxial Layer) 일 수 있다. 예를 들어, 예비 정전류 형성층(210p)은 실리콘(Si)을 포함할 수 있다. 예비 정전류 형성층(210p)은 제1 도전형을 가질 수 있다. 예비 정전류 형성층(210p)의 도전형이 n형인 경우, 예비 정전류 형성층(210p)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 예비 정전류 형성층(210p)의 도전형이 p형인 경우, 예비 정전류 형성층(210p)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
예비 정전류 형성층(210p)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 예비 정전류 형성층(210p)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
도 1 및 도 3을 참조하면, 예비 정전류 형성층(210p)이 패터닝되어, 정전류 형성핀(210)을 형성할 수 있다.(S120) 예를 들어, 예비 정전류 형성층(210p) 상에 제공되는 식각 마스크를 이용하는 이방성 식각 공정에 의해 예비 정전류 형성층(210p)이 패터닝될 수 있다. 예비 정전류 형성층(210p)을 패터닝하는 것은 기판(100)의 상면(100u)이 노출될 때까지 수행될 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후 제거될 수 있다. 정전류 형성핀(210)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 연장할 수 있다. 일 예에서, 정전류 형성핀(210)의 폭은 기판(100)에 가까울수록 클 수 있다. 정전류 형성핀(210)의 폭은 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따르는 정전류 형성핀(210)의 크기일 수 있다. 정전류 형성핀(210)의 양 측면들 사이의 거리는 기판(100)에 가까울수록 서로 멀 수 있다. 이하에서, 정전류 형성핀(210)의 양 측면들은 제1 방향(DR1)을 따라 연장하는 정전류 형성핀(210)의 측면들일 수 있다. 다만, 정전류 형성핀(210)의 폭은 도 3에 도시된 것으로 한정되지 않는다. 다른 예에서, 정전류 형성핀(210)은 일정한 폭을 가질 수 있다. 즉, 정전류 형성핀(210)의 양 측면들은 기판(100)의 상면(100u)과 수직할 수 있다. 다른 예에서, 정전류 형성핀(210)의 폭은 기판(100)에 가까울수록 작을 수 있다. 정전류 형성핀(210)의 양 측면들 사이의 거리는 기판(100)에 가까울수록 좁을 수 있다.
도 1 및 도 4를 참조하면, 정전류 형성핀(210)의 양 측면들 상에 하부 절연막(310)이 형성될 수 있다.(S130) 하부 절연막(310)은 기판(100) 상에 형성될 수 있다. 하부 절연막(310)을 형성하는 것은 기판(100) 상에 전기 절연 물질을 증착하여 공정 및 증착되는 전기 절연 물질을 식각하여 정전류 형성핀(210)의 상면을 노출하는 공정을 포함할 수 있다. 증착 공정은 화학기상증착(Chemical Vapor Deposition, 이하 CVD) 공정, 물리기상증착(Physical Vapor Deposition, 이하, PVD) 공정, 또는 원자층 증착(Atomic Layer Deposition, 이하, ALD) 공정을 포함할 수 있다. 하부 절연막(310)은, 예를 들어, SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다. 하부 절연막(310)은 정전류 형성핀(210)의 양 측면들을 덮을 수 있다. 하부 절연막(310)은 정전류 형성핀(210)의 상면을 노출할 수 있다.
도 1 및 도 5를 참조하면, 정전류 형성핀(210) 상에 채널 핀(220)이 형성될 수 있다.(S140) 채널 핀(220)은 에피택시 성장 공정에 형성될 수 있다. 즉, 채널 핀(220)은 에피택시얼 층 일 수 있다. 예를 들어, 채널 핀(220)은 실리콘(Si)을 포함할 수 있다. 채널 핀(220)은 제1 도전형을 가질 수 있다. 채널 핀(220)의 도전형이 n형인 경우, 채널 핀(220)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 채널 핀(220)의 도전형이 p형인 경우, 채널 핀(220)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 채널 핀(220)의 도핑 농도는 정전류 형성핀(210)의 도핑 농도보다 낮을 수 있다. 예를 들어, 채널 핀(220)의 도핑 농도는 기판(100)의 도핑 농도와 실질적으로 동일할 수 있다. 정전류 형성핀(210)과 채널 핀(220)은 핀 구조체(200)로 지칭될 수 있다.
도 1, 도 6, 및 도 7을 참조하면, 채널 핀(220) 상에 게이트 구조체(400)가 형성될 수 있다.(S150) 게이트 구조체(400)는 차례로 적층되는 게이트 절연막(410) 및 게이트 전극(420)을 포함할 수 있다. 게이트 구조체(400)는 제2 방향(DR2)을 따라 연장할 수 있다. 기판(100)의 상면(100u)에 수직한 제3 방향(DR3)을 따르는 관점에서, 게이트 구조체(400)는 채널 핀(220)과 교차할 수 있다. 게이트 구조체(400)는 하부 절연막(310) 및 채널 핀(220)의 표면을 따라 연장할 수 있다.
게이트 구조체(400)를 형성하는 것은 하부 절연막(310) 및 핀 구조체(200) 상에 전기 절연 물질 및 전기 전도성 물질을 차례로 증착하는 공정 및 증착되는 전도성 물질 및 절연 물질을 패터닝하는 공정을 포함할 수 있다. 증착 공정은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 예를 들어, 전기 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 전기 절연 물질은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 전기 절연 물질은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
예를 들어, 전기 전도성 물질은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 전기 전도성 물질은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
증착된 전기 전도성 물질 및 전기 절연 물질을 패터닝하는 공정은 식각 마스크를 이용하는 이방성 식각 공정을 포함할 수 있다. 증착된 전기 전도성 물질 및 전기 절연 물질을 패터닝하는 것은 하부 절연막(310) 및 채널 핀(220)이 노출될 때까지 수행될 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후 제거될 수 있다. 게이트 구조체(400)의 양 측면들 상에 채널 핀(220)이 노출될 수 있다. 이하에서, 게이트 구조체(400)의 양 측면들은 제2 방향(DR2)을 따라 연장하는 게이트 구조체(400)의 측면들일 수 있다.
도 1, 도 8, 및 도 9를 참조하면, 게이트 구조체(400)의 양 측면들 상에 노출되는 채널 핀(220)에 한 쌍의 소스/드레인 영역들(SD)이 각각 형성될 수 있다.(S160) 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 게이트 구조체(400)의 양 측면들 상에 노출되는 채널 핀(220)을 도핑하는 공정을 포함할 수 있다. 예를 들어, 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제1 도전형이 p형인 경우, 제2 도전형은 n형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 게이트 구조체(400)의 양 측면들 상에 노출되는 채널 핀(220)에 V족 원소(예를 들어, P, As)가 주입될 수 있다. 제1 도전형이 n형인 경우, 제2 도전형은 p형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 게이트 구조체(400)의 양 측면들 상에 노출되는 채널 핀(220)에 III족 원소(예를 들어, B, In)가 주입될 수 있다. 한 쌍의 소스/드레인 패턴들(SD) 중 하나는 트랜지스터(10)의 소스이고, 다른 하나는 트랜지스터(10)의 드레인일 수 있다.
일 예에서, 한 쌍의 소스/드레인 영역들(SD) 상에 상부 절연막(미도시)이 증착될 수 있다. 예를 들어, 증착 공정은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 예를 들어, 상부 절연막은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다.
일 예에서, 트랜지스터(10)의 문턱 전압은 채널 핀(220)의 도핑 농도 및/또는 게이트 전극(420)의 일 함수(work function)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(420)의 일함수는 게이트 전극(420)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(410)과 채널 핀(220) 사이에 개재될 수 있다.
한 쌍의 소스/드레인 영역들(SD)과 정전류 형성핀(210)은 서로 전기적으로 연결될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 정전류 형성핀(210)은 서로 직접 접할 수 있다. 한 쌍의 소스/드레인 영역들(SD)과 정전류 형성핀(210) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
기판(100), 정전류 형성핀(210), 및 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나를 지나는 정전류가 생성될 수 있다. 정전류는 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나와 정전류 형성핀(210) 사이에 형성되는 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(420)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터(10)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나로부터 정전류 형성핀(210)을 지나 기판(100)으로 흐를 수 있다. 트랜지스터(10)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(100)으로부터 정전류 형성핀(210)을 지나 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나로 흐를 수 있다.
본 개시는 정전류 형성핀(210)과 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나 사이에 정전류가 흐르는 트랜지스터(10)를 제공할 수 있다.
도 10은 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 10을 참조하면, 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR1, NGR2) 및 본 개시에 따른 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR3, NGR4, NGR5)이 도시되었다.
종래의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 엔모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 엔모스 트랜지스터들에 정전류가 흘렀다.
도 11은 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 11을 참조하면, 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR1, PGR2) 및 본 개시의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR3, PGR4, PGR5)이 도시되었다.
종래의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 피모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 피모스 트랜지스터들에 정전류가 흘렀다.
도 12는 예시적인 실시예에 따른 트랜지스터 제조 방법의 순서도이다. 도 13 및 도 14는 도 12의 트랜지스터 제조 방법을 설명하기 위한 사시도들이다. 설명의 간결함을 위해, 도 1 내지 도 9를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 12 및 도 13을 참조하면, 기판(100) 상에 예비 정전류 형성층(210p) 및 예비 채널층(220p)이 차례로 형성될 수 있다.(S210) 기판(100) 및 예비 정전류 형성층(210p)은 각각 도 1 및 도 2를 참조하여 설명된 기판(100) 및 예비 정전류 형성층(210p)과 실질적으로 동일할 수 있다.
예비 채널층(220p)은 에피택시 성장 공정에 형성될 수 있다. 즉, 예비 채널층(220p)은 에피택시얼 층 일 수 있다. 예를 들어, 예비 채널층(220p)은 실리콘(Si)을 포함할 수 있다. 예비 채널층(220p)은 제1 도전형을 가질 수 있다. 예비 채널층(220p)의 도전형이 n형인 경우, 예비 채널층(220p)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 예비 채널층(220p)의 도전형이 p형인 경우, 예비 채널층(220p)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 예비 채널층(220p)의 도핑 농도는 예비 정전류 형성층(210p)의 도핑 농도보다 낮을 수 있다. 예를 들어, 예비 채널층(220p)의 도핑 농도는 기판(100)의 도핑 농도와 실질적으로 동일할 수 있다.
도 12 및 도 14를 참조하면, 예비 채널층(220p) 및 예비 정전류 형성층(210p)이 패터닝되어, 핀 구조체(200)를 형성할 수 있다.(S220) 핀 구조체(200)는 정전류 형성핀(210) 및 채널 핀(220)을 포함할 수 있다. 정전류 형성핀(210) 및 채널 핀(220)은 각각 도 1 내지 도 9를 참조하여 설명된 정전류 형성핀(210) 및 채널 핀(220)과 실질적으로 동일할 수 있다.
도 5 및 도 12를 참조하면, 정전류 형성핀(210)의 양 측면들 상에 하부 절연막(310)이 형성될 수 있다.(S230) 하부 절연막(310)은 기판(100) 상에 형성될 수 있다. 하부 절연막(310)을 형성하는 것은 기판(100) 상에 전기 절연 물질을 증착하여 공정 및 증착되는 전기 절연 물질을 식각하여 채널 핀(220)을 노출하는 공정을 포함할 수 있다. 증착 공정은 화학기상증착(Chemical Vapor Deposition, 이하 CVD) 공정, 물리기상증착(Physical Vapor Deposition, 이하, PVD) 공정, 또는 원자층 증착(Atomic Layer Deposition, 이하, ALD) 공정을 포함할 수 있다. 하부 절연막(310)은, 예를 들어, SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다. 하부 절연막(310)은 정전류 형성핀(210)의 양 측면들을 덮을 수 있다.
도 12를 참조하면, 핀 구조체(200) 상에 게이트 구조체(400)가 형성될 수 있다.(S240) 게이트 구조체(400)를 형성하는 것은 도 1, 도 6, 및 도 7을 참조하여 설명되는 게이트 구조체(400)의 형성 방법과 실질적으로 동일할 수 있다.
게이트 구조체(400)의 양 측면들 상에 노출된 채널 핀(220)에 한 쌍의 소스/드레인 영역들(SD)이 형성될 수 있다.(S250) 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 도 1, 도 8, 및 도 9를 참조하여 설명되는 한 쌍의 소스/드레인 영역들(SD)의 형성 방법과 실질적으로 동일할 수 있다.
일 예에서, 한 쌍의 소스/드레인 영역들(SD) 상에 상부 절연막(미도시)이 증착될 수 있다. 예를 들어, 증착 공정은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 예를 들어, 상부 절연막은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다.
본 개시는 정전류 형성층(200)과 한 쌍의 소스/드레인 패턴들(SD) 사이에 정전류가 흐르는 트랜지스터(10)를 제공할 수 있다.
도 15는 예시적인 실시예들에 따른 삼진 인버터의 회로도이다. 설명의 간결함을 위해, 도 1 내지 도 9를 참조하여 설명된 것 및 도 12 내지 도 14를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 15를 참조하면, 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하는 삼진(Ternary) 인버터(20)가 제공될 수 있다. 엔모스 트랜지스터 및 피모스 트랜지스터의 각각은 도 1 내지 도 9를 또는 도 12 내지 도 14를 참조하여 설명된 트랜지스터(10)와 실질적으로 동일할 수 있다. 엔모스 트랜지스터의 기판(100) 및 정전류 형성핀(210)의 도전형은 p형일 수 있다. 엔모스 트랜지스터의 한 쌍의 소스/드레인 영역들(SD)의 도전형은 n형일 수 있다. 피모스 트랜지스터의 기판(100) 및 정전류 형성핀(210)의 도전형은 n형일 수 있다. 피모스 트랜지스터의 한 쌍의 소스/드레인 영역들(SD)의 도전형은 p형일 수 있다.
엔모스 트랜지스터의 소스 및 기판에 접지 전압이 인가될 수 있다. 설명의 간결함을 위해, 이하에서 접지 전압은 0 볼트(V)인 것으로 가정한다. 피모스 트랜지스터의 소스 및 기판에 구동 전압(VDD)이 인가될 수 있다. 엔모스 트랜지스터의 게이트 전극과 피모스 트랜지스터의 게이트 전극의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터의 드레인은 피모스 트랜지스터의 드레인과 전기적으로 연결되어, 동일한 전압들을 각각 가질 수 있다. 엔모스 트랜지스터의 드레인과 피모스 트랜지스터의 드레인의 전압은 삼진 인버터(20)의 출력 전압(Vout)일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 정전류가 흐를 수 있다. 피모스 트랜지스터의 기판에서 드레인으로 정전류가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.
일 예에서, 피모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 엔모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제1 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압(Vout)은 제1 전압일 수 있다.
다른 예에서, 엔모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 피모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제2 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압은 상기 제1 전압보다 큰 제2 전압일 수 있다.
또 다른 예에서, 엔모스 트랜지스터와 피모스 트랜지스터의 각각이 채널 전류보다 우세한 정전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제3 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압은 상기 제1 전압과 제2 전압 사이의 제3 전압일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 흐르는 정전류 및 피모스 트랜지스터의 기판에서 드레인으로 흐르는 정전류는 피모스 트랜지스터와 엔모스 트랜지스터의 게이트 전극들에 인가되는 게이트 전압들과 무관하게 흐를 수 있다. 삼진 인버터(20) 내의 전류는 피모스 트랜지스터의 기판으로부터 피모스 트랜지스터의 드레인과 엔모스 트랜지스터의 드레인을 거쳐서 엔모스 트랜지스터의 기판으로 흐를 수 있다. 피모스 트랜지스터의 기판에 인가되는 구동 전압(VDD)은 피모스 트랜지스터의 기판과 피모스 트랜지스터의 드레인 사이의 저항 및 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 분배될 수 있다. 출력 전압(Vout)은 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 인가된 전압일 수 있다. 출력 전압(Vout)은 구동 전압(VDD)과 0 V 사이의 값을 가질 수 있다.
출력 전압(Vout)은 입력 전압(Vin)에 따라 0 V(‘0’ 상태), 구동 전압(VDD)과 0 V 사이의 전압(‘1’ 상태), 또는 구동 전압(VDD)(‘2’ 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진 인버터(20)를 제공할 수 있다.
도 16은 예시적인 실시예에 따른 삼진 인버터 제조 방법의 순서도이다. 도 17 내지 22는 도 16의 삼진 인버터 제조 방법을 설명하기 위한 사시도들이다. 설명의 간결함을 위해, 도 1 내지 도 9를 참조하여 설명된 것 및 도 12 내지 도 14를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 16 및 도 17을 참조하면, 기판(100)에 제1 웰 영역(102) 및 제2 웰 영역(104)이 형성될 수 있다.(S310) 기판(100)은 실리콘(Si) 기판일 수 있다. 기판(100)은 도 1 및 도 2를 참조하여 설명된 기판(100)과 실질적으로 동일할 수 있다.
제1 웰 영역(102) 및 제2 웰 영역(104)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 연장할 수 있다. 제1 웰 영역(102) 및 제2 웰 영역(104)은 기판(100)의 상면(100u)에 평행한 제2 방향(DR2)을 따라 배열될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 교차할 수 있다. 제1 웰 영역(102)의 도전형은 p형일 수 있다. 제1 웰 영역(102)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제2 웰 영역(104)의 도전형은 n형일 수 있다. 제2 웰 영역(104)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 예를 들어, 제1 웰 영역(102) 및 제2 웰 영역(104)을 형성하는 것은 이온 주입 공정을 포함할 수 있다.
도 16 및 도 18을 참조하면, 제1 웰 영역(102) 상에 제1 핀 구조체(202)가 형성될 수 있다.(S320) 제1 핀 구조체(202)의 형성 방법을 도 12 내지 도 14를 참조하여 설명된 핀 구조체(200)의 형성 방법과 실질적으로 동일할 수 있다. 제1 핀 구조체(202)를 형성하는 동안 제2 웰 영역(104)은 제1 마스크 패턴(MP1)에 의해 덮일 수 있다. 제1 핀 구조체(202)는 제1 웰 영역(102)과 동일한 도전형을 가질 수 있다. 제1 핀 구조체(202)는 p형인 제1 정전류 형성핀(212) 및 p형인 제1 채널 핀(222)을 포함할 수 있다. 제1 핀 구조체(202) 형성 후, 제1 마스크 패턴(MP1)은 제거될 수 있다.
도 16 및 도 19를 참조하면, 제2 웰 영역(104) 상에 제2 핀 구조체(204)가 형성될 수 있다.(S330) 제2 핀 구조체(204)의 형성 방법을 도 12 내지 도 14를 참조하여 설명된 핀 구조체(200)의 형성 방법과 실질적으로 동일할 수 있다. 제2 핀 구조체(204)가 형성되는 동안, 제1 핀 구조체(202)는 제2 마스크 패턴(MP2)에 의해 덮일 수 있다. 제2 핀 구조체(204)는 제2 웰 영역(104)과 동일한 도전형을 가질 수 있다. 제2 핀 구조체(204)는 n형인 제2 정전류 형성핀(214) 및 n형인 제2 채널 핀(224)을 포함할 수 있다. 제2 핀 구조체(204) 형성 후, 제2 마스크 패턴(MP2)은 제거될 수 있다.
도 16 및 도 20을 참조하면, 제1 정전류 형성핀(212)의 양 측면들 및 제2 정전류 형성핀(214)의 양 측면들 상에 하부 절연막(310)이 형성될 수 있다.(S340) 제1 정전류 형성핀(212)의 양 측면들 및 제2 정전류 형성핀(214)의 양 측면들은 제1 방향(DR1)을 따라 연장할 수 있다. 하부 절연막(310)을 형성하는 것은 도 1 및 도 4를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 16 및 도 21을 참조하면, 제1 및 제2 핀 구조체들(202, 204) 상에 게이트 구조체(400)가 형성될 수 있다.(S350) 게이트 구조체(400)는 차례로 적층되는 게이트 절연막(410) 및 게이트 전극(420)을 포함할 수 있다. 게이트 구조체(400)는 제1 채널 핀(222) 및 제2 채널 핀(224)과 교차할 수 있다. 예를 들어, 제3 방향(DR3)을 따르는 관점에서 게이트 구조체(400)는 제2 방향(DR2)을 따라 연장할 수 있다. 게이트 구조체(400)는 하부 절연막(310), 제1 채널 핀(222), 및 제2 채널 핀(224)의 표면을 따라 연장할 수 있다. 게이트 구조체(400)를 형성하는 것은 도 1 및 도 6을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 16 및 도 22를 참조하면, 게이트 구조체(400)의 양 측면들 상에 노출된 제1 채널 핀(222) 및 제2 채널 핀(224)의 각각에 한 쌍의 소스/드레인 영역들(SD)이 형성될 수 있다.(S360) 한 쌍의 소스/드레인 영역들(SD)은 게이트 구조체(400)를 사이에 두고 서로 이격될 수 있다. 제1 채널 핀(222)에 형성된 한 쌍의 소스/드레인 영역들(SD)은 제1 정전류 형성핀(212)과 다른 도전형을 가질 수 있다. 예를 들어, 제1 채널 핀(222)에 형성된 한 쌍의 소스/드레인 영역들(SD)의 도전형은 n형일 수 있다. 예를 들어, 제1 채널 핀(222)에 형성된 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 채널 핀(224)에 형성된 한 쌍의 소스/드레인 영역들(SD)은 제2 정전류 형성핀(214)과 다른 도전형을 가질 수 있다. 예를 들어, 제2 채널 핀(224)에 형성된 한 쌍의 소스/드레인 영역들(SD)의 도전형은 p형일 수 있다. 예를 들어, 제2 채널 핀(224)에 형성된 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 채널 핀(222)과 제2 채널 핀(224)의 각각에 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 도 1, 도 7, 및 도 8을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
일 예에서, 한 쌍의 소스/드레인 영역들(SD) 상에 상부 절연막(미도시)이 증착될 수 있다. 예를 들어, 증착 공정은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 예를 들어, 상부 절연막은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)를 포함할 수 있다.
본 개시는 삼진 인버터(30)를 제공할 수 있다. 삼진 인버터(30)는 도 15를 참조하여 설명된 삼진 인버터(20)와 실질적으로 동일할 수 있다. 제1 웰 영역(102), 제1 핀 구조체(202), 게이트 구조체(400), 및 제1 채널 핀(222)에 형성되는 한 쌍의 소스/드레인 영역들(SD)은 엔모스(NMOS) 트랜지스터일 수 있다. 제2 웰 영역(104), 제2 핀 구조체(204), 게이트 구조체(400), 및 제2 채널 핀(224)에 형성되는 한 쌍의 소스/드레인 영역들(SD)은 피모스(PMOS) 트랜지스터일 수 있다.
제2 웰 영역(104)과 제2 채널 핀(224)에 형성된 한 쌍의 소스/드레인 영역들(SD) 중 소스에 구동 전압(VDD)이 인가될 수 있다. 제1 웰 영역(102)과 제1 채널 핀(222)에 형성된 한 쌍의 소스/드레인 영역들(SD) 중 소스에 접지 전압이 인가될 수 있다. 게이트 전극(420)에 입력 전압(Vin)이 인가될 수 있다. 제2 채널 핀(224)에 형성된 한 쌍의 소스/드레인 영역들(SD) 중 드레인과 제1 채널 핀(222)에 형성된 한 쌍의 소스/드레인 영역들(SD) 중 드레인은 서로 전기적으로 연결되어, 동일한 전압을 가질 수 있다. 제2 채널 핀(224)에 형성된 한 쌍의 소스/드레인 영역들(SD) 중 드레인과 제1 채널 핀(222)에 형성된 한 쌍의 소스/드레인 영역들(SD) 중 드레인의 전압은 삼진 인버터(30)의 출력 전압(Vout)일 수 있다.
제2 웰 영역(104)에서 제2 채널 핀(224)에 형성된 한 쌍의 소스/드레인 영역들(SD) 중 드레인으로 정전류(즉, 피모스 트랜지스터의 정전류)가 흐를 수 있다. 제1 채널 핀(222)에 형성된 한 쌍의 소스/드레인 영역들(SD) 중 드레인에서 제1 웰 영역(102)으로 정전류(즉, 엔모스 트랜지스터의 정전류)가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.
삼진 인버터(30)의 구동 태양은 도 15를 참조하여 설명된 삼진 인버터(20)의 구동 태양과 실질적으로 동일할 수 있다.
도 15을 참조하여 설명된 것과 같이 삼진 인버터(30)의 출력 전압(Vout)은 입력 전압(Vin)에 따라 0 V('0' 상태), 구동 전압(VDD)과 0 V 사이의 전압('1' 상태), 또는 구동 전압(VDD)('2' 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진 인버터(30)를 제공할 수 있다.
도 23은 본 개시의 삼진(Ternary) 인버터들과 이진(Binary) 인버터들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 23을 참조하면, 이진 인버터들의 게이트 전압-드레인 전류 그래프들(IGR1, IGR2) 및 본 개시의 삼진 인버터들의 게이트 전압-드레인 전류 그래프들(IGR3, IGR4, IGR5)이 도시되었다.
이진 인버터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 삼진 인버터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 삼진 인버터들이 오프(Off) 상태를 가질 때에도, 본 개시의 삼진 인버터들에 정전류가 흘렀다.
도 24는 본 개시의 삼진 인버터와 이진 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 24를 참조하면, 본 개시의 삼진 인버터 및 이진 인버터의 구동 전압(VDD)은 1.0 V, 접지 전압(GND)은 0 V이었다. 삼진 인버터 및 이진 인버터의 입력 전압(Vin)은 0 V 내지 1.0 V이었다.
이진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 0.5 V의 입력 전압 부근에서 출력 전압(Vout)이 1 V에서 0 V로 급격히 감소하였다. 즉, 이진 인버터는 이진 인버터는 두 가지 상태들(예를 들어, '0' 상태 및 '1' 상태)을 가졌다.
본 개시의 삼진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 출력 전압(Vout)은 1 V에서 0.5 V로 급격히 감소하여 0.5 V를 유지하였다가, 0.5 V에서 0 V로 한번 더 급격히 감소하였다. 즉, 본 개시의 삼진 인버터는 세 가지 상태들(예를 들어, '0' 상태, '1' 상태, 및 '2' 상태)을 가졌다.
도 25는 예시적인 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 순서도이다. 도 26 내지 도 31은 도 25의 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위해, 도 1 내지 도 9를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 25 및 도 26을 참조하면, 기판(1100) 상에 정전류 형성층(1210)이 형성될 수 있다.(S410) 기판(1100)은 반도체 기판일 수 있다. 예를 들어, 기판(1100)은 실리콘(Si)을 포함할 수 있다. 기판(1100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(1100)의 도전형이 n형인 경우, 기판(1100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(1100)의 도전형이 p형인 경우, 기판(1100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
정전류 형성층(1210)은 에피택시 성장 공정에 의해 형성될 수 있다. 즉, 정전류 형성층(1210)은 에피택시얼 층일 수 있다. 정전류 형성층(1210)을 형성하는 것은 도 1 및 도 2를 참조하여 설명된 예비 정전류 형성층(210p)의 형성 공정과 실질적으로 동일할 수 있다.
도 25 및 도 27을 참조하면, 정전류 형성층(1210)에 소자 분리막(SL)이 형성될 수 있다.(S420) 예를 들어, 소자 분리막(SL)을 형성하는 것은 정전류 형성층(1210) 상에 제공되는 식각 마스크를 이용하는 이방성 식각 공정을 이용하여 정전류 형성층(1210)에 리세스 영역을 형성하는 것 및 상기 리세스 영역 내에 절연 물질을 채우는 것을 포함할 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후에 제거될 수 있다. 예를 들어, 절연 물질은 SiO2를 포함할 수 있다.
도 25 및 도 28을 참조하면, 정전류 형성층(1210)의 상부가 제거될 수 있다.(S430) 정전류 형성층(1210)의 상부를 제거하는 것은 소자 분리막(SL) 상에 제공되는 식각 마스크를 이용하는 식각 공정을 수행하는 것을 포함할 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후 제거될 수 있다. 상기 식각 공정의 식각 깊이는 소자 분리막(SL)의 깊이보다 얕을 수 있다. 다시 말해, 상기 식각 공정 후에 남은 정전류 형성층(1210)의 상면은 소자 분리막(SL)의 바닥면보다 높은 위치에 배치될 수 있다.
도 25 및 도 29를 참조하면, 정전류 형성층(1210) 상에 채널 층(1220)이 형성될 수 있다.(S440) 채널 층(1220)을 형성하는 것은 기판(1100) 상에 도핑된 반도체 물질막(미도시)을 증착하는 것 및 상기 도핑된 반도체 물질막을 식각하는 것을 포함할 수 있다. 도핑된 반도체 물질막을 식각하는 공정은 소자 분리막(SL)이 노출될 때까지 수행될 수 있다.
도 25 및 도 30을 참조하면, 채널 층(1220) 상에 게이트 구조체(1400)가 형성될 수 있다.(S450) 게이트 구조체(1400)는 차례로 적층된 게이트 절연막(1410) 및 게이트 전극(1420), 그리고 게이트 절연막(1410)과 게이트 전극(1420)의 측면들을 덮는 한 쌍의 스페이서들(1430)을 포함할 수 있다. 게이트 절연막(1410) 및 게이트 전극(1420)을 형성하는 것은 채널 층(1220) 상에 절연막 및 전기 전도성 막을 차례로 증착하는 것 및 전기 전도성 막과 절연막을 패터닝하는 것을 포함할 수 있다. 게이트 전극(1420) 및 게이트 절연막(1410)은 도 1 내지 도 9를 참조하여 설명되는 게이트 전극(420) 및 게이트 절연막(410)과 실질적으로 동일한 물질들을 포함할 수 있다.
한 쌍의 스페이서들(1430)을 형성하는 것은 소자 분리막(SL), 채널 층(1220), 게이트 절연막(1410), 및 게이트 전극(1420)의 표면들을 따라 연장하는 절연막을 형성하는 것 및 대면적인 이방성 식각 공정을 수행하여 게이트 절연막(1410) 및 게이트 전극(1420)의 측면들 상의 절연막을 남기는 것을 포함할 수 있다.
도 25 및 도 31을 참조하면, 채널 층(1220)에 한 쌍의 소스/드레인 패턴들(SD)이 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 게이트 구조체(1400)를 사이에 두고 서로 이격될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 정전류 형성층(1210)과 다른 도전형을 가질 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 일 실시예에서, 한 쌍의 소스/드레인 영역들(SD)은 이온 주입 공정에 의해 형성될 수 있다.
일 예에서, 트랜지스터(40)의 문턱 전압은 채널 층(1220)의 도핑 농도 및/또는 게이트 전극(1420)의 일 함수(work function)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(1420)의 일함수는 게이트 전극(1420)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(1410)과 채널 층(1220) 사이에 개재될 수 있다.
한 쌍의 소스/드레인 영역들(SD)과 정전류 형성층(1210)은 서로 전기적으로 연결될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 정전류 형성층(1210)은 서로 직접 접할 수 있다. 한 쌍의 소스/드레인 영역들(SD)과 정전류 형성층(1210) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
기판(100), 정전류 형성층(1210), 및 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나를 지나는 정전류가 생성될 수 있다. 정전류는 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나와 정전류 형성층(1210) 사이에 형성되는 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(1420)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터(40)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나로부터 정전류 형성층(1210)을 지나 기판(1100)으로 흐를 수 있다. 트랜지스터(40)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(1100)으로부터 정전류 형성층(1210)을 지나 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나로 흐를 수 있다.
본 개시는 정전류 형성층(1210)과 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나 사이에 정전류가 흐르는 트랜지스터(40)를 제공할 수 있다.
도 32는 예시적인 실시예에 따른 삼진 인버터의 제조 방법을 설명하기 위한 순서도이다. 도 33 내지 도 41은 도 32의 삼진 인버터의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위해, 도 25 내지 도 31을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 32 및 도 33을 참조하면, 기판(1100)에 제1 웰 영역(1102) 및 제2 웰 영역(1104)이 형성될 수 있다.(S510) 기판(1100)은 반도체 기판일 수 있다. 예를 들어, 기판(1100)은 실리콘(Si)을 포함할 수 있다. 기판(1100)은 진성 반도체 기판(1100)이거나 도전형을 갖는 반도체 기판일 수 있다.
제1 웰 영역(1102) 및 제2 웰 영역(1104)은 기판(1100)의 상부에 형성될 수 있다. 제1 웰 영역(1102) 및 제2 웰 영역(1104)은 기판(1100)의 상면(1100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제1 웰 영역(1102)은 p형 영역일 수 있다. 예를 들어, 제1 웰 영역(1102)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 웰 영역(1102)을 형성하는 것은 기판(1100) 상에 제1 웰 영역(1102)이 형성되는 영역을 노출하는 마스크를 제공하는 것 및 상기 제1 웰 영역(1102)이 형성되는 영역에 불순물(예를 들어, III족 원소)을 주입하는 것을 포함할 수 있다. 예를 들어, 불순물을 주입하는 것은 이온 주입 공정에 의해 수행될 수 있다. 마스크는 불순물을 주입하는 공정 후 제거될 수 있다.
제2 웰 영역(1104)은 n형 영역일 수 있다. 예를 들어, 제2 웰 영역(1104)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 웰 영역(1104)을 형성하는 것은 기판(1100) 상에 제2 웰 영역(1104)이 형성되는 영역을 노출하는 마스크를 제공하는 것 및 상기 제2 웰 영역(1104)이 형성되는 영역에 불순물(예를 들어, V족 원소)를 주입하는 것을 포함할 수 있다. 예를 들어, 제2 웰 영역(1104)이 형성되는 영역에 불순물을 주입하는 것은 이온 주입 공정에 의해 수행될 수 있다. 마스크는 불순물을 주입하는 공정 후 제거될 수 있다.
도 32 및 도 34를 참조하면, 기판(1100) 상에 제1 웰 영역(1102)을 노출하는 소자 분리막(SL)이 형성될 수 있다.(S520) 예를 들어, 소자 분리막(SL)은 기판(1100) 상에 절연 물질을 증착하는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리막(SL)은 SiO2를 포함할 수 있다. 소자 분리막(SL)은 패터닝되어, 제1 웰 영역(1102)을 노출할 수 있다. 소자 분리막(SL)을 패터닝하는 것은 소자 분리막(SL) 상에 제공되는 제1 식각 마스크(EM1)를 이용하는 이방성 식각 공정을 포함할 수 있다. 예를 들어, 제1 식각 마스크(EM1)는 포토레지스트 물질을 포함할 수 있다.
도 32 및 도 35를 참조하면, 제1 웰 영역(1102) 상에 제1 정전류 형성층(1210)이 형성될 수 있다.(S530) 제1 정전류 형성층(1210)은 에피택시 성장 공정에 의해 형성될 수 있다. 즉, 제1 정전류 형성층(1210)은 에피택시얼 층일 수 있다. 예를 들어, 제1 정전류 형성층(1210)은 실리콘(Si)을 포함할 수 있다. 제1 정전류 형성층(1210)의 도전형은 p형일 수 있다. 예를 들어, 제1 정전류 형성층(1210)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 정전류 형성층(1210)의 도핑 농도는 기판(1100)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 정전류 형성층(1210)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 제1 정전류 형성층(1210)은 소자 분리막에 의해 노출되는 제1 웰 영역(1102) 상에 선택적으로 성장될 수 있다. 제1 정전류 형성층(1210)은 소자 분리막(SL)의 상면보다 낮은 위치까지 형성될 수 있다. 제1 정전류 형성층(1210)의 상면의 높이는 소자 분리막(SL)의 상면의 높이보다 낮을 수 있다. 상기 높이는 기판(1100)의 상면(1100u)으로부터의 거리일 수 있다.
도 32 및 도 36을 참조하면, 제1 정전류 형성층(1210) 상에 제1 채널 층(1222)이 형성될 수 있다.(S540) 제1 채널 층(1222)은 에피택시 성장 공정에 형성될 수 있다. 즉, 제1 채널 층(1222)은 에피택시얼 층 일 수 있다. 예를 들어, 제1 채널 층(1222)은 실리콘(Si)을 포함할 수 있다. 제1 채널 층(1222)의 도전형은 p형일 수 있다. 예를 들어, 제1 채널 층(1222)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 채널 층(1222)의 도핑 농도는 제1 정전류 형성층(1212)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 채널 층(1222)의 도핑 농도는 기판(1100)의 도핑 농도와 실질적으로 동일할 수 있다. 제1 채널 층(1222)은 소자 분리막(SL)에 의해 제1 정전류 형성층(1212) 상에 선택적으로 성장될 수 있다. 제1 식각 마스크(EM1)는 제1 채널 층(1222) 형성 후 제거될 수 있다.
도 32 및 도 37을 참조하면, 소자 분리막(SL)이 패터닝되어, 제2 웰 영역(1104)을 노출할 수 있다.(S550) 소자 분리막(SL)을 패터닝하는 것은 소자 분리막(SL) 상에 제공되는 제2 식각 마스크(EM2)를 이용하는 이방성 식각 공정을 포함할 수 있다.
도 32 및 도 38을 참조하면, 제2 웰 영역(1104) 상에 제2 정전류 형성층(1214)이 형성될 수 있다.(S560) 제2 정전류 형성층(1214)은 에피택시 성장 공정에 의해 형성될 수 있다. 즉, 제2 정전류 형성층(1214)은 에피택시얼 층일 수 있다. 제2 정전류 형성층(1214)은 제2 소자 분리막(SL)에 의해 노출되는 제2 웰 영역(1104) 상에 선택적으로 성장될 수 있다. 예를 들어, 제2 정전류 형성층(1214)은 실리콘(Si)을 포함할 수 있다. 제2 정전류 형성층(1214)의 도전형은 n형일 수 있다. 예를 들어, 제2 정전류 형성층(1214)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 정전류 형성층(220)의 도핑 농도는 기판(1100)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 정전류 형성층(220)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 제2 정전류 형성층(1214)은 소자 분리막에 의해 노출되는 제2 웰 영역(1104) 상에 선택적으로 성장될 수 있다. 제2 정전류 형성층(1214)은 소자 분리막(SL)의 상면보다 낮은 위치까지 형성될 수 있다. 제2 정전류 형성층(1214)의 상면의 높이는 소자 분리막(SL)의 상면의 높이보다 낮을 수 있다. 상기 높이는 기판(1100)의 상면(1100u)으로부터의 거리일 수 있다. 예를 들어, 제2 정전류 형성층(1214)의 상면의 높이는 제1 정전류 형성층(1212)의 상면의 높이와 실질적으로 동일할 수 있다.
도 32 및 도 39를 참조하면, 제2 정전류 형성층(1214) 상에 제2 채널 층(1224)이 형성될 수 있다.(S570) 제2 채널 층(1224)은 에피택시 성장 공정에 형성될 수 있다. 즉, 제2 채널 층(1224)은 에피택시얼 층 일 수 있다. 예를 들어, 제2 채널 층(1224)은 실리콘(Si)을 포함할 수 있다. 제2 채널 층(1224)의 도전형은 n형일 수 있다. 예를 들어, 제2 채널 층(1224)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 채널 층(1224)의 도핑 농도는 제2 정전류 형성층(1214)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 채널 층(1224)의 도핑 농도는 기판(1100)의 도핑 농도와 실질적으로 동일할 수 있다. 제2 채널 층(1224)은 소자 분리막(SL)에 의해 제2 정전류 형성층(1214) 상에 선택적으로 성장될 수 있다. 제2 식각 마스크(EM2)는 제2 채널 층(1224) 형성 후 제거될 수 있다.
도 32 및 도 40을 참조하면, 제1 채널 층(1222) 및 제2 채널 층(1224) 각각의 상에 게이트 구조체(1400)가 형성될 수 있다.(S580) 게이트 구조체(1400)는 차례로 적층된 게이트 절연막(1410) 및 게이트 전극(1420), 그리고 게이트 절연막(1410)과 게이트 전극(1420)의 측면들을 덮는 한 쌍의 스페이서들(1430)을 포함할 수 있다. 게이트 절연막(1410) 및 게이트 전극(1420)을 형성하는 것은 제1 채널 층(1222) 및 제2 채널 층(1224)의 각각의 상에 전기 절연막 및 전기 전도성 막을 차례로 증착하는 것 및 전기 전도성 막과 전기 절연막을 패터닝하는 것을 포함할 수 있다. 한 쌍의 스페이서들(1430)을 형성하는 것은 소자 분리막(SL), 채널 층(1220), 게이트 절연막(1410), 및 게이트 전극(1420)의 표면들을 따라 연장하는 전기 절연막을 형성하는 것 및 기판(1100) 상에 대면적인 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 제1 채널 층(1222) 및 제2 채널 층(1224)의 각각이 게이트 구조체(1400)의 양 측면들 상에 노출될 수 있다.
도 32 및 도 41을 참조하면, 제1 채널 층(1222) 및 제2 채널 층(1224)의 각각에 한 쌍의 소스/드레인 영역들(SD)이 형성될 수 있다.(S590) 제2 방향(DR2)을 따르는 관점에서 한 쌍의 소스/드레인 영역들(SD)은 게이트 구조체(1400)를 사이에 두고 서로 이격될 수 있다. 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 게이트 구조체(1400)에 의해 노출된 제1 채널 층(1222) 및 제2 채널층(1224)의 각각을 도핑하는 공정을 포함할 수 있다. 예를 들어, 도핑 공정은 이온 주입 공정을 포함할 수 있다. 게이트 구조체(1400)에 의해 노출되는 제1 채널 층(1222)에 V족 원소(예를 들어, P, As)가 주입될 수 있다. 제1 웰 영역(1102) 상에 형성되는 한 쌍의 소스/드레인 영역들(SD)의 도전형은 n형일 수 있다. 게이트 구조체(1400)에 의해 노출되는 제2 채널 층(1224)에 III족 원소(예를 들어, B, In)가 주입될 수 있다. 이에 따라, 제2 채널 층(1224)에 형성되는 한 쌍의 소스/드레인 영역들(SD)의 도전형은 p형일 수 있다.
본 개시는 삼진 인버터(50)를 제공할 수 있다. 제1 웰 영역(1102), 제1 정전류 형성층(1212), 제1 채널층(1222), 제1 채널층(1222)에 형성되는 한 쌍의 소스/드레인 영역들(SD), 및 게이트 구조체(400)는 엔모스(NMOS) 트랜지스터를 구성할 수 있다. 제2 웰 영역(1104), 제2 정전류 형성층(1214), 제2 채널층(1224), 제2 채널층(1224)에 형성되는 한 쌍의 소스/드레인 영역들(SD), 및 게이트 구조체(400)는 피모스(PMOS) 트랜지스터를 구성할 수 있다. 제1 웰 영역(1102) 및 엔모스 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 제2 웰 영역(1104) 및 피모스 트랜지스터의 소스에 구동 전압이 인가될 수 있다. 엔모스 트랜지스터의 게이트 전극(1420)과 피모스 트랜지스터의 게이트 전극(1420)의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터의 드레인 및 피모스 트랜지스터의 드레인은 서로 전기적으로 연결될 수 있다. 엔모스 트랜지스터의 드레인 및 피모스 트랜지스터의 드레인의 전압은 삼진 인버터(50)의 출력 전압(Vout)일 수 있다. 삼진 인버터(50)에 대한 설명은 도 15를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상에 제1 방향으로 연장하는 핀 구조체를 형성하는 것;
    상기 핀 구조체 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 구조체를 형성하는 것; 및
    상기 핀 구조체에 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고,
    상기 핀 구조체는, 상기 기판 상에 차례로 적층되는 정전류 형성 핀 및 채널층을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 상기 채널 층에 형성되되, 상기 게이트 구조체를 사이에 두고 서로 이격되고,
    상기 정전류 형성 핀은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하되, 에피택시 성장(Epitaxial Growth) 공정에 의해 형성되며,
    상기 드레인 영역 및 상기 정전류 형성 핀 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 핀 구조체를 형성하는 것은:
    상기 기판 상에 예비 정전류 형성층을 형성하는 것; 및
    상기 예비 정전류 형성층을 패터닝하여 상기 정전류 형성 핀을 형성하는 것; 및
    상기 정전류 형성 핀 상에 상기 채널 층을 형성하는 것;을 포함하는 트랜지스터 제조 방법.
  3. 제 2 항에 있어서,
    상기 예비 정전류 형성층 및 상기 채널 층은 에피택시 성장 공정에 의해 형성되는 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 핀 구조체를 형성하는 것은:
    상기 기판 상에 예비 정전류 형성층을 형성하는 것;
    상기 예비 정전류 형성층 상에 예비 채널 층을 형성하는 것; 및
    상기 예비 채널 층 및 상기 예비 정전류 형성층을 패터닝하는 것;을 포함하는 트랜지스터 제조 방법.
  5. 제 4 항에 있어서,
    상기 예비 정전류 형성층 및 상기 예비 채널 층은 에피택시 성장 공정에 의해 형성되는 트랜지스터 제조 방법.
  6. 제 1 항에 있어서,
    상기 기판 및 상기 정전류 형성 핀은 제1 도전형을 갖고,
    상기 정전류 형성 핀의 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터 제조 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 정전류 형성 핀의 측면들 상에 하부 절연막을 형성하는 것;을 더 포함하고,
    상기 하부 절연막의 상면은 상기 정전류 형성 핀의 상면과 동일하거나 그보다 높은 위치에 배치되는 트랜지스터 제조 방법.
  9. 기판에 서로 다른 제1 웰 영역 및 제2 웰 영역을 형성하는 것;
    상기 제1 웰 영역 및 상기 제2 웰 영역 상에 제1 방향으로 연장하는 제1 핀 구조체 및 제2 핀 구조체를 각각 형성하는 것;
    상기 제1 핀 구조체 및 상기 제2 핀 구조체 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 구조체를 형성하는 것; 및
    상기 제1 핀 구조체 및 상기 제2 핀 구조체의 각각에 상기 게이트 구조체를 사이에 두고 서로 이격되는 소스 영역 및 드레인 영역을 형성하는 것;을 포함하되,
    상기 제1 핀 구조체 및 상기 제2 핀 구조체는 제1 정전류 형성 핀 및 제2 정전류 형성 핀을 각각 포함하고,
    상기 제1 정전류 형성 핀은 상기 제1 핀 구조체의 상기 드레인 영역과 상기 제1 웰 영역 사이에 정전류를 형성하되, 에피택시 성장(Epitaxial Growth) 공정에 의해 형성되고,
    상기 제2 정전류 형성 핀은 상기 제2 핀 구조체의 상기 드레인 영역과 상기 제2 웰 영역 사이에 정전류를 형성하되, 에피택시 성장 공정에 의해 형성되며,
    상기 제1 핀 구조체의 상기 드레인 영역 및 상기 제1 정전류 형성 핀 사이에 106 V/cm 이상의 전기장이 형성되고,
    상기 제2 핀 구조체의 상기 드레인 영역 및 상기 제2 정전류 형성 핀 사이에 106 V/cm 이상의 전기장이 형성되는 삼진(Ternary) 인버터 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1 핀 구조체는 상기 제1 정전류 형성 핀 상에 형성되는 제1 채널 층을 더 포함하고,
    상기 제2 핀 구조체는 상기 제2 정전류 형성 핀 상에 형성되는 제2 채널 층을 더 포함하며,
    상기 제1 핀 구조체 및 상기 제2 핀 구조체를 형성하는 것은:
    상기 기판 상에 예비 정전류 형성층을 형성하는 것; 및
    상기 예비 정전류 형성층을 패터닝하여 상기 제1 정전류 형성 핀 및 상기 제2 정전류 형성 핀을 형성하는 것; 및
    상기 제1 정전류 형성 핀 및 상기 제2 정전류 형성 핀 상에 상기 제1 채널 층 및 상기 제2 채널 층을 각각 형성하는 것;을 포함하는 삼진 인버터 제조 방법.
  11. 제 10 항에 있어서,
    상기 예비 정전류 형성층, 상기 제1 채널 층, 및 상기 제2 채널 층은 에피택시 성장 공정에 의해 형성되는 삼진 인버터 제조 방법.
  12. 제 9 항에 있어서,
    상기 제1 핀 구조체는 상기 제1 정전류 형성 핀 상에 형성되는 제1 채널 층을 더 포함하고,
    상기 제2 핀 구조체는 상기 제2 정전류 형성 핀 상에 형성되는 제2 채널 층을 더 포함하며,
    상기 제1 핀 구조체 및 상기 제2 핀 구조체를 형성하는 것은:
    상기 기판 상에 예비 정전류 형성층을 형성하는 것;
    상기 예비 정전류 형성층 상에 예비 채널 층을 형성하는 것; 및
    상기 예비 채널 층 및 상기 예비 정전류 형성층을 패터닝하는 것;을 포함하는 삼진 인버터 제조 방법.
  13. 제 12 항에 있어서,
    상기 예비 정전류 형성층 및 상기 예비 채널 층은 에피택시 성장 공정에 의해 형성되는 삼진 인버터 제조 방법.
  14. 제 9 항에 있어서,
    상기 제1 웰 영역 및 상기 제1 정전류 형성 핀은 제1 도전형을 갖고,
    상기 제2 웰 영역 및 상기 제2 정전류 형성 핀은 상기 제1 도전형과 다른 제2 도전형을 갖고,
    상기 제1 정전류 형성 핀 및 상기 제2 정전류 형성 핀의 각각의 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터 제조 방법.
  15. 삭제
  16. 제 9 항에 있어서,
    상기 제1 정전류 형성 핀의 측면들 및 상기 제2 정전류 형성 핀의 측면들 상에 하부 절연막을 형성하는 것;을 더 포함하고,
    상기 하부 절연막의 상면은 상기 제1 정전류 형성 핀의 상면 및 상기 제2 정전류 형성 핀의 상면과 동일하거나 그보다 높은 위치에 배치되는 삼진 인버터 제조 방법.
  17. 제 9 항에 있어서,
    상기 제1 핀 구조체의 상기 드레인 영역 및 상기 상기 제2 핀 구조체의 상기 드레인 영역은 서로 전기적으로 연결되어, 동일한 전압을 갖는 삼진 인버터 제조 방법.
  18. 기판 상에 정전류 형성층을 형성하는 것;
    상기 정전류 형성층 상에 채널층을 형성하는 것;
    상기 채널층 상에 게이트 전극을 형성하는 것; 및
    상기 채널층에 소스 영역 및 드레인 영역을 형성하는 것;을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 서로 이격되고,
    상기 정전류 형성층은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하되, 에피택시 성장(Epitaxial Growth) 공정에 의해 형성되며,
    상기 드레인 영역 및 상기 정전류 형성층 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 제조 방법.
  19. 제 18 항에 있어서,
    상기 기판 및 상기 정전류 형성층은 동일한 도전형을 갖고,
    상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터 제조 방법.
  20. 삭제
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