TWI799299B - 記憶體結構 - Google Patents

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Abstract

一種記憶體結構，包括基底、第一介電層、第一記憶胞、第一位元線與源極線。第一介電層設置在基底上。第一記憶胞包括第一導電層、第二導電層、第一通道層與第一電荷儲存層。第一導電層與第二導電層依序堆疊在第一介電層上且彼此電性絕緣。第一通道層設置在第一導電層的一側與第二導電層的一側。第一導電層與第二導電層電性絕緣於第一通道層。第一電荷儲存層設置在第一導電層與第一通道層之間。第一位元線設置在第一介電層中且連接於第一通道層。源極線設置在第一通道層上方且連接於第一通道層。

Description

記憶體結構
本發明是有關於一種半導體結構，且特別是有關於一種記憶體結構。
由於非揮發性記憶體(non-volatile memory)(如，快閃記憶體)可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以非揮發性記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。然而，如何降低記憶體元件的操作電壓為目前持續努力的目標。
本發明提供一種記憶體結構，其可進行低電壓操作。
本發明提出一種記憶體結構，包括基底、第一介電層、第一記憶胞、第一位元線與源極線。第一介電層設置在基底上。第一記憶胞包括第一導電層、第二導電層、第一通道層與第一電荷儲存層。第一導電層與第二導電層依序堆疊在第一介電層上且彼此電性絕緣。第一通道層設置在第一導電層的一側與第二導電層的一側。第一導電層與第二導電層電性絕緣於第一通道層。第一電荷儲存層設置在第一導電層與第一通道層之間。第一位元線設置在第一介電層中且連接於第一通道層。源極線設置在第一通道層上方且連接於第一通道層。
依照本發明的一實施例所述，在上述記憶體結構中，記憶體結構可為三維反或型快閃記憶體(3D NOR flash memory)結構。
依照本發明的一實施例所述，在上述記憶體結構中，第一通道層可設置在源極線與第一位元線之間。
依照本發明的一實施例所述，在上述記憶體結構中，第一記憶胞更可包括第二介電層、第三介電層與第四介電層。第二介電層設置在第一導電層與第二導電層之間。第三介電層設置在第一導電層與第一通道層之間以及第二導電層與第一通道層之間。第四介電層設置在第一電荷儲存層與第一導電層之間。記憶體結構更可包括第五介電層。第五介電層設置在第二導電層上。源極線可設置在第五介電層中。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第二記憶胞與第二位元線。第二記憶胞可包括第三導電層、第四導電層、第二通道層與第二電荷儲存層。第三導電層與第四導電層依序堆疊在第五介電層上且彼此電性絕緣。第二通道層設置在第三導電層的一側與第四導電層的一側且連接於源極線。第三導電層與第四導電層電性絕緣於第二通道層。第二電荷儲存層設置在第四導電層與第二通道層之間。第二位元線設置在第二通道層上方且連接於第二通道層。
依照本發明的一實施例所述，在上述記憶體結構中，第一記憶胞與第二記憶胞可依序堆疊在基底上。
依照本發明的一實施例所述，在上述記憶體結構中，第一記憶胞與第二記憶胞可共用源極線。
依照本發明的一實施例所述，在上述記憶體結構中，第二通道層可設置在第二位元線與源極線之間。
依照本發明的一實施例所述，在上述記憶體結構中，第二記憶胞更可包括第六介電層、第七介電層與第八介電層。第六介電層設置在第三導電層與第四導電層之間。第七介電層設置在第三導電層與第二通道層之間以及第四導電層與第二通道層之間。第八介電層設置在第二電荷儲存層與第四導電層之間。記憶體結構更可包括第九介電層設置在第四導電層上。第二位元線可設置在第九介電層中。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第一介電柱與第二介電柱。第一介電柱設置在第一通道層中且被第一通道層所圍繞。第二介電柱設置在第二通道層中且被第二通道層所圍繞。
本發明提出另一種記憶體結構，包括基底、第一介電層、第一記憶胞、第一源極線與位元線。第一介電層設置在基底上。第一記憶胞包括第一導電層、第二導電層、第一通道層與第一電荷儲存層。第一導電層與第二導電層依序堆疊在第一介電層上且彼此電性絕緣。第一通道層設置在第一導電層的一側與第二導電層的一側。第一導電層與第二導電層電性絕緣於第一通道層。第一電荷儲存層設置在第二導電層與第一通道層之間。第一源極線設置在第一介電層中且連接於第一通道層。位元線設置在第一通道層上方且連接於第一通道層。
依照本發明的另一實施例所述，在上述記憶體結構中，記憶體結構可為三維反或型快閃記憶體結構。
依照本發明的另一實施例所述，在上述記憶體結構中，第一通道層可設置在位元線與第一源極線之間。
依照本發明的另一實施例所述，在上述記憶體結構中，第一記憶胞更可包括第二介電層、第三介電層與第四介電層。第二介電層設置在第一導電層與第二導電層之間。第三介電層設置在第一導電層與第一通道層之間以及第二導電層與第一通道層之間。第四介電層設置在第一電荷儲存層與第二導電層之間。記憶體結構更可包括第五介電層。第五介電層設置在第二導電層上。位元線可設置在第五介電層中。
依照本發明的另一實施例所述，在上述記憶體結構中，更可包括第二記憶胞與第二源極線。第二記憶胞可包括第三導電層、第四導電層、第二通道層與第二電荷儲存層。第三導電層與第四導電層依序堆疊在第五介電層上且彼此電性絕緣。第二通道層設置在第三導電層的一側與第四導電層的一側且連接於位元線。第三導電層與第四導電層電性絕緣於第二通道層。第二電荷儲存層設置在第三導電層與第二通道層之間。第二源極線設置在第二通道層上方且連接於第二通道層。
依照本發明的另一實施例所述，在上述記憶體結構中，第一記憶胞與第二記憶胞可依序堆疊在基底上。
依照本發明的另一實施例所述，在上述記憶體結構中，第一記憶胞與第二記憶胞可共用位元線。
依照本發明的另一實施例所述，在上述記憶體結構中，第二通道層可設置在第二源極線與位元線之間。
依照本發明的另一實施例所述，在上述記憶體結構中，第二記憶胞更可包括第六介電層、第七介電層與第八介電層。第六介電層設置在第三導電層與第四導電層之間。第七介電層設置在第三導電層與第二通道層之間以及第四導電層與第二通道層之間。第八介電層設置在第二電荷儲存層與第三導電層之間。記憶體結構更可包括第九介電層。第九介電層設置在第四導電層上。第二源極線可設置在第九介電層中。
依照本發明的另一實施例所述，在上述記憶體結構中，更可包括第一介電柱與第二介電柱。第一介電柱設置在第一通道層中且被第一通道層所圍繞。第二介電柱設置在第二通道層中且被第二通道層所圍繞。
基於上述，在本發明所提出的記憶體結構中，第一記憶胞包括第一導電層與第二導電層，且第一導電層與第二導電層依序堆疊在第一介電層上且彼此電性絕緣。因此，第一記憶胞為具有分離閘極的記憶胞結構，且在用以作為字元線(閘極)的導電層與通道層之間沒有任何的電荷儲存層，藉此可降低操作電壓。如此一來，記憶體結構可進行低電壓操作。在一些實施例中，可在第一記憶胞上堆疊其他記憶胞，因此可降低位元成本(bit cost)。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1為根據本發明的一些實施例的記憶體結構的電路簡圖。圖2為圖1中的記憶胞的剖面圖。
請參照圖1與圖2，記憶體結構10包括基底100、介電層102、記憶胞MC1、位元線BL1與源極線SL1。在一些實施例中，記憶體結構10可為三維反或型快閃記憶體結構。基底100可為半導體基底，如矽基底。介電層102設置在基底100上。介電層102可為單層結構或多層結構。介電層102的材料例如是氧化矽。
記憶胞MC1包括導電層104、導電層106、通道層108與電荷儲存層110。導電層104與導電層106依序堆疊在介電層102上且彼此電性絕緣。導電層104可用以作為記憶體閘極(memory gate)。導電層104的材料例如是鎢。導電層106可用以作為字元線(word line)。導電層106的材料例如是摻雜多晶矽。
通道層108設置在導電層104的一側與導電層106的一側。此外，導電層104與導電層106電性絕緣於通道層108。在一些實施例中，導電層104可環繞通道層108，且導電層106可環繞通道層108。通道層108的材料例如是半導體材料，如多晶矽。
電荷儲存層110設置在導電層104與通道層108之間。在一些實施例中，電荷儲存層110更可設置在導電層104與介電層102之間以及導電層106與導電層104之間。電荷儲存層110的材料例如是電荷捕捉材料(charge trapping material)，如氮化矽。
在一些實施例中，記憶胞MC1更可包括介電層112、介電層114與介電層116。介電層112設置在導電層104與導電層106之間。在一些實施例中，介電層112更可設置在導電層106與電荷儲存層110之間。介電層112的材料例如是氧化矽。
介電層114設置在導電層104與通道層108之間以及導電層106與通道層108之間。在一些實施例中，介電層114更可設置在介電層102與通道層108之間以及介電層112與通道層108之間。介電層114的材料例如是氧化矽。
介電層116設置在電荷儲存層110與導電層104之間。介電層116的材料例如是氧化矽。
在一些實施例中，導電層104與導電層106可藉由介電層112、電荷儲存層110與介電層116中的至少一者來彼此電性絕緣。在一些實施例中，導電層104可藉由介電層114、電荷儲存層110與介電層116中的至少一者來電性絕緣於通道層108。在一些實施例中，導電層106可藉由介電層114來電性絕緣於通道層108。
位元線BL1設置在介電層102中且連接於通道層108。位元線BL1的材料例如是摻雜多晶矽或鎢。源極線SL1設置在通道層108上方且連接於通道層108。源極線SL1的材料例如是摻雜多晶矽或鎢。此外，通道層108可設置在源極線SL1與位元線BL1之間。
在一些實施例中，記憶體結構10更可包括介電層118與介電柱120中的至少一者。介電層118設置在導電層106上。源極線SL1可設置在介電層118中。在一些實施例中，介電層114更可設置在介電層118與通道層108之間。介電層118可為單層結構或多層結構。介電層118的材料例如是氧化矽。
介電柱120設置在通道層108中且被通道層108所圍繞。介電柱120的材料例如是氧化矽。
在一些實施例中，記憶體結構10中更可包括記憶胞MC2與位元線BL2。記憶胞MC1與記憶胞MC2可依序堆疊在基底100上，藉此可降低位元成本。此外，記憶胞MC1與記憶胞MC2可共用源極線SL1。在一些實施例中，記憶胞MC2可為記憶胞MC1的鏡像結構。
記憶胞MC2可包括導電層122、導電層124、通道層126與電荷儲存層128。導電層122與導電層124依序堆疊在介電層118上且彼此電性絕緣。導電層122可用以作為字元線。導電層122的材料例如是摻雜多晶矽。導電層124可用以作為記憶體閘極。導電層124的材料例如是鎢。
通道層126設置在導電層122的一側與導電層124的一側且連接於源極線SL1。此外，導電層122與導電層124電性絕緣於通道層126。在一些實施例中，導電層122可環繞通道層126，且導電層124可環繞通道層126。通道層126的材料例如是半導體材料，如多晶矽。
電荷儲存層128設置在導電層124與通道層126之間。在一些實施例中，電荷儲存層128更可設置在導電層124與導電層122之間。電荷儲存層128的材料例如是電荷捕捉材料，如氮化矽。
在一些實施例中，記憶胞MC2更可包括介電層130、介電層132與介電層134。介電層130設置在導電層122與導電層124之間。在一些實施例中，介電層130更可設置在導電層122與電荷儲存層128之間。介電層130的材料例如是氧化矽。
介電層132設置在導電層122與通道層126之間以及導電層124與通道層126之間。在一些實施例中，介電層132更可設置在介電層130與通道層126之間以及介電層118與通道層126之間。介電層132的材料例如是氧化矽。
介電層134設置在電荷儲存層128與導電層124之間。介電層134的材料例如是氧化矽。
在一些實施例中，導電層122與導電層124可藉由介電層130、電荷儲存層128與介電層134中的至少一者來彼此電性絕緣。在一些實施例中，導電層122可藉由介電層132來電性絕緣於通道層126。在一些實施例中，導電層124可藉由介電層132、電荷儲存層128與介電層134中的至少一者來電性絕緣於通道層126。
位元線BL2設置在通道層126上方且連接於通道層126。位元線BL2的材料例如是摻雜多晶矽或鎢。此外，通道層126可設置在位元線BL2與源極線SL1之間。
在一些實施例中，記憶體結構10更可包括介電層136與介電柱138中的至少一者。介電層136設置在導電層124上。位元線BL2可設置在介電層136中。在一些實施例中，電荷儲存層128更可設置在導電層124與介電層136之間。在一些實施例中，介電層132更可設置在介電層136與通道層126之間。介電層136可為單層結構或多層結構。介電層136的材料例如是氧化矽。
介電柱138設置在通道層126中且被通道層126所圍繞。介電柱138的材料例如是氧化矽。
在一些實施例中，請參照圖1，記憶體結構10可包括多個記憶胞MC1與多個記憶胞MC2，但記憶胞MC1的數量與記憶胞MC2的數量並不限於圖中的數量。此外，每個記憶胞MC1與每個記憶胞MC2可獨立進行操作。在一些實施例中，雖然在圖1與圖2中未示出，多個記憶胞MC1與多個記憶胞MC2可交替堆疊在基底100上，藉此可進一步地降低位元成本。
基於上述實施例可知，在記憶體結構10中，記憶胞MC1包括導電層104與導電層106，且導電層104與導電層106依序堆疊在介電層102上且彼此電性絕緣。因此，記憶胞MC1為具有分離閘極的記憶胞結構，且在用以作為字元線(閘極)的導電層106與通道層108之間沒有任何的電荷儲存層，藉此可降低操作電壓。如此一來，記憶體結構10可進行低電壓操作。在一些實施例中，可在記憶胞MC1上堆疊其他記憶胞(如，記憶胞MC2)，因此可降低位元成本。
圖3為根據本發明的另一些實施例的記憶體結構的電路簡圖。圖4為圖3中的記憶胞的剖面圖。
請參照圖3與圖4，記憶體結構20包括基底200、介電層202、記憶胞MC3、源極線SL2與位元線BL3。在一些實施例中，記憶體結構20可為三維反或型快閃記憶體結構。基底200可為半導體基底，如矽基底。介電層202設置在基底200上。介電層202可為單層結構或多層結構。介電層202的材料例如是氧化矽。
記憶胞MC3包括導電層204、導電層206、通道層208與電荷儲存層210。導電層204與導電層206依序堆疊在介電層202上且彼此電性絕緣。導電層204可用以作為字元線。導電層204的材料例如是摻雜多晶矽。導電層206可用以作為記憶體閘極。導電層206的材料例如是鎢。
通道層208設置在導電層204的一側與導電層206的一側。此外，導電層204與導電層206電性絕緣於通道層208。在一些實施例中，導電層204可環繞通道層208，且導電層206可環繞通道層208。通道層208的材料例如是半導體材料，如多晶矽。
電荷儲存層210設置在導電層206與通道層208之間。在一些實施例中，電荷儲存層210更可設置在導電層206與導電層204之間。電荷儲存層210的材料例如是電荷捕捉材料，如氮化矽。
在一些實施例中，記憶胞MC3更可包括介電層212、介電層214與介電層216。介電層212設置在導電層204與導電層206之間。在一些實施例中，介電層212更可設置在導電層204與電荷儲存層210之間。介電層212的材料例如是氧化矽。
介電層214設置在導電層204與通道層208之間以及導電層206與通道層208之間。在一些實施例中，介電層214更可設置在介電層202與通道層208之間以及介電層212與通道層208之間。介電層214的材料例如是氧化矽。
介電層216設置在電荷儲存層210與導電層206之間。介電層216的材料例如是氧化矽。
在一些實施例中，導電層204與導電層206可藉由介電層212、電荷儲存層210與介電層216中的至少一者來彼此電性絕緣。在一些實施例中，導電層204可藉由介電層214來電性絕緣於通道層208。在一些實施例中，導電層206可藉由介電層214、電荷儲存層210與介電層216中的至少一者來電性絕緣於通道層208。
源極線SL2設置在介電層202中且連接於通道層208。源極線SL2的材料例如是摻雜多晶矽或鎢。位元線BL3設置在通道層208上方且連接於通道層208。位元線BL3的材料例如是摻雜多晶矽或鎢。此外，通道層208可設置在位元線BL3與源極線SL2之間。
在一些實施例中，記憶體結構20更可包括介電層218與介電柱220中的至少一者。介電層218設置在導電層206上。在一些實施例中，介電層218可設置在電荷儲存層210上。位元線BL3可設置在介電層218中。在一些實施例中，電荷儲存層210更可設置在導電層206與介電層218之間。在一些實施例中，介電層214更可設置在介電層218與通道層208之間。介電層218可為單層結構或多層結構。介電層218的材料例如是氧化矽。
介電柱220設置在通道層208中且被通道層208所圍繞。介電柱220的材料例如是氧化矽。
在一些實施例中，記憶體結構20更可包括記憶胞MC4與源極線SL3。記憶胞MC3與記憶胞MC4可依序堆疊在基底200上，藉此可降低位元成本。此外，記憶胞MC3與記憶胞MC4可共用位元線BL3。在一些實施例中，記憶胞MC4可為記憶胞MC3的鏡像結構。
記憶胞MC4可包括導電層222、導電層224、通道層226與電荷儲存層228。導電層222與導電層224依序堆疊在介電層218上且彼此電性絕緣。導電層222可用以作為記憶體閘極。導電層222的材料例如是鎢。導電層224可用以作為字元線。導電層224的材料例如是摻雜多晶矽。
通道層226設置在導電層222的一側與導電層224的一側且連接於位元線BL3。此外，導電層222與導電層224電性絕緣於通道層226。在一些實施例中，導電層222可環繞通道層226，且導電層224可環繞通道層226。通道層226的材料例如是半導體材料，如多晶矽。
電荷儲存層228設置在導電層222與通道層226之間。在一些實施例中，電荷儲存層228更可設置在導電層224與導電層222之間以及導電層222與介電層218之間。電荷儲存層228的材料例如是電荷捕捉材料，如氮化矽。
在一些實施例中，記憶胞MC4更可包括介電層230、介電層232與介電層234。介電層230設置在導電層222與導電層224之間。在一些實施例中，介電層230更可設置在導電層224與電荷儲存層228之間。介電層230的材料例如是氧化矽。
介電層232設置在導電層222與通道層226之間以及導電層224與通道層226之間。在一些實施例中，介電層232更可設置在介電層230與通道層226之間以及介電層218與通道層226之間。介電層232的材料例如是氧化矽。
介電層234設置在電荷儲存層228與導電層222之間。介電層234的材料例如是氧化矽。
在一些實施例中，導電層222與導電層224可藉由介電層230、電荷儲存層228與介電層234中的至少一者來彼此電性絕緣。在一些實施例中，導電層222可藉由介電層232、電荷儲存層228與介電層234中的至少一者來電性絕緣於通道層226。在一些實施例中，導電層224可藉由介電層232來電性絕緣於通道層226。
源極線SL3設置在通道層226上方且連接於通道層226。源極線SL3的材料例如是摻雜多晶矽或鎢。此外，通道層226可設置在源極線SL3與位元線BL3之間。
在一些實施例中，記憶體結構20更可包括介電層236與介電柱238中的至少一者。介電層236設置在導電層224上。源極線SL3可設置在介電層236中。在一些實施例中，介電層232更可設置在介電層236與通道層226之間。介電層236可為單層結構或多層結構。介電層236的材料例如是氧化矽。
介電柱238設置在通道層226中且被通道層226所圍繞。介電柱238的材料例如是氧化矽。
在一些實施例中，請參照圖3，記憶體結構20可包括多個記憶胞MC3與多個記憶胞MC4，但記憶胞MC3的數量與記憶胞MC4的數量並不限於圖中的數量。此外，每個記憶胞MC3與每個記憶胞MC4可獨立進行操作。在一些實施例中，雖然在圖3與圖4中未示出，多個記憶胞MC3與多個記憶胞MC4可交替堆疊在基底200上，藉此可進一步地降低位元成本。
基於上述實施例可知，在記憶體結構20中，記憶胞MC3包括導電層204與導電層206，且導電層204與導電層206依序堆疊在介電層202上且彼此電性絕緣。因此，記憶胞MC3為具有分離閘極的記憶胞結構，且在用以作為字元線(閘極)的導電層204與通道層208之間沒有任何的電荷儲存層，藉此可降低操作電壓。如此一來，記憶體結構20可進行低電壓操作。在一些實施例中，可在記憶胞MC3上堆疊其他記憶胞(如，記憶胞MC4)，因此可降低位元成本。
綜上所述，在上述實施例的記憶體結構中，由於記憶胞為具有分離閘極的記憶胞結構，且在用以作為字元線(閘極)的導電層與通道層之間沒有任何的電荷儲存層，因此可降低操作電壓。如此一來，記憶體結構可進行低電壓操作。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,20:記憶體結構 100,200:基底 102,112,114,116,118,130,132,134,136,202,212,214,216,218,230,232,234,236:介電層 104,106,122,124,204,206,222,224:導電層 108,126,208,226:通道層 110,128,210,228:電荷儲存層 120,138,220,238:介電柱 BL1~BL3:位元線 MC1~MC4:記憶胞 SL1~SL3:源極線
圖1為根據本發明的一些實施例的記憶體結構的電路簡圖。 圖2為圖1中的記憶胞的剖面圖。 圖3為根據本發明的另一些實施例的記憶體結構的電路簡圖。 圖4為圖3中的記憶胞的剖面圖。
10:記憶體結構
100:基底
102,112,114,116,118,130,132,134,136:介電層
104,106,122,124:導電層
108,126:通道層
110,128:電荷儲存層
120,138:介電柱
BL1,BL2:位元線
MC1,MC2:記憶胞
SL1:源極線

Claims (20)

  1. 一種記憶體結構，包括： 基底； 第一介電層，設置在所述基底上； 第一記憶胞，包括： 第一導電層與第二導電層，依序堆疊在所述第一介電層上且彼此電性絕緣； 第一通道層，設置在所述第一導電層的一側與所述第二導電層的一側，其中所述第一導電層與所述第二導電層電性絕緣於所述第一通道層；以及 第一電荷儲存層，設置在所述第一導電層與所述第一通道層之間； 第一位元線，設置在所述第一介電層中且連接於所述第一通道層；以及 源極線，設置在所述第一通道層上方且連接於所述第一通道層。
  2. 如請求項1所述的記憶體結構，其中所述記憶體結構包括三維反或型快閃記憶體結構。
  3. 如請求項1所述的記憶體結構，其中所述第一通道層設置在所述源極線與所述第一位元線之間。
  4. 如請求項1所述的記憶體結構，其中 所述第一記憶胞更包括： 第二介電層，設置在所述第一導電層與所述第二導電層之間； 第三介電層，設置在所述第一導電層與所述第一通道層之間以及所述第二導電層與所述第一通道層之間；以及 第四介電層，設置在所述第一電荷儲存層與所述第一導電層之間，且 所述記憶體結構，更包括： 第五介電層，設置在所述第二導電層上，其中所述源極線設置在所述第五介電層中。
  5. 如請求項4所述的記憶體結構，更包括： 第二記憶胞，包括： 第三導電層與第四導電層，依序堆疊在所述第五介電層上且彼此電性絕緣； 第二通道層，設置在所述第三導電層的一側與所述第四導電層的一側且連接於所述源極線，其中所述第三導電層與所述第四導電層電性絕緣於所述第二通道層；以及 第二電荷儲存層，設置在所述第四導電層與所述第二通道層之間；以及 第二位元線，設置在所述第二通道層上方且連接於所述第二通道層。
  6. 如請求項5所述的記憶體結構，其中所述第一記憶胞與所述第二記憶胞依序堆疊在所述基底上。
  7. 如請求項5所述的記憶體結構，其中所述第一記憶胞與所述第二記憶胞共用所述源極線。
  8. 如請求項5所述的記憶體結構，其中所述第二通道層設置在所述第二位元線與所述源極線之間。
  9. 如請求項5所述的記憶體結構，其中 所述第二記憶胞更包括： 第六介電層，設置在所述第三導電層與所述第四導電層之間； 第七介電層，設置在所述第三導電層與所述第二通道層之間以及所述第四導電層與所述第二通道層之間；以及 第八介電層，設置在所述第二電荷儲存層與所述第四導電層之間，且 所述記憶體結構，更包括： 第九介電層，設置在所述第四導電層上，其中所述第二位元線設置在所述第九介電層中。
  10. 如請求項5所述的記憶體結構，更包括： 第一介電柱，設置在所述第一通道層中且被所述第一通道層所圍繞；以及 第二介電柱，設置在所述第二通道層中且被所述第二通道層所圍繞。
  11. 一種記憶體結構，包括： 基底； 第一介電層，設置在所述基底上； 第一記憶胞，包括： 第一導電層與第二導電層，依序堆疊在所述第一介電層上且彼此電性絕緣； 第一通道層，設置在所述第一導電層的一側與所述第二導電層的一側，其中所述第一導電層與所述第二導電層電性絕緣於所述第一通道層；以及 第一電荷儲存層，設置在所述第二導電層與所述第一通道層之間； 第一源極線，設置在所述第一介電層中且連接於所述第一通道層；以及 位元線，設置在所述第一通道層上方且連接於所述第一通道層。
  12. 如請求項11所述的記憶體結構，其中所述記憶體結構包括三維反或型快閃記憶體結構。
  13. 如請求項11所述的記憶體結構，其中所述第一通道層設置在所述位元線與所述第一源極線之間。
  14. 如請求項11所述的記憶體結構，其中 所述第一記憶胞更包括： 第二介電層，設置在所述第一導電層與所述第二導電層之間；以及 第三介電層，設置在所述第一導電層與所述第一通道層之間以及所述第二導電層與所述第一通道層之間；以及 第四介電層，設置在所述第一電荷儲存層與所述第二導電層之間，且 所述記憶體結構，更包括： 第五介電層，設置在所述第二導電層上，其中所述位元線設置在所述第五介電層中。
  15. 如請求項14所述的記憶體結構，更包括： 第二記憶胞，包括： 第三導電層與第四導電層，依序堆疊在所述第五介電層上且彼此電性絕緣； 第二通道層，設置在所述第三導電層的一側與所述第四導電層的一側且連接於所述位元線，其中所述第三導電層與所述第四導電層電性絕緣於所述第二通道層；以及 第二電荷儲存層，設置在所述第三導電層與所述第二通道層之間；以及 第二源極線，設置在所述第二通道層上方且連接於所述第二通道層。
  16. 如請求項15所述的記憶體結構，其中所述第一記憶胞與所述第二記憶胞依序堆疊在所述基底上。
  17. 如請求項15所述的記憶體結構，其中所述第一記憶胞與所述第二記憶胞共用所述位元線。
  18. 如請求項15所述的記憶體結構，其中所述第二通道層設置在所述第二源極線與所述位元線之間。
  19. 如請求項15所述的記憶體結構，其中 所述第二記憶胞更包括： 第六介電層，設置在所述第三導電層與所述第四導電層之間； 第七介電層，設置在所述第三導電層與所述第二通道層之間以及所述第四導電層與所述第二通道層之間；以及 第八介電層，設置在所述第二電荷儲存層與所述第三導電層之間，且 所述記憶體結構，更包括： 第九介電層，設置在所述第四導電層上，其中所述第二源極線設置在所述第九介電層中。
  20. 如請求項15所述的記憶體結構，更包括： 第一介電柱，設置在所述第一通道層中且被所述第一通道層所圍繞；以及 第二介電柱，設置在所述第二通道層中且被所述第二通道層所圍繞。
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