TWI694595B - 三維記憶體裝置以及其製作方法 - Google Patents

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Abstract

本揭露提供三維記憶體裝置的方法與結構。在一示例中，形成記憶體裝置的方法包括以下步驟。首先，可在第一晶圓上形成多個第一半導體通道，第一晶圓具有周邊元件以及與第一半導體通道相鄰的多個第一通孔結構。第一半導體通道可沿著垂直於第一晶圓表面的方向延伸。接著，可在第二晶圓上形成多個第二半導體通道，第二晶圓具有與第二半導體通道相鄰的多個第二通孔結構。第二半導體通道可沿著垂直於第二晶圓表面與周邊通孔結構的方向延伸。

Description

三維記憶體裝置以及其製作方法
本申請案主張於2017年11月21號提交的中國專利申請號第201711166877.8號的優先權，其全部揭示內容皆以引用的方式併入本文中。
快閃記憶體裝置經歷了快速發展。快閃記憶體裝置可以在不通電的情況下長時間儲存資料，並且具有高積集度、快速存取、易於擦除與重寫等優點。為了進一步提高位元元密度並降低快閃記憶體裝置的成本，已經開發出三維反及(NAND)快閃記憶體裝置。
三維(3D)NAND記憶體裝置包括排列在基底上的一個或多個字元線(或閘極電極)的堆疊，並具有穿過並交叉於字元線且進入基底的多個半導體通道。字元線的堆疊包括沿著垂直於基底的方向堆疊的不同級別/層的字元線，其中不同級別/層表示距離基底表面不同的高度。
多堆疊(或多層級)3D NAND記憶體裝置通常包括沿著垂直於基底的方向排列的多堆疊階梯結構。每個階梯結構包括沿著垂直於基底的方向排列的多個字元線。半導體通道延伸穿過字元線並進入基底。這種佈置可具有以下優點，例如，允許更多的儲存單元沿著垂直於基底的方向形成，在階梯形成期間減少光罩的數量，以及在高深寬比蝕刻期間避免基底過度蝕刻。然而，多堆疊 3D NAND記憶體裝置的製程仍需要改進。
因此，本文公開了三維記憶體裝置架構和製造方法的實施例。所公開的結構和方法提供了許多益處，包括但不限於簡化製程、減小三維記憶體裝置的尺寸以及提高形成三維記憶體裝置的晶圓的空間利用率。
在一些實施例中，形成記憶體裝置的方法包括以下步驟。首先，可以在第一晶圓上形成多個第一半導體通道，第一晶圓具有周邊元件以及與該多個第一半導體通道相鄰的多個第一通孔結構。該多個第一半導體通道可以沿著垂直於第一晶圓表面的方向延伸。此外，可以在第二晶圓上形成多個第二半導體通道，第二晶圓具有與該多個第二半導體通道相鄰的多個第二通孔結構。該多個第二半導體通道可以沿著垂直於第二晶圓表面和周邊通孔結構的方向延伸。此外，第一晶圓和第二晶圓可以被接合，以沿著垂直於第一晶圓表面的方向將該多個第一半導體通道中的每一個與該多個第二半導體通道中相應的一個鄰接，以形成多個鄰接半導體通道。
在一些實施例中，形成該多個第一半導體通道包括在第一晶圓上形成一第一階梯結構，在第一階梯結構上形成一第一介質填充結構，以及在第一階梯結構中形成該多個第一半導體通道。在一些實施例中，形成該多個第二半導體通道包括在第二晶圓上形成一第二介電質堆疊，在第二介電質堆疊上形成一第二介電填充結構，以及在第二介電質堆疊中形成多個第二半導體通道。
在一些實施例中，形成第一階梯結構包括形成沿著垂直第一晶圓表面方向交替堆疊的多個犧牲材料層與多個絕緣材料層的第一介電質堆疊，以及沿著垂直於第一晶圓表面的方向蝕刻該多個犧牲材料層與該多個絕緣材料層，以形成多個階梯。每個階梯都可包括一個犧牲層和一個絕緣層。在一些實施例 中，形成第二介質堆疊包括形成沿著垂直於第二晶圓表面的方向的多個其他犧牲材料層和多個其他絕緣材料層。
在一些實施例中，在第一階梯結構中形成多個第一半導體通道包括在第一階梯結構中形成多個第一通道孔，以曝露第一晶圓，在第一晶圓上的多個第一通道孔，並在多個第一通道孔中的每一個中填充一通道形成層。在一些實施例中，在第二介電質堆疊中形成多個第二半導體通道包括在第二介電質堆疊中形成多個第二通道孔，以曝露第二晶圓，使得在第二晶圓上的多個第二通道孔，並在多個第二通道孔中的每一個中填充另一個通道形成層。
在一些實施例中，形成摻雜磊晶層包括在多個第一通道孔中沉積摻雜半導體層。摻雜半導體層的上表面可以位於來自第一階梯結構底部的第一犧牲層和第二犧牲層之間。在一些實施例中，形成另一摻雜磊晶層包括在多個第二通道孔中沉積另一摻雜半導體層。另一摻雜半導體層的上表面可以位於來自第二介電質堆疊底部的第一犧牲材料層和第二犧牲材料層之間。
在一些實施例，在多個第一通道孔中的每一個中填充通道形成層以及在多個第二通道孔中的每一個中填充另一通道形成層分別包括在多個第一通道孔和多個第二通道孔中的每一個中形成記憶體層，在多個第一通道孔和多個第二通道孔中的每一個中的記憶體層上形成穿隧介電層，以及蝕刻記憶體層和穿隧介電層的一部分，以曝露出在該多個第一通道孔中的每一個中的摻雜磊晶層並曝露出在該多個第二通道孔中的每一個中的另一摻雜磊晶層。在多個第一通道孔中的每一個中填充通道形成層以及在多個第二通道孔中的每一個中填充另一通道形成層分別另包括在該多個第一通道孔與該多個第二通道孔中的每一個中的蝕刻穿隧介電層和蝕刻記憶體層上形成一半導體通道層，以及在該多個第一通道孔和該多個第二通道孔中的每一個中的半導體通道層上形成介電核心層，以填充該多個第一通道孔和該多個第二通道孔。
在一些實施例中，形成記憶體層包括在該多個第一通道孔和該多個第二通道孔中的每一個的側壁上沉積摻雜多晶矽層，形成穿隧介電層包括在記憶體層上依序形成氧化矽層、氮化矽層與另一氧化矽層，形成半導體通道層包括在蝕刻穿隧介電層和蝕刻記憶體層上形成多晶矽層，以及形成介電核心層包括在半導體通道層上形成氧化矽層。
在一些實施例中，該方法另包括平坦化通道形成層和另一通道形成層中的每一個的上表面，以及在通道形成層的平坦化上表面與另一通道形成層的平坦化上表面上形成介電蓋層。
在一些實施例中，該方法另包括在位於通道形成層的平坦化上表面和另一通道形成層的平坦化上表面中的每一個上的介電蓋層中形成凹陷區域，以至少曝露半導體通道層，在凹陷區域中形成連接材料層，以及平坦化連接材料層的上表面，以在通道形成層上形成第一連接層以及在另一通道形成層上形成第二連接層。
在一些實施例中，該方法另包括沿著該多個絕緣層和該多個犧牲層延伸的方向在相鄰第一半導體通道之間形成第一閘極線狹縫(GLS)溝槽，以及沿著該多個其它絕緣材料層和該多個其它犧牲材料層延伸的方向在相鄰第二半導體通道之間形成第二GLS溝槽。
在一些實施例中，形成第一GLS溝槽包括沿著該多個絕緣層和該多個犧牲層延伸的方向蝕刻第一階梯結構的一部分，以曝露出第一晶圓，以及形成第二GLS溝槽包括沿著該多個其它絕緣材料和該多個其它犧牲材料層延伸的方向蝕刻第二介電質堆疊的一部分，以曝露第二晶圓。
在一些實施例中，該方法另包括移除該多個犧牲層，以形成與第一GLS溝槽連接的多個第一電極形成隧道，在第二GLS溝槽中形成GLS填充結構，以及平坦化GLS填充結構。
在一些實施例中，該方法另包括在該多個第一電極形成隧道中形成多個第一電極形成層，在第一GLS溝槽中形成第一犧牲源極填充結構，移除第一犧牲源極填充結構以形成並曝露出多個閘極電極與曝露出第一晶圓，以及在該多個閘極電極和第一晶圓上形成間隙壁材料層。在一些實施例中，該方法另包括移除間隙壁材料層的一部分以在該多個閘極電極和曝露出第一晶圓的第一源極溝槽上形成間隙壁層，在第一源極溝槽底部的第一晶圓中形成源極區，在第一源極溝槽中形成部分源極通孔結構，以及平坦化部分源極通孔結構。
在一些實施例中，形成多個電極形成層、第一犧牲源極填充結構和部分源極通孔結構包括將鎢分別沉積到第一電極形成隧道、第一GLS溝槽和第一源極溝槽中，並且形成源極區包括進行離子佈植製程，以將與第一晶圓極性相反的離子佈植到第一晶圓位於第一源極溝槽底部的部分中。
在一些實施例中，移除間隙壁材料層的部分包括進行非等向性蝕刻，以沿著垂直於第一晶圓的方向移除間隙壁材料層的部分，使得第一源極溝槽的寬度小於GLS填充結構的寬度。
在一些實施例中，該方法另包括形成從第一介電填充結構的上表面延伸到該多個閘極電極和周邊元件的多個第一通孔，以及形成從第二介電填充結構的上表面延伸到第二晶圓的多個第二通孔。該多個第二通孔中的每一個的位置可以對應於該多個第一通孔中的不同一個的位置。
在一些實施例中，形成從第一介電填充結構的上表面延伸到多個閘極電極和周邊元件的多個第一通孔包括移除第一介電填充結構的部分，以形成從第一介電填充結構的上表面延伸到該多個閘極電極以及周邊元件的源極與汲極區和閘極區的該多個第一通孔。
在一些實施例中，該方法另包括在該多個第一通孔和該多個第二通孔中填充通孔形成材料，以分別形成該多個第一通孔結構和該多個第二通孔結 構，以及平坦化第一晶圓的上表面和第二晶圓的上表面，以曝露該多個第一通孔結構中的每一個、該多個第二通孔結構中的每一個、第一連接層、第二連接層、GLS填充結構和部分源極通孔結構。
在一些實施例中，將第一晶圓和第二晶圓接合以沿著垂直於第一晶圓表面的方向將該多個第一半導體通道中的每一個與該多個第二半導體通道中的相應一個鄰接進而形成多個鄰接半導體通道包括：對第一晶圓的上表面和第二晶圓的上表面中的至少一個進行處理；將第一晶圓的上表面上的該多個第一通孔結構中的每一個對準第二晶圓的上表面上的該多個第二通孔結構中的相應一個；以及將混成接合製程應用於覆晶接合第一晶圓的上表面和第二晶圓的上表面，使得該多個第一通孔結構中的每一個連接到該多個第二通孔結構中的相應一個，以形成多個鄰接通孔結構，第一連接層連接到第二連接層，且部分源極通孔結構沿著垂直於第一晶圓表面的方向連接到GLS填充結構。
在一些實施例中，該方法另包括移除第二晶圓的頂部，以曝露多個第二通孔結構、另一摻雜磊晶層和GLS填充結構，沿著垂直於第二晶圓表面的方向蝕刻多個其它犧牲材料層和多個其它絕緣材料層，以形成具有多個其它階梯的第二階梯結構。各其它階梯可以包括另一犧牲層和另一絕緣層。該方法還可以包括在第二階梯結構上形成第三介電填充結構，並平坦化第三介電填充結構。
在一些實施例中，該方法另包括移除GLS填充結構以曝露部分源極通孔結構，移除多個其它犧牲層以形成與第二GLS溝槽連接的多個第二電極形成隧道，形成第三導電材料結構以填充第二GLS溝槽和多個第二電極形成隧道，並形成與另一源極填充結構連接的多個第二電極形成層，以及平坦化第三導電材料結構。
在一些實施例中，該方法另包括移除另一源極填充結構以曝露第二GLS溝槽的側壁和底部，並形成多個其它閘極電極，在第二GLS溝槽的側壁和底 部上形成另一間隙壁材料層，以及移除另一間隙壁材料層的一部分以形成曝露出部分源極通孔結構的第二源極溝槽。在一些實施例中，該方法另包括在第二源極溝槽中填充另一通孔形成材料，以連接部分源極通孔結構，並在第一源極溝槽和第二源極溝槽中形成源極通孔結構，以及平坦化源極通孔結構的上表面。
在一些實施例中，該方法另包括形成從第三介電填充結構的上表面延伸到該多個其他閘極電極的多個第三通孔，在該多個第三通孔中填充第三通孔形成材料以形成多個第三通孔結構，平坦化該多個第三通孔結構中的每一個的上表面，以及進行離子佈植製程以摻雜另一磊晶層並在另一磊晶層中形成接觸區。
在一些實施例中，記憶體裝置包括沿著垂直於基底表面的方向堆疊在基底上的多個階梯結構。該多個階梯結構可以位於基底上的介電填充結構中，並且該多個階梯結構中的每一個可以包括透過多個絕緣層分隔開且沿著平行於基底表面的方向延伸的多個閘極電極。在一些實施例中，記憶體裝置另包括從該多個階梯結構中的第一階梯結構的上表面延伸穿過該多個階梯結構進入基底的半導體通道、延伸穿過介電填充結構並連接到多個階梯結構中的每一個的該多個閘極電極的周邊通孔結構的第一部分、以及延伸穿過介電填充結構並連接到位於基底上且與多個階梯結構相鄰的周邊元件的周邊通孔結構的第二部分。
在一些實施例中，半導體通道包括多個半導體子通道，並且該多個半導體子通道中的每一個位於該多個階梯結構中的不同一個階梯結構中，並且透過相鄰階梯結構之間的連接層彼此連接。
在一些實施例中，連接層包括摻雜多晶矽層。
在一些實施例中，記憶體裝置另包括位於與半導體通道相鄰的基底中的源極區以及位於半導體通道頂部的汲極區。汲極區和源極區各自可包括摻 雜單晶矽層。
在一些實施例中，連接層的摻質極性與源極區和汲極區的摻質極性相同。
在一些實施例中，周邊通孔結構的第一部分連接到字元線訊號，周邊通孔結構的第二部分連接到周邊元件的源極電極、汲極電極和閘極電極。
在一些實施例中，半導體通道包括記憶體層、位於記憶體層上的穿隧介電層、位於穿隧介電層上的半導體通道層以及位於半導體通道層上的介電核心層。
在一些實施例中，記憶體層包括摻雜多晶矽層，穿隧介電層包括氧化矽層、氮化矽層和另一氧化矽層的組合，半導體通道層包括多晶矽層，介電核心層包括氧化矽層。
在一些實施例中，記憶體裝置另包括與位於半導體通道底部的基底連接的第一磊晶半導體層。第一磊晶半導體層的上表面可以位於來自基底的第一閘極電極和第二閘極電極之間。在一些實施例中，記憶體裝置另包括位於半導體通道頂部的第二磊晶半導體層。第二磊晶半導體層的底表面可以位於來自該多個階梯結構中的第一階梯結構的上表面的第一閘極電極和第二閘極電極之間。
在一些實施例中，記憶體裝置另包括從多個階梯結構中的第一個階梯結構的上表面延伸到源極區的源極通孔結構。源極通孔結構可以連接到源極線。
在一些實施例中，介電填充結構和絕緣層包括氧化矽，且閘極電極和源極通孔結構包括鎢。
在一些實施例中，記憶體裝置另包括位於汲極區上的接觸區。接觸區可以連接到位元線。
110、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800:基座晶圓
120、310、410、510、610、710、810、910、1010、1110、1210、1310、1710、1810:接合晶圓
111、121、322、332:基底
112、122、212:陣列區域
113、123、213、320-2、330-2:周邊區域
210:晶圓
212-2:第一階梯區域
212-3:第二階梯區域
212-1:通道區域
214:半導體子通道
215:源極通孔
216:閘極電極
2800:製作製程
321、331、321-1、321-2、331-1、331-2、521、2131:絕緣層
324:電晶體、周邊元件
323:源極與汲極電極
420、430、530:介電材料堆疊、介電質堆疊
421、431、531:絕緣材料層
422、432、532:犧牲材料層
520:第一階梯結構
523:絕緣體部分
522、827-1、827-2、937-1、937-2、2132:犧牲層
624、634:介電填充結構
725、735:初始子通道孔
620、630:堆疊結構
826、836:通道磊晶部分
825:第一子通道孔
835:第二子通道孔
927、937:記憶體層
926、936:穿隧介電層
1028、1038:半導體通道層
1029、1039:介電核心
1058:第一半導體子通道
1024、1034:介電蓋層
1068:第二半導體子通道
1128:第一連接層
1138:第二連接層
1225:第一GLS溝槽
1235:第二GLS溝槽
1326:第一電極形成隧道
1335:GLS填充結構
1424:第一導電材料結構
1425:第一犧牲源極填充結構
1426:第一電極形成層
1526、2534:閘極電極
1528、2528:間隙壁層
1525:第一源極溝槽
1627:源極區
1625:部分源極通孔結構
1722、1722-1、1722-2:第一通孔
1732、1732-1、1732-2:第二通孔
1822、1822-1、1822-2:第一通孔結構
1832、1832-1、1832-2:第二通孔結構
1900、2000、2100、2200、2300、2400、2500、2600、2700:鍵合晶圓
1923:鄰接連接層
1940:鄰接半導體通道
1922、1922-1、1922-2:鄰接通孔結構
1934:鄰接介電填充結構
1920:多堆疊結構
2130:第二階梯結構
2133:階梯
2232:第三介電填充結構
2235:頂部GLS溝槽
2334:第二電極形成隧道
2434:第二電極形成層
2435:第二犧牲源極填充結構
2535:第二源極溝槽
2635:源極通孔結構
2722:第三通孔結構
2737:接觸區
d1、d2:寬度
D1、D2、d3、d4:寬度/直徑
在結合圖式閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應注意的是，根據業界中的通用做法，各種特徵沒有按比例繪製。事實上，為了清楚的說明和討論，各種特徵的尺寸可以任意增加或縮小。除非明確描述或以其他方式清楚地指示元件的不重複，不然元件的多個範例可以被複製，其中元件的單個範例被繪示出。
第1圖依據本揭露的一些實施例繪示出基座晶圓與接合晶圓的俯視圖。
第2圖依據本揭露的一些實施例繪示出基座晶圓、接合晶圓與鍵合晶圓的不同區域的俯視圖。
第3A-18A圖分別依據本揭露的一些實施例繪示出一示例製作製程在不同階段的基座晶圓沿著A-A'方向的剖面圖。
第3B-18B圖分別依據本揭露的一些實施例繪示出一示例製作製程在不同階段的接合晶圓沿著A-A'方向的剖面圖。
第12C-18C圖分別依據本揭露的一些實施例繪示出一示例製作製程在不同階段的基座晶圓沿著B-B'方向的剖面圖。
第12D-18D圖分別依據本揭露的一些實施例繪示出一示例製作製程在不同階段的接合晶圓沿著B-B'方向的剖面圖。
第19A-27A圖分別依據本揭露的一些實施例繪示出一示例製作製程在不同階段的鍵合晶圓沿著A-A'方向的剖面圖。
第19B-27B圖分別依據本揭露的一些實施例繪示出一示例製作製程在不同階段的鍵合晶圓沿著B-B'方向的剖面圖。
第28A圖與第28B圖依據一些實施例繪示形成3D記憶體裝置的一示例製作製 程。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及配置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面(on)」、「在...上方(above)」及「在...之上(over)」的含義應該以最寬泛的方式來解釋，使得「在...上」不僅意味著「直接在」某物「上」，而且還包括在某物「上」且兩者之間具有中間特徵或中間層，並且「在...上方」或「在...之上」不僅意味著「在」某物「上方」或在某物「之上」的含義，而且還可以包括其「在」某物「上方」或「之上」且其間沒有中間特徵或中間層(即，直接在某物上)的含義。
此外，為了便於描述，可以在說明書使用諸如「在...之下(beneath)」、「在...下方(below)」、「較低(lower)」、「在...上方(above)」、「較高(upper)」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或步驟中的元件的不同方位或方向。該元件可以其他方式定向(例如以旋轉90度或以其它方向來定向)，並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以設置於該連續結構的上表面及下表面之間或在該連續結構的上表面及下表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層(其中形成有接觸、互連線及/或通孔)以及一個或多個介電層。
如本文所使用的，術語「名義上(nominal)/名義上地(nominally)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象 半導體裝置相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化(例如，該數值的±10%、±20%或±30%)。
本文所使用的術語「3D記憶體裝置(3D memory device)」是指在橫向基底上具有垂直方向串列的記憶體單元電晶體(本文稱為「記憶體串」，例如反及串(NAND string))，因此記憶體串是相對於基底沿著垂直方向延伸。本文所用的術語「垂直/垂直地」是指名義上垂直於基底之橫向表面。
在本揭露中，為便於描述，「層」用於意指沿著垂直方向約略相同高度的元件。舉例來說，字元線與其下方的閘極介電層可意指為「一層」，犧牲層與其下方絕緣層可共同意指為「一層」，字元線與其下方的絕緣層可共同意指為「一層」，約略相同高度的字元線可意指為「字元線的一層」或類似含意，且以此類推。
三維NAND記憶體產業的趨勢包括降低元件尺寸與簡化製程。在多堆疊3D記憶體裝置中，多堆疊的字元線(控制閘極)沿著垂直基底上表面的方向排列。「堆疊」意指沿著指定方向排列的物件的堆積。這些字元線被排列，以形成多堆疊的階梯結構。儲存資料的記憶體單元是嵌入在字元線的堆疊中，且形成穿過字元線堆疊的半導體通道。這樣的結構允許更多的記憶體單元形成在一單元區域中。
在本揭露中，術語「階梯結構」、「台階空腔結構」或類似的是指具有階梯表面的結構。「階梯表面」可以指包括至少兩個水平表面(例如，沿著x-y平面)和至少兩個(例如，第一和第二)垂直表面(例如，沿著z軸)，使得每個水平表面鄰接於從水平表面的第一邊緣向上延伸的第一垂直表面，並且鄰接於從水平表面的第二邊緣向下延伸的第二垂直表面。「台階」或「階梯」可以指在一組相鄰表面的高度中的垂直位移。
在形成3D NAND記憶體裝置中的趨勢包括增加沿著垂直基底上表面的方向上所形成的記憶體單元的數量，以提高儲存容量。形成具有增加數量的記憶體單元的3D NAND記憶體裝置的方法包括增加閘極電極(字元線)的數量及/或增加沿著垂直基底上表面的方向的半導體通道的長度。
為了形成增加數量的閘極電極，可形成增加數量的犧牲層及/或絕緣層，且犧牲層可被導電材料取代，以形成閘極電極。反覆交替設置的增加數量的犧牲層與絕緣層會增加犧牲層與絕緣層之間的薄膜應力，損壞薄膜品質，以及造成潛在的晶圓彎曲，因此影響微影製程的精準度。
並且，為了形成從頂階梯結構的上表面延伸至基底中的半導體通道，可形成從頂階梯結構的上表面延伸至基底中的通道孔。半導體通道的長度增加可能需要形成更長的通道孔。從上階梯結構延伸至基底中的較長通道孔的形成可以導致形成高深寬比(例如，通道孔的長度與底部寬度的比例)的通道孔。具有高深寬比的通道孔可以具有不均勻的形狀(例如，從通道孔的頂部到底部寬度減小)，並導致後續形成的半導體通道的不均勻。因此，圍繞半導體通道形成的記憶體單元可能具有不均勻的電性特性。
本揭露提供一種3D記憶體裝置以及形成所述3D記憶體裝置的製作方法。3D記憶體裝置可透過將兩個或更多個晶圓接合而形成(例如，基座晶圓與接合晶圓)。各晶圓可包括階梯結構(也可稱為介電質堆疊)與形成於其中的多個半導體子通道。3D記憶體裝置的半導體通道可以透過對準並鄰接兩個或更多個基底的半導體子通道。在頂階梯結構下的階梯結構的閘極電極(例如字元線)可在接合製程之前形成。周邊元件，例如互補金屬氧化物半導體(CMOS)電晶體，可在接合製程之前形成在一個或多個晶圓上(例如，基座晶圓)。連接周邊元件與3D記憶體裝置的其他部分的通孔結構可在接合製程之後形成。所揭露的元件與方法可避免在相同基底上形成大量不合需求的犧牲層/絕緣層，並避免形成高深寬 比的半導體通道。藉此，3D記憶體裝置的製作可簡化，且半導體通道可具有較高的均勻性。
第1圖依據一些實施例繪示出基座晶圓110與接合晶圓120的俯視圖。基座晶圓110與接合晶圓120可各自包括基底111與121，其提供用於在基底111與121上形成其他結構的製作基座。元件112與122各自為基座晶圓111與接合晶圓121個別的陣列區域。周邊元件，例如CMOS電晶體，可形成於基座晶圓111的周邊區域113中，且通孔結構可形成至延伸穿過周邊區域113與123。周邊區域113可鄰接陣列區域112，且周邊區域123可鄰接陣列區域122。從基座晶圓111指向接合晶圓121的箭頭代表兩基底彼此接合的區域。在一示例中，基座晶圓110的陣列區域112可與接合晶圓120的陣列區域122接合，且基座晶圓110的周邊區域113可與接合晶圓120的陣列區域123接合。
為示例的目的，在本揭露中描述兩個基底(例如，基座晶圓與接合晶圓)。在各種實施例中，可使用所揭露的方法製作並接合超過兩基底。接合形成3D記憶體裝置的基底的數量應不受限於本揭露的實施例。
第2圖繪示出晶圓210的俯視圖。晶圓210可以代表第1圖的基座晶圓110及/或接合晶圓120。晶圓210還可以表示由兩個或更多個晶圓(例如，基座晶圓和接合晶圓)形成的接合晶圓。晶圓210可以被分成陣列區域212和周邊區域213。陣列區域212可以包括一第一階梯區域212-2、一第二階梯區域212-3以及位於第一階梯區域212-2與第二階梯區域212-3之間的通道區域212-1。閘極電極216可以在第二階梯區域212-3、通道區域212-1與第一通道區域212-2中沿著x軸延伸。在一些實施例中，階梯(未示出)形成在第一階梯區域212-2與第二階梯區域212-3中，並且半導體子通道214形成在通道區域212-1中。源極通孔215可以在半導體通道之間沿著x軸延伸。為了便於描述，透過採用沿著A-A’方向和B-B’方向的剖面圖來說明所揭露的3D記憶體裝置的結構和製作製程。在本揭露中，x軸和 y軸表示平行於晶圓(例如，基座晶圓或接合晶圓)上表面的方向，z軸表示垂直於晶圓上表面的方向。術語「水平」可以與「沿著x軸」、「沿著y軸」或「沿著x-y平面」互換使用。術語「垂直」可以與「沿z軸」互換使用。為了便於描述，在本揭露中沒有顯示或描述其它結構，例如在晶圓中形成的支撐柱(例如晶圓的階梯結構)。
第3A-18A圖與第3B-18B圖繪示出一示例製作製程在不同階段的基座晶圓與接合晶圓(沿著A-A’方向)的示例結構。第12C-18C圖與第12D-18D圖繪示出一示例製作製程在不同階段的基座晶圓與接合晶圓(沿著B-B’方向)的示例結構。第19A-27A圖與第19B-27B圖繪示出一示例製作製程在不同階段的基座晶圓與接合晶圓(沿著A-A’方向與沿著B-B’方向)的示例結構。第28A圖與第28B圖依據本揭露的實施例繪示形成3D記憶體裝置的一示例製作製程2800。3D記憶體裝置的結構與形成3D記憶體裝置的製作製程描述於本揭露的第3-28圖中。
參考第28A圖，在製作製程的開始，可提供基座晶圓與接合晶圓(S2801)。第3A圖與第3B圖繪示出基座晶圓300與接合晶圓310的對應結構。
如第3A圖與第3B圖所示，可提供基座晶圓300與接合晶圓310。基座晶圓300可包括基底322與位於基底322上的絕緣層321。基座晶圓300也可包括一個或多個周邊元件，例如在基底322上且被絕緣層321覆蓋的電晶體324(例如CMOS電晶體)。電晶體324可具有位於基底322中的源極與汲極電極323以及位於電晶體頂部的閘極電極。接合晶圓310可包括基底322與位於基底332上的絕緣層331。基座晶圓300與接合晶圓310可各自被區分為陣列區域212與周邊區域213。周邊元件324可形成於周邊區域213中。絕緣層321-1的第一部分可位於陣列區域212上，且絕緣層321-2的第二部分可位於周邊區域213上。絕緣層331-1的第一部分可位於陣列區域212上，且絕緣層331-2可位於周邊區域213上。在後續的製作製程中，半導體通道可形成於陣列區域212中，且通孔結構可形成於陣列區域212 與周邊區域320-2與330-2。陣列區域212包括通道區域(例如相同或類似於通道區域212-1)、第一階梯區域(例如相同或類似於第一階梯區域212-2)、以及一第二階梯區域(例如相同或類似於第二階梯區域212-3)。絕緣層321-1與331-1的第一部分可形成各自的閘極絕緣層的堆疊。為便於觀看，周邊區域213與陣列區域212在本揭露的其他圖式中並未標示。
在一些實施例中，基底322與332各自包括任何適合用於形成三維記憶體裝置的材料。舉例來說，基底322與332各自包括矽、矽鍺、碳化矽、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、玻璃、氮化鎵、砷化鎵、及/或其他適合的III-V族化合物。絕緣層321與331可包括任何適合用於在記憶體裝置的不同部分之間提供適當絕緣的絕緣材料。在一些實施例中，絕緣層321與331包括氧化矽。
參考第28A圖，在提供基座晶圓與接合晶圓之後，介電材料堆疊可形成於各自的絕緣層上(S2802)。第4A圖與第4B圖繪示對應的基座晶圓400與接合晶圓410的結構。
如第4A圖與第4B圖所示，基座晶圓400可以包括形成在絕緣層321上(例如，在絕緣層321-1的第一部分和絕緣層321-2的第二部分上)的介電材料堆疊420(例如，第一介電材料堆疊420)，並且接合晶圓410可以包括形成在絕緣層331上(例如，在絕緣層331的第一部分上)的介電材料堆疊430(例如，第二介電材料堆疊430)。第一和第二介電材料堆疊420和430可以各自包括沿著垂直於相應基底表面的方向(例如，沿著z軸)交替排列的多個犧牲材料層和絕緣材料層(例如，一個犧牲材料層位於兩個絕緣材料層之間，反之亦然)。換句話說，第一和第二介電材料堆疊420和430可以各自包括多個介電質對，各介電質對具有介電材料層和絕緣材料層。例如，元件421和431可以代表絕緣材料層，元件422和432可以包括犧牲材料層。為了便於說明，在本揭露的圖式中繪示出有限數量的介電質對(例如，5對)來描述結構。在各種實施例中，第一和第二介電材料堆疊420和430 均可包括所需數量的介電質對。例如，介電質對的數量可以是32、64或96。介電材料層的具體數量不應受到本揭露的實施例的限制。
第一和第二介電材料堆疊420和430均可透過使用任何適合的沉積方法形成。例如，透過交替沉積絕緣材料層421和犧牲材料層422，可以在絕緣層321上形成第一和第二介電材料堆疊420。犧牲材料層422和絕緣材料層421可以具有相同或不同的厚度。犧牲材料層422可以包括不同於絕緣材料層421的任何適合的材料。在一些實施例中，犧牲材料層422可以包括多晶矽、氮化矽、多晶鍺及/或多晶鍺矽。在一些實施例中，犧牲材料層422包括氮化矽。絕緣材料層421可以包括任何適合的絕緣材料，例如氧化矽。犧牲材料層422和絕緣材料層421的沉積可以包括任何適合的沉積方法，例如電漿輔助CVD(PECVD)、濺射、原子層沉積(ALD)、物理氣相沉積(PVD)等。
參考第28A圖，在形成介電材料堆疊之後，可以基於基座晶圓的陣列區域上的第一介電材料堆疊，形成一階梯結構，並且可以移除第二階梯區域和周邊區域上的第二介電材料堆疊的部分(S2803)。第5A與5B圖繪示出基座晶圓500和接合晶圓510的對應結構。
如第5A圖所示，基座晶圓500可以包括在陣列區域212上形成的第一階梯結構520(例如，包括通道區域212-1、第一階梯區域212-2與第二階梯區域212-3)，並且可以移除周邊區域213上的第一介電材料堆疊420的一部分。絕緣體部分523可以保持在周邊區域213中和周邊元件324上。絕緣體部分523可以由絕緣層321-2的第二部分的剩餘部分形成。
第一階梯結構520可以透過沿著垂直於基底322表面的方向(例如，沿著z軸)重複圖案化/蝕刻陣列區域212中的第一介電質堆疊420的犧牲材料層422和絕緣材料層421來形成。不同層的介電質對可以被蝕刻，以形成沿著x-y平面延伸的階梯(例如，y方向垂直於x-z平面)。各階梯可以包括絕緣層(例如，元件521) 和配對犧牲層(例如，元件522)。各犧牲層522可以與沿著x軸具有實質上相同的長度/形狀的犧牲層522上的相鄰絕緣層形成一對或一層。每對中犧牲層和絕緣層的蝕刻可以在一個蝕刻製程或不同的蝕刻製程中進行。在形成第一階梯結構520的示例性蝕刻製程中，光阻層可以沿著x-y平面重複修整/蝕刻，並用作蝕刻第一階梯結構520的階梯的蝕刻遮罩。在階梯/台階表面形成之後，可以透過例如灰化移除蝕刻遮罩。在一些實施例中，採用多個光阻層及/或多個蝕刻製程來形成台階表面。如第5A圖所示的示例，曝露出每一層的絕緣層(例如，元件521)。在各種實施例中，在每一對/層中，犧牲層522位於絕緣層521上，且在階梯形成之後被曝露出。可以使用任何適合的蝕刻方法(例如，濕式蝕刻及/或乾式蝕刻)來形成第一階梯結構520。在一些實施例中，犧牲層522包括氮化矽，絕緣層521包括氧化矽，且第一介電質堆疊420的蝕刻包括乾蝕刻。
如第5B圖所示，接合晶圓510可以包括通道區域212-1和第一階梯區域212-2上的介電質堆疊530。可以移除位於周邊區域213和第二階梯區域212-3上的第二介電質堆疊430的部分。位於周邊區域213和第二階梯區域212-3上的第二介電質堆疊430的部分的移除可以包括任何適合的蝕刻方法(例如，濕式蝕刻及/或乾式蝕刻)。在一些實施例中，絕緣層331(例如，包括絕緣層331-1的第一部分和絕緣層331-2的第二部分)可以保留在基底332上。
參考第28A圖，在形成第一階梯結構和介電質堆疊之後，在第一階梯結構和介電質堆疊上形成一介電填充結構(S2804)。第6A圖和第6B圖繪示出基座晶圓600和接合晶圓610的對應結構。
如第6A圖和第6B圖所示，可以在基座晶圓600的陣列區域212和周邊區域213中形成第一介電填充結構624，因此第一階梯結構520位於第一介電填充結構624中。第二介電填充結構634可以形成在接合晶圓610的陣列區域212和周邊區域213中，使得介電質堆疊530位於第二介電填充結構634中。第一介電填充 結構624和第二介電填充結構634可以各自填充透過移除相應介電材料所形成的空間。
第一介電填充結構624和第二介電填充結構634均可透過在相應基底上沉積適合的介電質填充材料來形成。可以進行適合的平坦化方法(例如，化學機械平坦化(CMP)及/或凹陷蝕刻)，以移除覆蓋在相應的第一階梯結構520/介電質堆疊530的最上表面上的任何過量的介電質填充材料。沉積的介電質填充材料的剩餘部分(例如，在第一階梯結構520和介電質堆疊530上)可以分別形成介電填充結構624和634。介電填充結構624可以是向後台階的。在本揭露中，向後台階元件指的是具有台階表面與水平剖面面積的元件，水平剖面面積以距離其上存在該元件的基底的上表面的垂直距離為函數單調地增加。介電填充結構624和634可以包括為相應的第一階梯結構520/介電質堆疊530提供電性絕緣的任何適合的介電質材料，且可以透過任何適合的沉積方法沉積，例如CVD、ALD及/或PVD。在一些實施例中，介電填充結構624和634包括氧化矽，且透過CVD形成。
參考第28A圖，在形成第一和第二介電填充結構之後，可以在基座晶圓和接合晶圓中形成初始子通道孔(S2805)。第7A圖和第7B圖繪示出基座晶圓700和接合晶圓710的對應結構。
如第7A圖和第7B圖所示，可以在基座晶圓700的通道區域212-1中形成多個第一初始子通道孔725，且可以在接合晶圓710的通道區域212-1中形成多個第二初始子通道孔735。在一些實施例中，各第一初始子通道孔725的位置對應於不同的第二初始子通道孔735。第一初始子通道孔725和第二初始子通道孔735中的每一個可以與相應堆疊結構的介電質對相交，並從相應堆疊結構(例如，第一和第二介電填充結構624和634)的上表面延伸到相應基底(例如，基底322和332)中。
第一初始子通道孔725和第二初始子通道孔735可以透過類似或相同 的蝕刻方法形成。例如，第一和第二初始子通道孔725和735可以透過例如使用微影製程在相應的堆疊結構(例如，堆疊結構620和630)上圖案化光阻層，以在圖案化光阻層中形成開口，並進行蝕刻製程，以移除開口曝露出的介電材料來形成。開口的位置可以對應於第一和第二初始子通道孔725和735的位置。蝕刻製程可以包括任何適合的濕式蝕刻及/或乾式蝕刻。在一些實施例中，進行非等向性蝕刻，以垂直地(例如，沿著z軸)移除介電材料。在一些實施例中，第一和第二初始子通道孔725和735在沿著x-z平面上可以具有實質上矩形的剖面形狀。在一些實施例中，第一和第二初始子通道孔725和735在沿著x-z平面上可以具有實質上梯形的剖面形狀。在一些實施例中，由於製作製程的原因，第一和第二初始子通道孔725和735的水平尺寸(例如，沿著x軸)可以例如朝向基底減小。第一和第二初始子通道孔725和735的形狀的任何變化仍在本揭露的範圍內。
參考第7圖，在形成第一和第二初始子通道孔之後，可以在各初始子通道孔的底部形成通道磊晶部分(S2806)。第8A圖和第8B圖繪示出基座晶圓800和接合晶圓810的對應結構。
如第8A圖與第8B圖所示，可以在第一初始子通道孔725的底部形成通道磊晶部分826，並且可以形成第一子通道孔825。通道磊晶部分836可以形成在第二子通道孔735的底部，並且可以形成第二子通道孔835。在一些實施例中，各第一子通道孔825的位置對應於不同的第二子通道孔835的位置。通道磊晶部分(例如，826和836)均可透過適合的沉積製程形成。通道磊晶部分826和836均可用作半導體通道的一部分。
通道磊晶部分826和836可以透過任何適合的沉積製程形成，例如CVD、PVD、低壓CVD(LPCVD)、ALD等。在一示例中，可以進行選擇性磊晶沉積，以在第一和第二初始子通道孔725和735的底部的相應基底(例如，322和332)上磊晶成長半導體材料。在一些實施例中，通道磊晶部分826和836各自包括 磊晶對準(例如，相同晶體取向)相應基底(例如，322和332)中的單晶半導體。在一些實施例中，通道磊晶部分826和836各自包括單晶矽。在一些實施例中，通道磊晶部分826和836中的每一個的上表面可以位於來自相應基底(例如，322或332)的第一犧牲層(例如，827-1或937-1)和來自相應基底(例如，322或332)的第二犧牲層(例如，827-2或937-2)之間。
參考第28A圖，在形成通道磊晶部分之後，可以形成通道形成層的一部分，以填充第一子通道孔和第二子通道孔，且可以蝕刻該部分，以曝露相應的通道磊晶部分(S2807)。第9A圖和第9B圖繪示出基座晶圓900和接合晶圓910的對應結構。
如第9A圖所示，通道形成層可以包括位於第一子通道孔825的側壁上的記憶體層927和位於記憶體層927上的穿隧介電層926。記憶體層927可以捕捉電荷並垂直地(例如，沿著z軸)形成多個電荷儲存區域。穿隧介電層926可以在記憶體層上並被記憶體層圍繞。電荷穿隧可以在適當的電性偏壓下通過穿隧介電層926來進行。
記憶體層927可以形成在第一子通道孔825的側壁上。記憶體層927可以包括電荷捕捉材料，例如介電質電荷捕捉材料(例如氮化矽)及/或導電材料(例如摻雜多晶矽)。在一些實施例中，介電電荷捕捉材料包括氧化矽、氮化矽和氧化矽的多層結構，且可以透過CVD、ALD、PVD及/或其它適合的沉積方法形成。穿隧介電層926可以依序形成在記憶體層927上。穿隧介電層926可包括氧化矽、氮化矽、氮氧化矽、介電金屬氧化物、介電金屬氮氧化物、介電金屬矽酸鹽、合金及/或其它適合的材料。穿隧介電層926可以透過CVD、ALD、PVD及/或其它適合的沉積方法形成。在一些實施例中，穿隧介電層926包括氧化矽，並透過CVD形成。
在形成記憶體層927之前，可以選擇性地在第一子通道孔825的側壁 上形成一個或多個阻擋介電層(未示出)。一個或多個阻擋介電層可以包括第一阻擋層，第一阻擋層包括具有相對高介電常數的介電金屬氧化物層。術語“金屬氧化物”可以包括金屬元素和非金屬元素，例如氧、氮和其它適合的元素。例如，介電金屬氧化物層可以包括氧化鋁、氧化鉿、氧化鑭、氧化釔、氧化鉭、矽酸鹽、氮摻雜化合物、合金等。第一阻擋層可以透過例如CVD、ALD、脈衝雷射沉積(pulsed laser deposition,PLD)、液態源霧化化學沉積(liquid source misted chemical deposition)及/或其它適合的沉積方法來沉積。一個或多個阻擋介電層也還可以包括第二阻擋層，第二阻擋層包括位於介電金屬氧化物上的另一個介電層。另一介電層可以不同於介電金屬氧化物層。另一介電層可以包括氧化矽、具有與第一阻擋層不同的組成的介電金屬氧化物、氮氧化矽、氮化矽及/或其它適合的介電材料。第二阻擋層可以透過例如低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、ALD、CVD及/或其它適合的沉積方法來沉積。在一些實施例中，一個或多個阻擋介電層包括氧化矽，其透過CVD形成。
此外，可以進行蝕刻製程來移除位於第一子通道孔825底部的記憶體層927和穿隧介電層926的一部分，以曝露通道磊晶部分826。可以採用任何適合的蝕刻製程，例如乾蝕刻及/或濕蝕刻，來移除記憶體層927和穿隧介電層926的部分。在一些實施例中，進行非等向性蝕刻，以移除第一子通道孔825底部的記憶體層927和穿隧介電層926的部分。
如第9B圖所示，接合晶圓910的記憶體層937和穿隧介電層936的形成(例如，沉積和蝕刻)可以類似於或相同於第9A圖的記憶體層927和穿隧介電層926，在此不再描述。
參考第28A圖，在形成記憶體層和穿隧介電層之後，可以在各第一和第二子通道孔中填充通道形成層的剩餘部分，以形成第一和第二半導體子通道，且可以在第一和第二半導體子通道上進行平坦化製程。可以在相應的堆疊 結構上形成一介電蓋層(S2808)。第10A圖和第10B圖繪示出基座晶圓1000和接合晶圓1010的對應結構。
如第10A圖所示，通道形成層可以進一步包括半導體通道層1028和介電核心1029。在一些實施例中，半導體通道層1028可以形成在第一子通道孔825中的穿隧介電層926上。半導體通道層1028可以包括一或多層任何適合的半導體材料，例如矽、矽鍺、鍺、III-V族化合物材料、II-VI族化合物材料、有機半導體材料及/或其它適合的半導體材料。半導體通道層1028可以透過適合的沉積方法形成，例如金屬-有機化學氣相沉積(metal-organic chemical vapor deposition,MOCVD)、LPCVD、CVD及/或其它適合的沉積方法。在一些實施例中，半導體通道層1028透過沉積多晶矽層來形成。
進一步而言，介電核心1029可以透過在半導體通道膜上沉積適合的介電質材料，以形成第一半導體子通道1058來形成。介電核心1029可以填充位於第一子通道孔825中心的空間。介電核心1029可以包括適合的介電質材料，例如氧化矽及/或有機矽酸鹽玻璃。介電核心1029可以透過適合的共形沉積方法(例如LPCVD)及/或自平坦化沉積方法(例如旋塗)形成。在一些實施例中，介電核心1029包括氧化矽，且透過LPCVD形成。在一些實施例中，進行適合的平坦化製程(例如CMP及/或凹槽蝕刻)，以移除通道形成層頂部上的任何過量材料。在一些實施例中，透過任何適合的沉積方法，例如CVD，在第一階梯結構上形成介電蓋層1024。
第二半導體子通道1068可以在沉積半導體通道層1038和介電核心1039之後形成，且介電蓋層1034可以形成在第二半導體子通道1068上。在一些實施例中，進行適合的平坦化製程(例如，CMP及/或凹槽蝕刻)，以平坦化上表面第一半導體子通道1058和第二半導體子通道1068。如第10B圖所示，接合晶圓1010的半導體通道層1038與介電核心1039以及介電蓋層1034的形成可以類似於 或相同於第10A圖的半導體通道層1028、介電核心1029和介電蓋層1024，在此不再描述。在一些實施例中，各第一半導體子通道1058的位置對應於不同的第二半導體子通道1068的位置。
參考第28A圖，在第一和第二子通道孔中形成通道形成層之後，可以在各半導體子通道上形成一連接層(S2809)。第11A圖與第11B圖繪示出基座晶圓1100和接合晶圓1110的對應結構。
如第11A圖所示，可以在第一半導體子通道1058上形成第一連接層1128。第一連接層1128可以包括適合的半導體材料，例如多晶矽。在一些實施例中，第一連接層1128包括具有導電類型與第一半導體子通道1058相同的摻雜多晶矽。第一連接層1128可以透過任何適合的方法形成，例如離子佈植及/或半導體材料的沉積。在一些實施例中，進行凹陷蝕刻(例如，濕蝕刻及/或乾蝕刻)，以在第一半導體子通道1058上的介電蓋層1024中形成凹陷區域。凹陷區域可以曝露出第一半導體子通道1058的半導體通道層1028。在一些實施例中，進行適合的沉積製程(例如CVD)，以在凹陷區域中沉積適合的半導體材料(例如多晶矽)。可以進行任何適合的摻雜製程，例如原位摻雜及/或離子佈植，以將第一連接層1128摻雜到適合的摻雜濃度。形成第一連接層1128的半導體材料可以連接到半導體通道層1028。在一些實施例中，進行適合的平坦化製程(CMP及/或凹陷蝕刻)，以平坦化第一連接層1128的上表面。在一些實施例中，第一連接層1128的寬度d1至少與第一半導體子通道1058沿著x軸(或x-y平面)的寬度/直徑D1相同。在一些實施例中，沿著x軸(或x-y平面)，d1大於D1。
如第11B圖所示，在接合晶圓1110的介電蓋層1034中的第二半導體子通道1068上形成的第二連接層1138可以類似於或相同於第11A圖的第一連接層1128，在此不再描述。在一些實施例中，各第一通道層1128的位置對應於不同的第二通道層1138的位置。在一些實施例中，第二連接層1138的寬度d2至少與 第二半導體子通道1068沿著x軸(或x-y平面)的寬度/直徑D2相同。在一些實施例中，沿著x軸(或x-y平面)d2大於D2。
參考第28A圖，在形成第一和第二連接層之後，可以在半導體子通道之間形成第一和第二閘極線狹縫(gate line slit,GLS)溝槽(S2810)。第12A圖和第12B圖繪示出基座晶圓1200和接合晶圓1210沿著x-z平面的對應結構的剖面圖，第12C圖和第12D圖繪示出基座晶圓1200和接合晶圓1210沿著y-z平面的對應結構的剖面圖。
如第12A-12D圖所示，可以沿著y方向在第一半導體子通道1058之間形成第一GLS溝槽1225，且可以沿著y方向在第二半導體子通道1068之間形成第二GLS溝槽1235。第一GLS溝槽1225和第二GLS溝槽1235可以各自曝露出各自的基底322與332。第一和第二GLS溝槽1225與1235均可透過適合的蝕刻製程(例如，乾蝕刻及/或蝕刻)形成。在一些實施例中，進行非等向性乾蝕刻，以移除基座晶圓1200和接合晶圓1210的部分(例如，基座晶圓1200的第一階梯結構和接合晶圓1210的介電質堆疊)，直到基底322和332被曝露出。在一些實施例中，絕緣層521和犧牲層522被曝露在第一GLS溝槽1225中(例如，在第一GLS溝槽1225的側壁上)，並且絕緣材料層531和犧牲材料層532被曝露在第二GLS溝槽1235中(例如，在第二GLS溝槽1235的側壁上)。
參考第28A圖，在形成第一和第二GLS溝槽之後，可以移除基座晶圓的犧牲層，且可以在第二GLS溝槽中填充GLS填充結構(S2811)。第13A圖與第13B圖繪示出基座晶圓1300和接合晶圓1310沿著x-z平面的對應結構的剖面圖，第13C圖與第13D圖示出了基座晶圓1300與接合晶圓1310沿著y-z平面的對應結構的剖面圖。
如第13A圖和第13C圖所示，可以使用適合的等向性蝕刻製程(例如，濕式蝕刻及/或乾式蝕刻)移除犧牲層522。可以透過移除犧牲層522來形成第一電 極形成隧道1326。第一電極形成隧道1326可以水平延伸(例如，沿著y方向)並連接到第一GLS溝槽1225。
如第13B圖與第13D圖所示，可以在第二GLS溝槽1235中填充GLS填充結構1335。可以進行適合的平坦化製程(例如CMP及/或凹陷蝕刻)，以移除接合晶圓1310頂部上的GLS填充結構1335的任何過量材料。GLS填充結構1335可以包括具有足夠剛性的任何適合的結構。在一些實施例中，GLS填充結構1335包括多晶矽，其可以透過任何適合的沉積製程形成，例如CVD、PVD、ALD及/或LPCVD。
參考第28A圖，在形成第一電極形成隧道和GLS填充結構之後，可以在第一電極形成隧道與第一GLS溝槽中填充適合的導電材料(S2012)。第14A圖繪示出基座晶圓1400沿著x-z平面的剖面圖，第14C圖繪示出基座晶圓1400沿著y-z平面的剖面圖。在此步驟中，可以不對接合晶圓1310進行任何步驟，且第14B圖和第14D圖可以分別與第13B圖和第13D圖相同。
如第14A圖和第14C圖所示，可以在第一電極形成隧道1325和第一GLS溝槽1225中填充適合的第一導電材料，且可以在第一電極形成隧道1325與第一GLS溝槽1225中形成第一導電材料結構1424。具體來說，可以在第一GLS溝槽1225中形成第一犧牲源極填充結構1425，且可以在第一電極形成隧道1325中形成多個第一電極形成層1426。第一犧牲源極填充結構1425可以連接到多個第一電極形成層1426。第一導電材料可以包括用於形成基座晶圓1400的閘極電極的任何適合的材料，且可以透過任何適合的沉積方法沉積，例如CVD、PVD、濺射、電子束PVD等。例如，第一導電材料可以包括鎢、鋁、鈷、多晶矽與銅中的一種或多種。在一些實施例中，第一導電材料包括鎢，並透過CVD沉積。
參考第28A圖，在形成源極填充結構和第一電極形成層之後，可以移除第一犧牲源極填充結構，以形成並曝露出基座晶圓的閘極電極與基底，且可 以在閘極電極上形成間隙壁層，並曝露出基座晶圓的基底(S2813)。第15A圖繪示出基座晶圓1500沿著x-z平面的剖面圖，第15C圖繪示出基座晶圓1500沿y-z平面的剖面圖。在此步驟中，可以不對接合晶圓1310進行任何步驟，且第15B圖和第15D圖可以分別與第13B圖和第13D圖相同。
如第15A圖和第15C圖所示，第一犧牲源極填充結構1425可以透過適合的蝕刻製程(例如，乾蝕刻及/或濕蝕刻)移除，並且在第一電極形成層1426與第一犧牲源極填充結構1425斷開之後，可以從第一電極形成層1426形成多個閘極電極1526。閘極電極1526可以被曝露出。在一些實施例中，基底322可以被曝露出。此外，由於移除了第一犧牲源極填充結構1425，可以在被曝露的閘極電極1526與基底322的被曝露部分上形成間隙壁材料層(例如，在多個閘極電極1526和基底322上)。可進行適當的蝕刻製程(例如，乾蝕刻及/或濕蝕刻)，以移除間隙壁材料層的部分，以曝露出基底322。間隙壁層1528可以形成在閘極電極1526上，且第一源極溝槽1525可以被間隙壁層1528和基底322圍繞。在一些實施例中，第一源極溝槽1525沿著y軸的寬度/直徑d3(或第一源極溝槽1525沿x-y平面的剖面面積)小於GLS填充結構1335沿著y軸的寬度/直徑d4(或GLS填充結構1335沿著x-y平面的剖面面積)。
間隙壁材料層可以包括任何適合的絕緣材料，例如氧化矽，且可以透過任何適合的沉積方法形成，例如CVD、PVD、ALD等。在一些實施例中，移除第一犧牲源極填充結構1425與間隙壁材料層的部分的蝕刻製程包括垂直性蝕刻(例如，沿著z軸)的非等向性乾蝕刻。
參考第28B圖，在基座晶圓中形成第一源極溝槽和間隙壁層之後，可以在第一源極溝槽底部的基底中形成源極區，且可以在第一源極溝槽中形成部分源極通孔結構(S2814)。第16A圖繪示出基座晶圓1600沿x-z平面的剖面圖，第16C圖繪示出基座晶圓1600沿y-z平面的剖面圖。在此步驟中，可以不對接合晶 圓1310進行任何步驟，且第16B圖和第16D圖可以分別與第13B圖和第13D圖相同。
如第16A圖和第16C圖所示，可以在基底322中的第一源極溝槽1525的底部形成源極區1627，且可以在第一源極溝槽1525中形成部分源極通孔結構1625。在一些實施例中，部分源極通孔結構1625形成與源極區1627接觸的接觸，並透過間隙壁層1528與閘極電極1526絕緣。源極區1627可以透過形成摻雜極性與基底322的摻雜極性相反的摻質的任何適合的方法形成。例如，源極區1627可以透過將摻雜極性與基底322相反的摻質佈植到基底322中的離子佈植製程及/或在基底322上磊晶成長源極區1627的磊晶沉積製程形成。在一些實施例中，源極區1627透過離子佈植製程形成。部分源極通孔結構1625可以包括用於形成源極接觸/通孔的任何適合的源極形成材料，且可以透過任何適合的沉積方法沉積，例如CVD、PVD、濺射、電子束PVD等。例如，部分源極通孔結構1625可以包括鎢、鋁、鈷、多晶矽和銅中的一種或多種。在一些實施例中，部分源極通孔結構1625包括鎢，並透過CVD沉積。在一些實施例中，使用適合的平坦化製程(例如CMP及/或凹陷蝕刻)來移除位於部分源極通孔結構1625的上表面處的任何過量材料。
參考第28B圖，在基座晶圓中形成部分源極通孔結構和源極區之後，可以在基座晶圓中形成從第一介電填充結構的上表面延伸到閘極電極和周邊元件的多個第一通孔，且可以在接合晶圓中形成從第二介電填充結構的上表面延伸到基底的多個第二通孔(S2815)。第17A圖和第17B圖繪示出基座晶圓1700和接合晶圓1710沿著x-z平面的對應結構的剖面圖，第17C圖和第17D圖繪示出基座晶圓1700和接合晶圓1710沿著y-z平面的對應結構的剖面圖。
如第17A-17D圖所示，可以在基座晶圓1710的第一介電填充結構624中形成多個第一通孔1722，且可以在第二介電填充結構634中形成多個第二通孔 1732。在一些實施例中，第一通孔1722-1的第一部分形成在第二階梯區域212-3中，第一通孔1722-2的第二部分形成在周邊區域213中。在一些實施例中，第二通孔1732-1的第一部分形成在第二階梯區域212-3中，且第二通孔1732-2的第二部分形成在周邊區域213中。
第一通孔1722-2的第一部分可以從第一介電填充結構624的上表面延伸到基座晶圓1700的閘極電極1526，第一通孔1722-2的第二部分可以從第一介電填充結構624的上表面延伸到周邊元件324。在一些實施例中，第一通孔1722-1的第一部分中的至少一個連接到一個閘極電極1526。在一些實施例中，第一通孔1722-2的第二部分中的至少一個連接到周邊元件324的源極電極、汲極電極和閘極電極中的每一個。在一些實施例中，第二通孔1732的第一和第二部分(例如，1732-1和1732-2)從第二介電填充結構634的上表面延伸到第二階梯區域212-3和周邊區域213中的基底332中。在一些實施例中，各第二通孔1732的位置對應於不同的第一通孔1722的位置。
第一和第二通孔1722和1732可以透過任何適合的方法形成。例如，可以進行適合的蝕刻製程(例如，乾蝕刻及/或濕蝕刻)，以移除第一和第二介電填充結構624和634的部分，進而形成第一和第二通孔1722和1732。在一些實施例中，進行非等向性乾蝕刻製程，以形成第一通孔1722和第二通孔1732。
參考第28B圖，在形成第一通孔和第二通孔之後，將通孔形成材料沉積到第一通孔和第二通孔中，以形成多個第一通孔結構和多個第二通孔結構(S2816)。第18A圖和第18B圖繪示出基座晶圓1800和接合晶圓1810沿著x-z平面的對應結構的剖面圖，第18C圖和第18D圖繪示出基座晶圓1800和接合晶圓1810沿著y-z平面的對應結構的剖面圖。
如第18A圖和第18C圖所示，可以將通孔形成材料沉積到第一通孔1722和第二通孔1732中，以形成多個第一通孔結構1822和多個第二通孔結構 1832。在一些實施例中，第一通孔結構1822包括從第一介電填充結構624的上表面延伸到閘極電極1526的第一通孔結構1822-1的第一部分(從第二階梯區域212-3中的第一通孔1722-1形成)，以及從第一介電填充結構624的上表面延伸到周邊元件324的第一通孔結構1822-2的第二部分(從周邊區域213中的第一通孔1722-2形成)。在一些實施例中，第一通孔結構1822-2的第二部分連接到周邊元件324的源極電極、汲極電極和閘極電極。在一些實施例中，第二通孔結構1832包括從第二介電填充結構634的上表面延伸到基底332的第二通孔結構1832-1的第一部分(從第二階梯區域212-3中的第二通孔1822-1形成)，以及從第二填充結構634的上表面延伸到基底332的第二通孔結構1832-2的第二部分(由周邊區域213中的第二通孔1732-2形成)。在一些實施例中，第二階梯區域212-3的各第一通孔結構1822-1的位置對應於第二階梯區域212-3的不同第二通孔結構1832-1的位置，且周邊區域213的各第一通孔結構1822-2的位置對應於周邊區域213的不同第二通孔結構1832-2的位置。
通孔形成材料可以包括用於形成第一和第二通孔結構1822和1832的任何適合的材料，並且可以透過任何適合的沉積方法沉積，例如CVD、PVD、濺射、電子束PVD等。例如，通孔形成材料可以包括導電材料，例如鎢、鋁、鈷、多晶矽和銅中的一種或多種。在一些實施例中，通孔形成材料包括鎢，並透過CVD沉積。在一些實施例中，使用適合的平坦化製程(例如CMP及/或凹槽蝕刻)，以移除第一通孔結構1822及/或第二通孔結構1832上過量的通孔形成材料。在一些實施例中，在基座晶圓1800的上表面和接合晶圓1810的上表面上進行平坦化製程，使得多個第一通孔結構1822中的每一個、多個第二通孔結構1832中的每一個、第一連接層1128中的每一個、第二連接層1138中的每一個、GLS填充結構1335與部分源極通孔結構1625被曝露出。在一些實施例中，第一通孔結構1822的上表面及/或第二通孔結構1832的上表面均與相應介電填充結構(例如， 624和634)的上表面共面。
參考第28B圖，在形成第一和第二通孔結構與平坦化基座晶圓和接合晶圓之後，可以將基座晶圓和接合晶圓接合，以形成鍵合晶圓(S2817)。第19A圖繪示出鍵合晶圓1900沿著x-z平面的對應結構的剖面圖，第19B圖繪示出鍵合晶圓1900沿著y-z平面的剖面圖。
如第19A圖和第19B圖所示，基座晶圓1800和接合晶圓1810可以被接合，以形成鍵合晶圓1900。在一些實施例中，基座晶圓1800的上表面可以與接合晶圓1810的上表面形成覆晶接合，使得各第一連接層1128與對應的第二連接層1138接合。在一些實施例中，各第一半導體子通道1058被對準以鄰接對應的第二半導體子通道1068，使得第一半導體子通道1058和對應/鄰接的第二半導體子通道1068至少實質上沿著z軸對準。因此，基座晶圓1800的記憶體層927、穿隧介電層926、半導體通道層1028和介電核心1029可以至少實質上沿著z軸對準接合晶圓1810的記憶體層937、穿隧介電層936、半導體通道層1038和介電核心1039。接合的第一連接層1128和第二連接層1138可以形成一鄰接連接層1923(例如，3D記憶體裝置的共用源極)，並且接合的第一半導體子通道1058和第二半導體子通道1068可以形成一鄰接半導體通道1940。
透過對準並鄰接第一和第二半導體子通道(例如，1058和1068)，各第一通孔結構1822可以與相應的第二通孔結構1832對準並鄰接(例如，與第二通孔結構1832-1對準並鄰接的第一通孔結構1822-1，以及與第二通孔結構1832-2對準並鄰接的第一通孔結構1822-2)，如此可以形成鄰接通孔結構1922。具體而言，鄰接通孔結構1922可以包括位於第二階梯區域212-3中的鄰接通孔結構1922-1的第一部分以及位於周邊區域213中的鄰接通孔結構1922-2的第二部分。在一些實施例中，鄰接通孔結構1922-1的第一部分將閘極電極1526連接到用於施加閘極電壓的金屬接觸，且鄰接通孔結構1922-2的第二部分將周邊元件324的源極電極、 汲極電極和閘極電極連接到用於施加控制訊號/電壓的金屬接觸。
在一些實施例中，GLS填充結構1335實質上至少與部分源極通孔結構1625對齊並鄰接部分源極通孔結構1625。在一些實施例中，部分源極通孔結構1625沿著y軸的寬度/直徑d3(或者第一源極溝槽1525沿著x-y平面的剖面面積)小於GLS填充結構1335沿著y軸的寬度/直徑d4(或者GLS填充結構1525沿著x-y平面的剖面面積)，且GLS填充結構1335在基底322上的投影與部分源極通孔結構1625在基底322上的投影實質上至少重疊。在一些實施例中，GLS填充結構1335在基底322上的投影實質上覆蓋部分源極通孔結構1625在基底322上的投影。在一些實施例中，第一介電填充結構624與第二介電填充結構634接合，以形成鄰接介電填充結構1934。
在一些實施例中，基座晶圓1800和接合晶圓1800形成多堆疊結構1920，其包括基座晶圓1800和接合晶圓1810的第一階梯結構和介電質堆疊。接合製程可以包括混成接合。混成接合(hybrid bonding)(也稱為“金屬/介電質混成接合”)可以是直接接合技術(例如，在不使用中間層(例如焊料或黏著劑)的情況下在表面之間形成接合)，其同時獲得金屬-金屬接合和介電質-介電質接合。如第19A圖和第19B圖所示，各第一連接層1128與對應的第二連接層1138接觸，第一介電填充結構624與第二介電填充結構634接觸，各第一通孔結構1822與對應的第二通孔結構1832接觸，以此類推。也就是說，可以在基座晶圓1800的上表面和接合晶圓1810的上表面之間形成接合介面。
可以進行任何適合的處理製程來促進/增強基座晶圓1800和接合晶圓1810之間的鍵合。在一些實施例中，對基座晶圓1800的上表面和接合晶圓1810的上表面進行處理製程，以增強接合上表面的鍵合強度。例如，處理過程可以包括電漿處理，以處理基座晶圓1800和接合晶圓1810的上表面，使得可以在基座晶圓1800和接合晶圓1810的上表面之間形成化學鍵。作為另一示例，處理製 程可以進一步包括濕式製程，其處理基座晶圓1800和接合晶圓1810的上表面，使得介電材料(例如，第一介電填充結構624和第二介電填充結構634)可以形成所需的化學鍵，以增強其間的鍵合強度。作為又一示例，處理過程還可包括可在例如約250℃至約600℃的溫度下進行的熱處理。熱處理可引起導電層之間的相互擴散。因此，在接合製程之後，導電層(例如，第一連接層1128和第二連接層1138)可以相互混合。在另一示例中，接合晶圓1810可以被施壓在基座晶圓1800上，以改善/增強接合晶圓1810和基座晶圓1800之間的鄰接表面/部分之間的接觸。
參考第28B圖，在基座晶圓和接合晶圓鍵合之後，可以移除接合晶圓的頂部，以曝露鄰接通孔結構、接合晶圓的通道磊晶部分、鄰接介電填充結構和GLS填充結構(S2818)。第20A圖繪示出鍵合晶圓2000沿著x-z平面的對應結構的剖面圖，第20B圖繪示出鍵合晶圓2000沿y-z平面的剖面圖。
如第20A圖和第20B圖所示，鍵合晶圓2000的頂部可以被移除，以曝露鄰接通孔結構1922(例如，1922-1和1922-2)、接合晶圓的通道磊晶部分836、鄰接介電填充結構1934和GLS填充結構1335。在一些實施例中，鍵合晶圓2000的基底332位於鍵合晶圓2000的頂部，並透過適合的製程移除。例如，可以進行適合的CMP製程及/或凹槽蝕刻，以移除鍵合晶圓2000的頂部。
參考第28B圖，在移除鍵合晶圓的頂部之後，可以形成第二階梯結構(S2819)。第21A圖繪示出鍵合晶圓2100沿著x-z平面的對應結構的剖面圖，第21B圖繪示出鍵合晶圓2100沿著y-z平面的剖面圖。
如第21A圖和第21B圖所示，可以基於介電質堆疊530形成第二階梯結構2130。第二階梯結構2130可包括多個階梯2133，各階梯2133可包括絕緣層2131和犧牲層2132，其從接合晶圓1810的絕緣材料層531和犧牲材料層532的圖案化/蝕刻而形成。第二階梯結構2130的結構和形成可以指第一階梯結構520的結 構和形成，在此不再描述。
參考第28B圖，在形成第二階梯結構之後，可以在第二階梯結構上形成第三介電填充結構(S2820)。第22A圖繪示出鍵合晶圓2200沿著x-z平面的對應結構的剖面圖，第22B圖繪示出鍵合晶圓2200沿著y-z平面的剖面圖。
如第22A圖和第22B圖所示，可以在第二階梯結構2130上形成第三介電填充結構2232，因此第二階梯結構2130位於第三介電填充結構2232中。在一些實施例中，可以進行適合的CMP製程及/或凹陷蝕刻，以移除第三介電填充結構2232的過量的部分，並平坦化第三介電填充結構2232的上表面及/或鍵合晶圓2200的上表面。第三介電填充結構2232的結構和形成可以指第一和第二介電填充結構624和634的結構和形成，在此不再描述。
參考第28B圖，在形成第三介電填充結構之後，可以移除GLS填充結構和第二階梯結構的犧牲層，以形成連接到第二電極形成隧道的頂部GLS溝槽，並曝露部分源極通孔結構(S2821)。第23A圖繪示出鍵合晶圓2300沿著x-z平面的對應結構的剖面圖，第23B圖繪示出鍵合晶圓2300沿著y-z平面的剖面圖。
如第23A圖和第23B圖所示，GLS填充結構1335和犧牲層2132可以被移除，以形成連接到第二電極形成隧道2334的頂部GLS溝槽2235。頂部GLS溝槽2235的底部可以曝露出部分源極通孔結構1625。頂部GLS溝槽2235和第二電極形成隧道2334的結構和形成可以指第一GLS溝槽1225和第一電極形成隧道1326的結構和形成，在此不再描述。
參考第28B圖，在形成頂部GLS溝槽和第二電極形成隧道之後，可以將導電材料沉積到頂部GLS溝槽和第二電極形成隧道中，以形成彼此連接的多個第二電極形成層和一第二犧牲源極填充結構(S2822)。第24A圖繪示出鍵合晶圓2400沿著x-z平面的對應結構的剖面圖，第24B圖示繪出鍵合晶圓2400沿著y-z平面的剖面圖。
如第24A圖和第24B圖所示，可以沉積導電材料，以填充頂部GLS溝槽2235和第二電極形成隧道2334，從而形成多個第二電極形成層2434和第二犧牲源極填充結構2435。導電材料可以包括任何適合用於形成3D記憶體裝置的閘極電極的材料。例如，導電材料可以包括鎢、鋁、鈷、多晶矽和銅中的一種或多種。在一些實施例中，導電材料包括鎢。第二電極形成層2434和第二犧牲源極填充結構2435的結構和形成可以指第一電極形成層1426和第一犧牲源極填充結構1425的結構和形成，在此不再描述。在一些實施例中，進行適合的平坦化製程(例如，CMP及/或凹陷蝕刻)，以移除位於第二犧牲源極填充結構2435的上表面上過量的導電材料層。
參考第28B圖，在形成第二犧牲源極填充結構和第二電極形成層之後，可以移除第二犧牲源極填充結構，以形成並曝露出其他閘極電極和部分源極通孔結構，且可以在其他閘極電極上形成另一間隙壁層，以曝露部分源極通孔結構(S2823)。第25A圖繪示出鍵合晶圓2500沿著x-z平面的對應結構的剖面圖，第25B圖繪示出鍵合晶圓2500沿著y-z平面的剖面圖。
如第25A圖和第25B圖所示，可以移除第二犧牲源極填充結構2435，且可以從第二電極形成層2434形成多個其他閘極電極2534，其透過第二犧牲源極填充結構2435的移除而被曝露出。另外，透過移除第二犧牲源極填充結構2435可曝露出部分源極通孔結構1625。此外，可以在透過移除第二犧牲源極填充結構2435所形成的曝露出的其他閘極電極2534和部分源極通孔結構1625上形成另一間隙壁材料層。可進行適當的蝕刻製程(例如，乾蝕刻及/或濕蝕刻)，以移除另一間隙壁材料層的部分，並曝露出第一源極溝槽1525。另一間隙壁層2528可以形成在其它閘極電極2534上，且第二源極溝槽2535可以被間隙壁層2528和部分源極通孔結構1625圍繞。其他閘極電極2534、第二源極溝槽2535和另一間隙壁層2528的結構和形成可以指閘極電極1526、第一源極溝槽1525和間隙壁層 1528的結構和形成。
參考第28B圖，在形成第二源極溝槽和另一間隙壁層之後，在第二源極溝槽中形成源極形成材料，以與部分源極通孔結構連接並形成源極通孔結構(S2824)。第26A圖繪示出鍵合晶圓2600沿著x-z平面的對應結構的剖面圖，第26B圖繪示出鍵合晶圓2600沿著y-z平面的剖面圖。
如第26A圖和第26B圖所示，可以透過在第二源極溝槽2535中填充與部分源極通孔結構1625連接的源極形成材料來形成源極通孔結構2635。在一些實施例中，源極通孔結構2635形成與源極區1627接觸的接觸，且透過間隙壁層1528和其他間隙壁層2528與閘極電極1526和其他閘極電極2534絕緣。源極形成材料可以是形成部分源極通孔結構1625的相同材料。沉積源極形成材料和形成源極通孔結構2635的結構和形成可以指部分源極通孔結構1625和間隙壁層1528的結構和形成，在此不再描述。在一些實施例中，可以進行適合的平坦化製程(例如CMP及/或凹陷蝕刻)，以移除源極通孔結構2635的上表面上的任何過量的源極形成材料。因此，可以形成從鍵合晶圓2600的上表面延伸到基底322的源極通孔結構2635。
參考第28B圖，在形成源極通孔結構之後，可以在鍵合晶圓中形成從鍵合晶圓的上表面延伸到其他閘極電極的多個第三通孔，且可以在鍵合晶圓頂部的通道磊晶部分中形成接觸區(S2825)。第27A圖繪示出鍵合晶圓2700沿著x-z平面的對應結構的剖面圖，第27B圖繪示出鍵合晶圓2700沿著y-z平面的剖面圖。
如第27A圖和第27B圖所示，可以在鍵合晶圓2700的第三介電填充結構2232中形成多個第三通孔。在一些實施例中，多個第三通孔形成在第一階梯區域212-2中。第三通孔可以從第三介電填充結構2232的上表面延伸到其他閘極電極2534。在一些實施例中，第三通孔中的至少一個連接到一個閘極電極2534。在一些實施例中，第三通孔中的每一個連接到其他閘極電極2534中的一個。
第三通孔可以透過任何適合的方法形成。例如，可以進行適合的蝕刻製程(例如，乾蝕刻及/或濕蝕刻)來移除部分第三介電填充結構2232，以形成第三通孔。在一些實施例中，進行非等向性乾蝕刻製程，以形成第三通孔。此外，通孔形成材料被沉積到第三通孔中，以形成從第三介電填充結構2232的上表面延伸到其他閘極電極2534的多個第三通孔結構。通孔形成材料可以包括用於形成第三通孔結構2722的任何適合的材料。第三通孔結構2722的結構和形成可以指第一和第二通孔結構1822和1832的形成和結構，在此不再描述。
並且，可以在通道磊晶部分836中形成接觸區2737。接觸區2737可以具有高於通道磊晶部分836的摻雜濃度。接觸區2737可以透過任何適合可以形成足夠高摻雜濃度的接觸區2737的方法形成。例如，可以進行凹陷蝕刻，移除各通道磊晶部分836的一部分，且可以進行半導體材料的磊晶成長。可以進行原位摻質成長，以形成所需高摻質濃度的接觸區2737。在另一示例中，可進行離子佈植製程，以將所需劑量/濃度的摻質佈植到通道磊晶部分836中。在一些實施例中，在通道磊晶部分836上進行離子佈植製程，以形成接觸區2737。在一些實施例中，接觸區2737連接到3D記憶體裝置的位元線，且閘極電極1922和第三通孔結構2722連接到3D記憶體裝置的字元線訊號，並且源極通孔結構2635連接到3D記憶體裝置的源極線。
應注意的是，儘管本揭露描述了兩個晶圓(例如，基座晶圓和接合晶圓)的鍵合，鍵合晶圓可以包括任何適合數量的晶圓。例如，可以使用本揭露所揭露的方法接合兩個以上的晶圓。在一些實施例中，一個晶圓可以是基座晶圓，並且多於一個晶圓可以與基座晶圓接合(例如，採用覆晶接合)。各晶圓可以包括嵌入有半導體子通道的階梯結構/介電質堆疊。與基座晶圓接合的晶圓可以經歷薄化/降低厚度，以移除基底，保留與基座晶圓接合的階梯結構/介電質堆疊。可以形成多堆疊3D記憶體裝置。可以在階梯結構/介電質堆疊周圍形成與閘極電極 連接的通孔結構。也可以使用所揭露的方法形成源極區和源極通孔結構。
透過使用所揭露的方法和結構，可以接合所需數量的晶圓，以形成多堆疊3D記憶體裝置。各晶圓可以包括所需數量的介電質對的介電質堆疊。可以更好地控制介電質對的形成，且可以改善膜層品質。介電質對不易受到膜層品質劣化的影響。此外，透過連接較短且單獨形成的半導體子通道所形成的半導體通道可以具有改善的均勻性。
在一些實施例中，用於形成記憶體裝置的方法包括以下步驟。首先，可以在具有周邊元件和與多個第一半導體通道相鄰的多個第一通孔結構的第一晶圓上形成多個第一半導體通道。多個第一半導體通道可以沿著垂直於第一晶圓表面的方向延伸。此外，可以在具有與多個第二半導體通道相鄰的多個第二通孔結構的第二晶圓上形成多個第二半導體通道。多個第二半導體通道可以沿著垂直於第二晶圓表面和周邊通孔結構的方向延伸。此外，第一晶圓和第二晶圓可以被接合，以沿著垂直於第一晶圓表面的方向將多個第一半導體通道中的每一個與多個第二半導體通道中的相應一個鄰接，以形成多個鄰接半導體通道。
在一些實施例中，記憶體裝置包括沿著垂直於基底表面的方向堆疊在基底上的多個階梯結構。多個階梯結構可以位於基底上的介電填充結構中，且多個階梯結構中的每一個可以包括透過多個絕緣層分隔開且沿著平行於基底表面的方向延伸的多個閘極電極。記憶體裝置另包括從多個階梯結構中的第一個階梯結構的上表面延伸穿過多個階梯結構進入基底的半導體通道。記憶體裝置另包括延伸穿過介電填充結構並連接到多個階梯結構中的每一個的多個閘極電極的周邊通孔結構的第一部分，以及延伸穿過介電填充結構並連接到基底上且與多個階梯結構相鄰的周邊元件的周邊通孔結構的第二部分。
前述對具體實施例的描述將如此充分地揭示本揭露的一般特性，以致於在不脫離本揭露的一般概念的情況下，透過應用本領域技術人員的知識， 其他人可以容易地修改及/或適用這些具體實施例的各種應用，而無需過度的實驗。因此，基於本文所提供的教導和指導，這樣的適用和修改意旨在落入所揭露的實施例的等同物的含義和範圍內。應當理解，本文的措辭或術語是出於描述的目的，而不是限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此並非意圖以任何方式限制本揭露內容及所附申請專利範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下申請專利範圍及其均等物來限定。
2700:鍵合晶圓
1923:鄰接連接層
1940:鄰接半導體通道
1922-1、1922-2:鄰接通孔結構
2130:第二階梯結構
2232:第三介電填充結構
2534:閘極電極
2722:第三通孔結構
2737:接觸區
836:通道磊晶部分
322:基底

Claims (19)

  1. 一種形成記憶體裝置的方法，包括：在一第一晶圓上形成多個第一半導體通道，該第一晶圓具有一周邊元件以及與該多個第一半導體通道相鄰的多個第一通孔結構，其中該多個第一半導體通道沿著垂直於該第一晶圓表面的方向延伸；在一第二晶圓上形成多個第二半導體通道，該第二晶圓具有與該多個第二半導體通道相鄰的多個第二通孔結構，其中該多個第二半導體通道沿著垂直於該第二晶圓的表面與一周邊通孔結構的方向延伸；以及將該第一晶圓與該第二晶圓接合，以沿著垂直該第一晶圓表面的方向上將該多個第一半導體通道中的每一個與該多個第二半導體通道中對應的一個鄰接，進而形成多個鄰接半導體通道。
  2. 如請求項1所述的方法，其中：形成多個第一半導體通道包括：在該第一晶圓上形成第一階梯結構；在該第一階梯結構上形成第一介電填充結構；以及在第一階梯結構中形成多個第一半導體通道；以及形成多個第二半導體通道包括：在該第二晶圓上形成一第二介電質堆疊；在該第二介電質堆疊上形成一第二介電填充結構；以及在該第二介電質堆疊中形成該多個第二半導體通道。
  3. 如請求項2所述的方法，其中：形成該第一階梯結構包括： 形成沿著垂直於該第一晶圓表面的方向交替堆疊的多個犧牲材料層和多個絕緣材料層的一第一介電質堆疊；以及沿著垂直於該第一晶圓表面的方向蝕刻該多個犧牲材料層和該多個絕緣材料層，以形成多個階梯，各該階梯包括一犧牲層和一絕緣層，以及形成該第二介電質堆疊包括：沿著垂直於該第二晶圓表面的方向形成多個其他犧牲材料層和多個其他絕緣材料層。
  4. 如請求項3所述的方法，其中：在該第一階梯結構中形成該多個第一半導體通道包括：在該第一階梯結構中形成多個第一通道孔，以曝露該第一晶圓；在該多個第一通道孔中形成一摻雜半導體層，其中該摻雜半導體層的上表面位於來自該第一階梯結構底部的一第一犧牲層與一第二犧牲層之間；以及在該多個第一通道孔中的每一個中填充一通道形成層，以及在該第二介電質堆疊中形成該多個第二半導體通道包括：在該第二介電質堆疊中形成多個第二通道孔，以曝露出該第二晶圓；在該多個第二通道孔中形成另一摻雜半導體層，該另一摻雜半導體層的上表面位於來自該第二介電質堆疊底部的一第一犧牲材料層和一第二犧牲材料層之間；以及在該多個第二通道孔中的每一個中填充另一通道形成層。
  5. 如請求項4所述的方法，其中在該多個第一通道孔中填充該通道形成層與在該多個第二通道孔中填充該另一通道形成層包括：在該多個第一通道孔與該多個第二通道孔中的每一個中形成一記憶體層；在該多個第一通道孔與該多個第二通道孔中的每一個中的該記憶體層上形成一穿隧介電層；蝕刻該記憶體層與該穿隧介電層的一部分，以曝露出在該多個第一通道孔中的每一個中的該摻雜半導體層，以及曝露出在該多個第二通道孔中的每一個中的該另一摻雜半導體層；在該多個第一通道孔與該多個第二通道孔中的每一個中的一蝕刻穿隧介電層以及一蝕刻記憶體層上形成一半導體通道層；以及在該多個第一通道孔和該多個第二通道孔中的每一個上的該半導體通道層上形成一介電核心層，以填充該多個第一通道孔和該多個第二通道孔。
  6. 如請求項5所述的方法，另包括：平坦化該通道形成層與該另一通道形成層中的每一個的上表面；在該通道形成層的平坦化上表面與該另一通道形成層的平坦化上表面上形成一介電蓋層；在位於該通道形成層的平坦化上表面與該另一通道形成層的平坦化上表面上的該介電蓋層中形成一凹陷區域，以至少曝露出該半導體通道層；在該凹陷區域中形成一連接材料層；以及平坦化該連接材料層的上表面，以在該通道形成層上形成一第一連接層以及在該另一通道形成層上形成一第二連接層。
  7. 如請求項2所述的方法，另包括：沿著該多個絕緣層和該多個犧牲層延伸的方向在相鄰的第一半導體通道之間形成一第一閘極線狹縫(GLS)溝槽；沿著該多個其它絕緣材料層和多個其它犧牲材料層延伸的方向在相鄰的第二半導體通道之間形成一第二GLS溝槽；移除該多個犧牲層，以形成與該第一GLS溝槽連接的多個第一電極形成隧道；在該第二GLS溝槽中形成一GLS填充結構；以及平坦化該GLS填充結構。
  8. 如請求項7所述的方法，另包括：在該多個第一電極形成隧道中形成多個第一電極形成層，並在該第一GLS溝槽中形成一第一犧牲源極填充結構；移除第一犧牲源極填充結構，以形成並曝露出多個閘極電極，以及曝露出該第一晶圓；在該多個閘極電極和該第一晶圓上形成一間隙壁材料層；移除該間隙壁材料層的一部分，以在該多個閘極電極和曝露出該第一晶圓的該第一源極溝槽上形成一間隙壁層；在該第一源極溝槽底部的第一晶圓中形成一源極區；在該第一源極溝槽中形成一部分源極通孔結構；以及平坦化該部分源極通孔結構。
  9. 如請求項8所述的方法，另包括： 形成從該第一介電填充結構的上表面延伸到該多個閘極電極和該周邊元件的多個第一通孔；形成從該第二介電填充結構的上表面延伸到該第二晶圓的多個第二通孔，其中該多個第二通孔中的每一個的位置對應於該多個第一通孔中的不同一個的位置；在該多個第一通孔和該多個第二通孔中填充一通孔形成材料填充，以分別形成該多個第一通孔結構和該多個第二通孔結構；以及平坦化該第一晶圓的上表以及該第二晶圓的上表面，以曝露該多個第一通孔結構中的每一個、該多個第二通孔結構中的每一個、該第一連接層、該第二連接層、該GLS填充結構以及該部分源極通孔結構。
  10. 如請求項9所述的方法，其中將該第一晶圓和該第二晶圓接合包括：對該第一晶圓的上表面和該第二晶圓的上表面中的至少一個進行處理；將該第一晶圓上表面上的該多個第一通孔結構中的每一個對準該第二晶圓上表面上的該多個第二通孔結構中的相應一個；以及將混成接合製程應用於覆晶接合該第一晶圓的上表面和該第二晶圓的上表面，使得該多個第一通孔結構中的每一個連接到該多個第二通孔結構中的相應一個，以形成多個鄰接通孔結構，該第一連接層連接到該第二連接層，且該部分源極通孔結構沿著垂直於該第一晶圓表面的方向連接到該GLS填充結構。
  11. 如請求項10所述的方法，另包括：移除該第二晶圓的頂部，以曝露出該多個第二通孔結構、另一摻雜磊晶層和該GLS填充結構； 沿著垂直於該第二晶圓表面的方向蝕刻該多個其它犧牲材料層和該多個其它絕緣材料層，以形成具有多個其它階梯的一第二階梯結構，各該其它階梯包括另一犧牲層和另一絕緣層；在該第二階梯結構上形成一第三介電填充結構；以及平坦化該第三介電填充結構。
  12. 如請求項11所述的方法，另包括：移除該GLS填充結構，以曝露出該部分源極通孔結構；移除該多個其它犧牲層，以形成與該第二GLS溝槽連接的多個第二電極形成隧道；形成一第三導電材料結構，以填充該第二GLS溝槽和該多個第二電極形成隧道，並形成與另一源極填充結構連接的多個第二電極形成層；以及平坦化該第三導電材料結構。
  13. 如請求項12所述的方法，另包括：移除該另一源極填充結構，以曝露該第二GLS溝槽的側壁和底部，並形成多個其它閘極電極；在該第二GLS溝槽的側壁和底部上形成另一間隙壁材料層；移除該另一間隙壁材料層的一部分，以形成曝露出該部分源極通孔結構的一第二源極溝槽；在第二源極溝槽中填充另一通孔形成材料，以連接該部分源極通孔結構，並在該第一源極溝槽和該第二源極溝槽中形成一源極通孔結構；以及平坦化該源極通孔結構的上表面。
  14. 如請求項13所述的方法，另包括：形成從該第三介電填充結構的上表面延伸到該多個其它閘極電極的多個第三通孔；在多個第三通孔中填充一第三通孔形成材料，以形成多個第三通孔結構；平坦化該多個第三通孔結構中的每一個的上表面；以及進行一離子佈植製程，以摻雜另一磊晶層，並在該另一磊晶層中形成一接觸區。
  15. 一種記憶體裝置，包括：多個階梯結構，沿著垂直於一基底表面的方向堆疊在該基底上，其中該多個階梯結構位於該基底上的一介電填充結構中，並且該多個階梯結構中的每一個包括透過多個絕緣層分隔開且沿著平行於該基底表面的方向延伸的多個閘極電極；一半導體通道，從該多個階梯結構中的一第一個階梯結構的上表面延伸穿過該多個階梯結構進入該基底；多個周邊通孔結構的一第一部分，延伸穿過該介電填充結構，並連接到該多個階梯結構中的每一個的該多個閘極電極；該多個周邊通孔結構的一第二部分，延伸穿過該介電填充結構，並連接到位於該基底上且與該多個階梯結構相鄰的一周邊元件；一第一磊晶半導體層，與位於該半導體通道的底部的該基底連接，其中該第一磊晶半導體層的上表面位於來自該基底的一第一閘極電極和一第二閘極電極之間；以及一第二磊晶半導體層，位於該半導體通道的頂部，其中該第二磊晶半導體層的下表面位於來自該多個階梯結構中的該第一個階梯結構的上表 面的該第一閘極電極和該第二閘極電極之間。
  16. 如請求項15所述的記憶體裝置，其中該半導體通道包括多個半導體子通道；以及其中該多個半導體子通道中的每一個位於該多個階梯結構中的不同的一個階梯結構中，並且透過相鄰該等階梯結構之間的一連接層彼此連接。
  17. 如請求項15所述的記憶體裝置，另包括位於與該半導體通道相鄰的該基底中的一源極區以及位於該半導體通道的一頂部的一汲極區，其中該汲極區和該源極區各自包括一摻雜單晶矽層。
  18. 如請求項15所述的記憶體裝置，其中該多個周邊通孔結構的該第一部分連接到字元線訊號，且該多個周邊通孔結構的該第二部分連接到該周邊元件的源極電極、汲極電極和閘極電極。
  19. 如請求項15所述的記憶體裝置，另包括：一源極通孔結構，從該多個階梯結構中的該第一個階梯結構的上表面延伸到一源極區，其中該源極通孔結構連接到一源極線；以及一接觸區，位於一汲極區上，其中該接觸區連接一位元線。
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