CN108766913A - 改善半导体结构的翘曲的方法 - Google Patents

Abstract

本发明提供一种改善半导体结构的翘曲的方法，包括以下步骤：判断半导体结构的翘曲情况；在判断为所述半导体结构发生朝所述半导体的器件面凸起的阴性翘曲时，在所述半导体结构的背面沉积负应力膜；在判断为所述半导体结构发生朝所述半导体的背面凸起的阳性翘曲时，在所述半导体结构的背面沉积正应力膜。本发明提供的改善半导体结构的翘曲的方法，通过在半导体结构的背面设置与半导体的翘曲情况相对应的应力膜，改善了半导体结构翘曲情况。

Description

改善半导体结构的翘曲的方法

技术领域

本发明主要涉及一种改善半导体结构的翘曲的方法，尤其涉及一种能够较好的利用现有半导体制作工艺的改善半导体结构翘曲的方法。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。三维存储器是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

由于三维存储器片具有较多深度较大的沟道孔，在沟道孔的侧壁和底部需要制作特定的结构，因此三维存储器的晶圆在生产过程中较容易发生翘曲。具体的，在制作三维存储器的过程中，需要进行多个高温步骤(Thermal Process)。在这些高温步骤的进行过程中以及在这些高温步骤结束后，三维存储器所在的晶圆因为不同材质之间的膨胀系数不同等原因可能会发生翘曲。这样的翘曲既可能是朝半导体结构的器件面凸起的阴性翘曲，也可能是朝半导体结构的背面凸起的阳性翘曲。不论是阴性还是阳性的翘曲都会严重的影响后道工序，降低半导体产品的良率和性能。

因此有必要提供一种能够在三维存储器的晶圆等半导体结构产生翘曲后较为有效的改善翘曲程度的方法。

发明内容

本发明要解决的技术问题包括提供一种能够在三维存储器的晶圆等半导体结构产生翘曲后较为有效的改善翘曲程度的方法。

为解决上述技术问题，本发明提供了一种改善半导体结构的翘曲的方法，包括以下步骤：判断半导体结构的翘曲情况；

在判断为该半导体结构发生朝该半导体结构的器件面凸起的阴性翘曲时，在该半导体结构的背面形成负应力膜；

在判断为该半导体结构发生朝该半导体结构的背面凸起的阳性翘曲时，在该半导体结构的背面形成正应力膜。

在本发明的至少一个实施例中，该负应力膜的材质是二氧化硅、多晶硅或其混合物。

在本发明的至少一个实施例中，该正应力膜的材质是氮化硅。

在本发明的至少一个实施例中，在该半导体结构的背面形成负应力膜或正应力膜的方法是：

在该半导体结构的制作过程中对该半导体结构的正面进行平坦化的步骤前，以沉积的方法在该半导体结构的两面沉积负应力膜或正应力膜；

以该平坦化步骤去除该半导体结构的器件面的负应力膜或正应力膜。

在本发明的至少一个实施例中，沉积该负应力膜的速度的上限是150埃每秒或200埃每秒，沉积该负应力膜的速度的下限是1埃每秒或2埃每秒；

沉积该负应力膜的温度的上限是850摄氏度或800摄氏度，沉积该负应力膜的温度的下限是350摄氏度或450摄氏度。

在本发明的至少一个实施例中，该半导体结构为用于制作三维存储器的晶圆；

该晶圆包括衬底，形成在该衬底上的绝缘叠层，沿垂直于该衬底的方向贯穿该绝缘叠层的沟道孔，形成在该沟道孔内的电荷存储层，形成在该沟道孔内和该晶圆的远离该衬底的表面的半导体通道材料，以及填充该沟道孔并覆盖该半导体通道材料的隔离材料。

在本发明的至少一个实施例中，改善半导体结构的翘曲的方法还包括以下步骤：

根据该晶圆的翘曲情况，在该晶圆的两面形成第一负应力膜或第一正应力膜；

平坦化去除该晶圆的远离该衬底的表面的第一负应力膜或第一正应力膜、形成于该晶圆的远离该衬底的表面的半导体通道材料和覆盖形成于该晶圆的远离该衬底的表面的半导体通道材料的隔离材料。

在本发明的至少一个实施例中，在该平坦化去除该晶圆的远离该衬底的表面的第一负应力膜或第一正应力膜、位于该沟道孔外的隔离材料和位于该沟道孔外的半导体通道材料的步骤之后，还包括如下步骤：

去除该沟道孔内远离该衬底的一端的隔离材料，形成凹陷结构；

填充该凹陷结构形成与该沟道孔内的半导体通道材料接触的插塞层；

在该插塞层和第一负应力膜或第一正应力膜上形成第二负应力膜或第二正应力膜；

平坦化去除位于该沟道孔外的该插塞层及该插塞层上的第二负应力膜或第二正应力膜。

在本发明的至少一个实施例中，该半导体结构为用于制作三维存储器的晶圆；该晶圆包括衬底，形成在该衬底上的绝缘叠层，沿垂直于该衬底的方向贯穿该绝缘叠层的沟道孔，形成在该沟道孔内的电荷存储层、半导体通道层和隔离层，以及形成在该沟道孔的远离该衬底的一端内和该晶圆的远离该衬底的表面的插塞层，该插塞层与该半导体通道层连通。

在本发明的至少一个实施例中，根据该晶圆的翘曲情况，在该晶圆的两面形成负应力膜或正应力膜，平坦化去除该晶圆的远离该衬底的表面的负应力膜或正应力膜和插塞层。

本发明提供的改善半导体结构的翘曲的方法，通过在半导体结构的背面设置与半导体的翘曲情况相对应的应力膜，能够通过应力膜产生的应力，有效的改善半导体结构的翘曲情况。

附图说明

图1是本发明的一个实施例的流程图；

图2是本发明的一个实施例中在半导体结构上形成沟道孔后半导体结构的剖面结构示意图；

图3是本发明的一个实施例中形成沟道孔叠层后的半导体结构的剖面结构示意图；

图4是本发明的一个实施例中对沟道孔底部进行蚀刻后半导体结构的剖面结构示意图；

图5是本发明的一个实施例中对形成沟道层和隔离层后半导体结构的剖面结构示意图；

图6是本发明的一个实施例中形成了应力膜后半导体结构的剖面结构示意图；

图7是本发明的一个实施例中化学机械研磨完成后半导体结构的剖面结构示意图；

图8是本发明的另一个实施例中对填充沟道孔过程中产生的氧化硅层进行化学机械研磨后半导体结构的剖面结构示意图；

图9是本发明的另一个实施例中对沟道孔顶部回刻区域进行填充后的半导体结构的剖面结构示意图；

图10是本发明的另一个实施例中形成了应力膜后半导体的剖面结构示意图；

图11是本发明的另一个实施例中第一填充层进行平坦化后半导体结构的剖面结构示意图；

图12是本发明的又一个实施例中再次形成了应力膜后半导体结构的剖面结构示意图；

图13是本发明的又一个实施例中化学机械研磨完成后半导体结构的剖面结构示意图。

附图标记说明

1-衬底；

2-沟道孔；

20-硅层；

21-电荷阻挡层；

22-电荷捕获层；

23-隧道绝缘层；

24-第一保护层；

24a-半导体通道层；

24b-顶面半导体材料

25-第二保护层；

25a-隔离层；

25b-顶面隔离材料；

26-开口；

270-凹陷结构；

27-插塞层；

27a-插塞

3-绝缘叠层；

4-电荷存储层；

41-第一电荷存储层；

42-第二电荷存储层；

43-第三电荷存储层；

5-第一绝缘层；

6-第二绝缘层；

7-第一应力膜；

8-第二应力膜。

具体实施方式

为了让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

首先参考图1对本发明提供的改善半导体结构的翘曲的方法的一个实施例进行说明。在当前的实施例中，改善半导体结构的翘曲的方法包括以下步骤：

步骤100，判断半导体结构的翘曲情况。在这一步骤中，可判断该半导体结构是否发生了翘曲。若该半导体结构发生了翘曲，则还可继续判断出发生的是朝半导体结构的器件面凸起的阴性翘曲还是朝半导体结构的背面凸起的阳性翘曲。

值得注意的是，在该步骤中，这一判断可以是定性的和/或是定量的。此外，这一判断可以是较为粗略的，例如将翘曲的程度分为负二级至正二级的五个级别，在这一步骤中仅判断当前半导体的翘曲属于哪一级别)。或者，这一判断也可以是较为精确的，例如，较精确的测量半导体结构的最高点/最低点和理论值的差。

另一方面，这一步骤的具体实现形式也可以是多样的。例如，可以通过使用特定的设备来进行判断，也可以使用设备对芯片情况进行判断，然后在根据判断结果，自动的或者人工的完成对半导体结构的翘曲情况进行确定。

步骤200，若判断为半导体结构发生了朝半导体结构的器件面凸起的阴性翘曲，则在半导体结构的背面形成负应力膜。该负应力膜能够在半导体结构的背面产生负应力，从而缓解该半导体结构的阴性翘曲。

步骤300，若判断为半导体结构发生了朝半导体结构的背面凸起的阳性翘曲，则在半导体结构的背面形成正应力膜。该正应力膜能够在半导体结构的背面产生正应力，从而缓解该半导体结构的阳性翘曲。

值得注意的是，以上的内容只是对本发明的改善半导体结构的翘曲的方法一个实施例的说明。在本发明的其他实施例中，改善半导体结构的翘曲的方法的许多部分都可以具有与上述实施例不同的设置方式。例如，在一个实施例中，在判断为半导体未发送翘曲或翘曲程度较小时，可以直接跳转至后道工艺而不进行形成应力膜的步骤。下面对本发明的一些实施中的改善半导体结构的翘曲的方法进行说明。

首先，应力膜的材质是可以根据半导体结构的总厚度、制程工艺、衬底材料等具体情况进行选择的。例如，在一实施例中，负应力膜的材质是二氧化硅，在另一实施例中，负应力膜的材质是多晶硅，在又一实施例中，负应力膜的材质是二氧化硅和多晶硅的混合物。并且，正应力膜的材质可以是独立确定的，也可以是根据负应力膜的情况选择的。例如，在一实施例中，负应力膜的材质是多晶硅，正应力膜的材质是氮化硅。又例如，在一实施例中，负应力膜的材质是二氧化硅，而正应力膜的材质依然是氮化硅。

其次，在半导体结构的背面形成负应力膜或正应力膜的方法可以是多样的，例如可以采用生长工艺在半导体结构的背面形成负应力膜或正应力膜。在一个实施例中，采用沉积工艺在半导体结构的背面形成负应力膜或正应力膜。可选的，在半导体结构的背面形成负应力膜或正应力膜的方法可以是，先以沉积的方法在半导体结构的两面沉积负应力膜或正应力膜，再对半导体结构的远离衬底的表面(即正面)进行化学机械研磨(ChemicalMechanical Polishing，CMP)等工艺，以去除半导体结构的正面的负应力膜或正应力膜。这样的设置使得本实施例的改善半导体结构的翘曲的方法在实施时可以使用现有的设备来进行，且不增加任何的工艺过程。

由于导体结构的制作过程中往往包含有化学机械研磨步骤，所以为了减少成本，在本发明的至少一个实施例中，将在半导体结构的两面沉积负应力膜或正应力膜的步骤设置在制作半导体结构的过程中的化学机械研磨步骤之前进行，以便利用原本就需要进行的化学机械研磨步骤去除沉积在半导体结构的正面的负应力膜或正应力膜。

在半导体结构的两面沉积负应力膜或正应力膜的步骤中，沉积过程的具体参数可以根据半导体结构的尺寸、材质和所需沉积的负应力膜或正应力膜的厚度进行选择。为了实现更好的改善阴性翘曲的效果，一般可以将沉积负应力膜的速度设置在1埃每秒至200埃每秒之间。过大的沉积速度可能会导致沉积形成的负应力膜的质地不够致密，从而使得负应力膜不能发挥出改善半导体结构的阴性翘曲的作用。反之过小的沉积速度会导致半导体结构的制作工艺的整体效率过低。因此，为了获得较好的效果，可以在2埃每秒至150埃每秒之间对沉积负应力膜的速度进行设定。

另一方面，沉积负应力膜的温度对负应力膜改善半导体结构的阴性翘曲的效果也有显著影响。因此一般可以将沉积负应力膜的温度设置在350摄氏度至850摄氏度的范围内。这是因为负应力膜产生应力的原理在于，其材质与待矫正的半导体结构的热膨胀系数不同。在半导体结构的背面沉积应力膜的步骤中，半导体结构和应力膜的温度都较高。当半导体结构冷却后，同样被冷却的负应力膜与半导体结构的收缩情况的不同能够在半导体结构和负应力膜之间产生应力。该负应力膜产生的该应力能够对半导体结构产生矫正效果，并实现改善半导体结构的翘曲的目的。因此，过低的沉积温度将难以产生足够的应力，导致不能充分改善半导体结构的翘曲。但是，过高的沉积温度也会影响到沉积形成的负应力膜的致密情况和缺陷情况，进而对负应力膜最终产生的应力产生不利影响。所以为了实现较好的矫正效果，一般可以将沉积负应力膜的温度设置在450摄氏度至800摄氏度之间。

类似的，为了实现更好的改善效果，一般可以将沉积正应力膜的速度设置在1埃每秒至200埃每秒之间。过大的沉积速度可能会导致沉积形成的正应力膜的质地不够致密，从而使得正应力膜不能发挥出改善半导体结构的阳性翘曲的作用。反之过小的沉积速度会导致半导体结构的制作工艺的整体效率过低。因此，为了获得较好的效果，可以在2埃每秒至150埃每秒之间对沉积正应力膜的速度进行设定。

另一方面，沉积正应力膜的温度对改善半导体结构的阳性翘曲的作用的发挥也有显著影响。其原因在于，与负应力膜产生应力的原理类似的，正应力膜产生应力的原理也在于其材质与待矫正的半导体结构的热膨胀系数不同。因此一般可以将沉积正应力膜的温度设置在300摄氏度至800摄氏度的范围内。为了实现较好的矫正效果，一般可以将沉积正应力膜的温度进一步限定在在400摄氏度至750摄氏度之间。

本发明的实施例中的改善半导体结构的翘曲的方法可以应用于各种半导体结构。下面参考图2至图11，以一个在用于制作三维存储器的晶圆(下称晶圆)上实施改善半导体结构的翘曲的方法的实施例对本发明进行进一步的说明。在这一实施例中，在判断晶圆的翘曲情况的步骤完成后，根据晶圆的翘曲情况在晶圆的两面沉积第一负应力膜或第一正应力膜。

具体的，制作三维存储器的步骤一般包括以下步骤：

参考图2，在步骤a中，获得具有沟道孔的半导体结构。这一步骤的具体实施方式可以是多样的。下面对一种可选的获得半导体结构的方式进行说明。

在衬底1上形成有绝缘叠层3和电荷存储层4，绝缘叠层3由交替堆叠的第一绝缘层5和第二绝缘层6构成。沟道孔(Channel Hole)2沿垂直于衬底1的方向贯穿绝缘叠层3和电荷存储层4。第一绝缘层5的材料不同于第二绝缘层6。在一些实施例中，构成第一绝缘层5和第二绝缘层6的材料为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在一些实施例中，第一电荷存储层41和第三电荷存储层43为氧化硅，第二电荷存储层42为氮化硅。在一些实施例中，形成绝缘叠层3和电荷存储层4的工艺为化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合。

参考图3，在步骤b中，还在沟道孔2底部形成硅层20。然后在沟道孔2内依次形成电荷存储层和保护层。在一些实施例中，电荷存储层4进一步包括电荷阻挡层21、电荷捕获层22和隧道绝缘层23。在一些实施例中，保护层包括第一保护层24和第二保护层25。

在一些实施例中，电荷阻挡层21和隧道绝缘层23为氧化硅，电荷捕获层22为氮化硅。在一些实施例中，第一保护层24为多晶硅，第二保护层25为氧化硅。形成电荷阻挡层21的具体方式可以是多样的。例如可以通过选择性外延生长(SEG)的方式形成由单晶硅构成的硅层21。

步骤c，在当前的非限制性例子中，还对沟道孔2的底部进行蚀刻，以去除沟道孔2底部的电荷存储层和保护层，使硅层20露出。为了确保底部的电荷存储层和保护层被充分去除，通常会在硅层20中形成开口26。在这一步骤完成后，半导体结构的剖面可以参考图4。

步骤d，参考图5，在步骤c后，去除全部或部分保护层，在沟道孔2内形成半导体通道层材料以形成半导体通道层24a。以隔离材料对沟道孔2进行填充，以形成隔离层25a。在一些实施例中，半导体通道层材料为多晶硅。在一些实施例中，第一保护层24为多晶硅，第二保护层25为氧化硅，去除第二保护层25后，在沟道孔2内形成半导体通道层材料，形成由第一保护层24和半导体通道层材料共同构成的半导体通道层24a。在一些实施例中，第一保护层24为多晶硅，第二保护层25为氧化硅，去除第一保护层24和第二保护层25后，在沟道孔2内形成半导体通道层材料，形成由半导体通道层材料构成的半导体通道层24a。在当前的例子中，该隔离层25a的材料是氧化硅。

在一些实施例中，在沟道孔2内形成半导体通道层材料以形成半导体通道层24a时，半导体通道层材料不仅仅形成于沟道孔2内。即，形成的半导体通道材料的一部分会位于沟道孔2的内部，这一部分将形成半导体通道层24a。形成的半导体通道材料的另一部分则位于沟道孔2的外部，远离衬底1的表面(即图5中的上表面，下文中将简称为正面)上。为方便描述，这一部分被表示为顶面半导体材料24b。

类似的，在以隔离材料对沟道孔2进行填充时，隔离材料也不会仅形成位于沟道孔2内。在本实例中，在完成隔离材料的填充后，沟道孔2内部的空间的至少一部分会由该隔离材料填满，形成位于沟道孔2内的隔离层25a。在半导体结构的顶部也会形成一层由隔离材料组成的覆盖层25b。与顶面半导体材料24b类似的，在下文中位于沟道层外的隔离材料将被称为顶面隔离材料25b。

参考图6，在一些实施例中，在该步骤d完成之后，还进行步骤e，根据晶圆的翘曲情况，对晶圆的两个表面沉积第一负应力膜或第一正应力膜，在后文中，在该步骤中沉积的第一负应力膜或第一正应力膜将被简称为第一应力膜7。值得注意的是，在一些实施例中，在形成的半导体通道层24a内部填充氧化硅的步骤可以是分多次进行的，且两次之间还可以进行回刻(Etch Back)，所以此处的“在该步骤d完成之后”显然应当理解为“最后一次以对沟道孔2进行氧化硅填充”完成之后。

参考图7，在对晶圆的两个表面沉积第一应力膜7之后，就能够利用对晶圆的正进行研磨的化学机械研磨等平坦化步骤，将沉积在晶圆的正面的第一应力膜7除去。

继续参考图7，在一些实施例中，在该平坦化步骤中，除了去除第一应力膜7以外，还去除了顶面隔离材料25b。在一些实施例中，该平坦化步骤中，除了去除第一应力膜7和顶面隔离材料25b之外，还去除24b。可选的，在当前的非限制性例子中，沉积第一应力膜7的步骤可以是根据晶圆的翘曲情况来进行的。在本实施例中，对晶圆的翘曲情况进行判断的时机是在对晶圆的两面沉积第一应力膜7前的任何时刻进行的。

上述对晶圆的翘曲情况进行判断能够得到一个判断结构，为便于表述，该判断结果在以下被称为第一判断结果。该沉积第一应力膜7的步骤则可以被设置为根据该第一判断结果来实施的。如前所述的，该第一判断结果既可以是定性的也可以是定量的，可以是较为粗略的也可以是较为精确的。并且，这一判断既可以是人工进行的，也可以是计算机根据仿真模拟、经验公式的计算得到的。

根据该第一判断结果沉积第一应力膜7的具体方法可以是多样的。例如，可以仅根据该第一判断结果的情况来自动的或者手动的确定在晶圆的两面沉积第一应力膜7的第一预设厚度。然后在以该第一预设厚度为目标厚度，沉积第一应力膜7。又例如，可以将该第一判断结果和该晶圆上的半导体结构的器件结构的情况结合后，再自动的或者手动的确定在晶圆的两面沉积第一应力膜7的第一预设厚度。然后在以该第一预设厚度为目标厚度，进行第一应力膜7的沉积。

例如，在一个可选的实施例中，对某一特定晶圆的第一判断结果为，该晶圆当前的翘曲情况为-3级至+3级中的-2级，并且根据晶圆上的半导体结构的器件结构的情况得知，一般在后续的步骤中会使得翘曲情况加剧一个级别，因此就将第一应力膜7的第一预设厚度设置为与-3级的翘曲情况对应的厚度，然后通过在预先准备的“翘曲情况—预设厚度对照表”中查询的办法获得第一预设厚度的具体数值。

虽然上述实施例给出了一些在晶圆的背面沉积第一负应力膜或第一正应力膜的方法，但是在一些其他的实施例中，在晶圆的背面沉积负应力膜或正应力膜的方法是与上述实施例中不同的。例如，在一些实施例中，在晶圆的背面沉积负应力膜或正应力膜的时机可以是不同的。下面参考图8-11，以另一个在用于制作三维存储器的晶圆(下称晶圆)上实施的改善半导体结构的翘曲的方法的实施例对本发明进行进一步的说明。

与前一实施例不同的，在这一实施例中，在沟道孔2形成半导体通道层24a和隔离层25a之后，不在晶圆的两个表面沉积第一应力膜7，而是直接进行化学机械研磨的步骤，获得如图8所示的，底部不具有第一应力膜7的结构。

在这一时机不进行第一应力膜7的沉积的原因可以是“此时并未发生翘曲”等。在这一实施例中，虽然步骤a、b中包括高温步骤(Thermal Process)，但这并不代表在步骤a、b结束之后就一定会产生翘曲。另一方面，步骤c、d中也包括高温步骤，但在步骤c刚刚结束时，(由于尚未冷却等原因)步骤c中的高温步骤引气的翘曲现象可能尚未变得显著。而在随后的步骤中，随着半导体结构的温度的下降，翘曲的现象可能会出现。

在一些实施例中，获得了如图8中所示的结构之后，继续对半导体结构实施以下步骤：

步骤e，对沟道孔顶部进行回刻(Recess Etch)。进行回刻的目的在于使得沟道孔2的顶部形成一空间，以便在后续步骤中制作插塞层。在回刻完成后，可以沉积等方法对形成的该空间进行填充，形成插塞层26。该插塞层的材料可以是多晶硅或者其他适于作为半导体通道层的材料。在这一步骤完成后就能够获得如图9所示的结构。

在步骤e完成之后，还需要对插塞层26进行平坦化工艺，将位于回刻形成的凹槽外的插塞层26去除。这一平坦化工艺可以是化学机械研磨工艺。所以，在当前的实施例中，在该步骤e完成之后，进行在晶圆的两面沉积第二应力膜8，如图10所示，然后再进行平坦化工艺。在该平坦化工艺完成之后，就能得到如图11所示的，仅在背面具有第二应力膜8的半导体结构。

可选的，在当前的非限制性例子中，沉积第二应力膜8的步骤可以是根据晶圆的翘曲情况来进行的。在本实施例中，对晶圆的翘曲情况进行判断的时机是在对晶圆的两面沉积第二应力膜8前的任何时刻进行的。

与前一实施例类似的，在该步骤中，这一判断可以是定性的，也可以是定量的。在准确程度的角度，这一判断可以是较为粗略的，例如将翘曲的程度分为负二级至正二级的五个级别，在这一步骤中仅判断当前半导体的翘曲属于哪一级别)。或者，这一判断也可以是较为精确的，例如，较精确的测量半导体结构的最高点/最低点和理论值的差。

另一方面，与前一实施例类似的，这一步骤的具体实现形式也可以是多样的。例如，可以通过一特定的设备来进行判断，也可以使用设备对芯片情况进行判断，然后在根据判断结果，自动的或者人工的完成对半导体结构的翘曲情况进行确定。

如前所述的，该第二判断结果既可以是定性的也可以是定量的，可以是较为粗略的也可以是较为精确的。并且，该第二判断既可以是人工进行的，也可以是计算机根据仿真模拟、经验公式等方法的计算得到的。

与前一例子中类似的，根据该第二判断结果沉积第二应力膜8的具体方法可以是多样的。例如，可以仅根据该第二判断结果的情况来自动的或者人工的确定在晶圆的两面沉积第二应力膜8的第二预设厚度。然后在以该第二预设厚度沉积第二应力膜8。又例如，可以将该第二判断结果和该晶圆上的半导体结构的器件结构的情况结合，然后自动的或者人工的确定在晶圆的两面沉积第二应力膜8的第二预设厚度。然后在以该第二预设厚度为目标厚度沉积第二应力膜8。在一些实施例中，改善半导体结构的翘曲的方法包括在多个在晶圆的多面沉积应力膜的步骤。这些步骤进行的时机是相同的或者不同的。进行多个在晶圆的多面沉积应力膜的步骤会导致晶圆上形成多层应力膜。换言之，在一些实施例中，采用改善半导体结构的翘曲的方法得到的晶圆可以在背面具有多层应力膜。下面对本发明改善半导体结构的翘曲的方法的至少一部分实施例进行说明。

在一些实施例中，获得如图7所示的半导体结构。获得该半导体结构的步骤可以与前述实施例相同或者不同。在当前的实施例中，获得该半导体结构的直接步骤包括在以平坦化去除晶圆的正面的第一应力膜7、位于所述沟道孔外的隔离材料(顶面隔离材料25b)和位于所述沟道孔外的半导体通道材料(顶面半导体材料24b)。

参考12，在获得如图7所示的半导体结构之后，还进行更多的步骤。这些步骤至少包括：

继续参考12，在步骤f中，去除沟道孔2隔离材料中靠近晶圆正面的部分，以形成凹陷结构270。

继续参考12，在步骤g中，填充该凹陷结构270，形成与沟道孔2内的半导体通道材料(即半导体通道层24a)接触的插塞层27。

继续参考12，在步骤h中，在该插塞层27和位于半导体结构的背面的第一应力膜7膜上形成第二负应力膜或第二正应力膜(下文中将简称为第二应力膜8)；在这一步骤完成之后就得到如图12所示的结构。

参考图13，在步骤i中，进行平坦化，在该平坦化步骤中去除插塞层27位于沟道孔2以外的部分及所述插塞层上的第二应力膜8。

在这一步骤完成之后，该插塞层27位于沟道孔2以内的部分成为插塞27a，而晶圆的背面则形成由第一应力膜7和第二应力膜8。本实施例的改善半导体结构的翘曲的方法，相对于只形成第一应力膜7的实施例，对晶圆翘曲的矫正力度更大。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (10)

1.一种改善半导体结构的翘曲的方法，包括以下步骤：

判断半导体结构的翘曲情况；

在判断为所述半导体结构发生朝所述半导体结构的器件面凸起的阴性翘曲时，在所述半导体结构的背面形成负应力膜；

在判断为所述半导体结构发生朝所述半导体结构的背面凸起的阳性翘曲时，在所述半导体结构的背面形成正应力膜。

2.根据权利要求1所述的改善半导体结构的翘曲的方法，其特征在于：所述负应力膜的材质是二氧化硅、多晶硅或其混合物。

3.根据权利要求1或2所述的改善半导体结构的翘曲的方法，其特征在于：所述正应力膜的材质是氮化硅。

4.根据权利要求1所述的改善半导体结构的翘曲的方法，其特征在于，在所述半导体结构的背面形成负应力膜或正应力膜的方法是：

在所述半导体结构的制作过程中对所述半导体结构的正面进行平坦化的步骤前，以沉积的方法在所述半导体结构的两面沉积负应力膜或正应力膜；

以所述平坦化步骤去除所述半导体结构的器件面的负应力膜或正应力膜。

5.根据权利要求4所述的改善半导体结构的翘曲的方法，其特征在于：沉积所述负应力膜的速度的上限是150埃每秒或200埃每秒，沉积所述负应力膜的速度的下限是1埃每秒或2埃每秒；

沉积所述负应力膜的温度的上限是850摄氏度或800摄氏度，沉积所述负应力膜的温度的下限是350摄氏度或450摄氏度。

6.根据权利要求1所述的改善半导体结构的翘曲的方法，其特征在于：所述半导体结构为用于制作三维存储器的晶圆；

所述晶圆包括衬底，形成在所述衬底上的绝缘叠层，沿垂直于所述衬底的方向贯穿所述绝缘叠层的沟道孔，形成在所述沟道孔内的电荷存储层，形成在所述沟道孔内和所述晶圆的远离所述衬底的表面的半导体通道材料，以及填充所述沟道孔并覆盖所述半导体通道材料的隔离材料。

7.根据权利要求6所述的改善半导体结构的翘曲的方法，其特征在于，包括以下步骤：

根据所述晶圆的翘曲情况，在所述晶圆的两面形成第一负应力膜或第一正应力膜；

平坦化去除所述晶圆的远离所述衬底的表面的第一负应力膜或第一正应力膜、形成于所述晶圆的远离所述衬底的表面的半导体通道材料和覆盖形成于所述晶圆的远离所述衬底的表面的半导体通道材料的隔离材料。

8.根据权利要求7所述的改善半导体结构的翘曲的方法，其特征在于，在所述平坦化去除所述晶圆的远离所述衬底的表面的第一负应力膜或第一正应力膜、形成于所述晶圆的远离所述衬底的表面的半导体通道材料和覆盖形成于所述晶圆的远离所述衬底的表面的半导体通道材料的隔离材料的步骤之后，还包括如下步骤：

去除所述沟道孔内远离所述衬底的一端的隔离材料，形成凹陷结构；

填充所述凹陷结构形成与所述沟道孔内的半导体通道材料接触的插塞层；

在所述插塞层和第一负应力膜或第一正应力膜上形成第二负应力膜或第二正应力膜；

平坦化去除位于所述沟道孔外的所述插塞层及所述插塞层上的第二负应力膜或第二正应力膜。

9.根据权利要求1所述的改善半导体结构的翘曲的方法，其特征在于：所述半导体结构为用于制作三维存储器的晶圆；所述晶圆包括衬底，形成在所述衬底上的绝缘叠层，沿垂直于所述衬底的方向贯穿所述绝缘叠层的沟道孔，形成在所述沟道孔内的电荷存储层、半导体通道层和隔离层，以及形成在所述沟道孔的远离所述衬底的一端内和所述晶圆的远离所述衬底的表面的插塞层，所述插塞层与所述半导体通道层连通。

10.根据权利要求9所述的改善半导体结构的翘曲的方法，其特征在于，根据所述晶圆的翘曲情况，在所述晶圆的两面形成负应力膜或正应力膜，平坦化去除所述晶圆的远离所述衬底的表面的负应力膜或正应力膜和插塞层。