CN111755450B - 降低晶圆翘曲度的方法及三维存储器 - Google Patents

Abstract

本发明涉及一种降低晶圆翘曲度的方法及根据该方法形成的三维存储器。该方法包括：提供晶圆，所述晶圆具有多个待填充空隙；在至少部分所述多个待填充空隙中形成粘连层；对所述粘连层进行表面处理；以及在经过所述表面处理的粘连层上形成导体层。根据本发明的方法所形成的三维存储器可以降低由于导体层应力所造成的晶圆翘曲程度，有助于提高三维存储器的性能。

Description

降低晶圆翘曲度的方法及三维存储器

技术领域

本发明涉及半导体领域，尤其涉及半导体制造工艺中的降低晶圆翘曲度的方法和三维存储器。

背景技术

在形成3D NAND Flash存储器件的过程中，通常选择金属钨(W)作为栅极材料以形成存储器的字线，这是由于金属钨可以用化学气相沉积(CVD)或者原子层沉积(ALD)的沉积方式来进行填充，具有较好的填充效果，并且能够满足存储器件的读写要求。然而在半导体的生产过程中，金属薄膜的沉积往往会产生较大的应力，这种应力会导致晶圆翘曲变形，形成晶圆弓(Wafer Bow)，对后续工艺过程带来很大的困难。随着3D NAND Flash存储器件的层数不断提高，晶圆翘曲的问题也越来越严重。

发明内容

本发明所要解决的技术问题是提供一种降低晶圆翘曲度的方法和三维存储器。

本发明为解决上述技术问题而采用的技术方案是一种降低晶圆翘曲度的方法，其特征在于，包括：提供晶圆，所述晶圆具有多个待填充空隙；在至少部分所述多个待填充空隙中形成粘连层；对所述粘连层进行表面处理；以及在经过所述表面处理的粘连层上形成导体层。

在本发明的一实施例中，所述表面处理包括：采用高压氮气雾化的去离子水对所述粘连层的表面进行冲刷。

在本发明的一实施例中，在所述多个待填充空隙中，部分所述待填充空隙不形成所述粘连层。

在本发明的一实施例中，所述多个待填充间隙包括：导体层开口。

在本发明的一实施例中，所述导体层开口的形成过程包括：在所述晶圆的衬底上形成堆叠结构，所述堆叠结构包括交替堆叠的牺牲层和绝缘层；刻蚀所述交替堆叠的牺牲层和绝缘层直至暴露所述衬底，形成沟槽和/或通孔；以及通过所述沟槽和/或通孔刻蚀掉所述堆叠结构中的牺牲层，形成所述导体层开口。

在本发明的一实施例中，所述粘连层至少形成在所述导体层开口的上表面和/或下表面。

在本发明的一实施例中，所述导体层开口的侧壁上不形成所述粘连层。

在本发明的一实施例中，所述导体层开口的侧壁、上表面、下表面所形成的所述粘连层的厚度不完全相同。

在本发明的一实施例中，沿着朝向所述晶圆的衬底的方向，所述粘连层的厚度不同。

在本发明的一实施例中，沿着朝向所述晶圆的衬底的方向，所述导体层形成台阶结构。

在本发明的一实施例中，沿着朝向所述晶圆的衬底的方向，所述导体层的厚度不同。

在本发明的一实施例中，所述导体层的生长模式为：岛状生长模式。

在本发明的一实施例中，对所述粘连层进行表面处理之后还包括：将所述粘连层暴露在空气中，使所述粘连层上吸附氧离子和/或氢氧根离子。

在本发明的一实施例中，通过化学气相沉积工艺或原子层沉积工艺形成所述导体层。

在本发明的一实施例中，所述化学气相沉积工艺或原子层沉积工艺采用的还原气体包括乙硼烷。

在本发明的一实施例中，所述粘连层包括氮化钛。

本发明为解决上述技术问题还提出一种三维存储器，其特征在于，包括：衬底；形成在所述衬底上的堆叠结构，所述堆叠结构由导体层和绝缘层交替堆叠形成；以及所述导体层的至少一层表面与相邻绝缘层之间有粘连层。

在本发明的一实施例中，沿着朝向所述衬底的方向，所述导体层形成台阶结构。

在本发明的一实施例中，沿着朝向所述衬底的方向，所述导体层的厚度不同。

在本发明的一实施例中，沿着朝向所述衬底的方向，所述粘连层的厚度不同。

本发明的降低晶圆翘曲度的方法通过对所要沉积导体层的表面沉积粘连层，并对该粘连层进行表面处理，使在经过处理的粘连层的表面上沉积导体层时，所沉积的金属薄膜的厚度与应力曲线的峰值提前，在该导体层达到所需厚度时，其所对应的应力降低，从而从整体上降低晶圆翘曲程度。本发明的三维存储器可以降低由于导体层应力所造成的晶圆翘曲程度，有助于提高三维存储器的性能。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是一种三维存储器的剖面示意图；

图2是本发明一实施例的降低晶圆翘曲度的方法的示例性流程图；

图3A-3C是薄膜沉积过程中的岛状生长模式示意图；

图4是本发明一实施例的岛状金属薄膜成膜过程中薄膜厚度与应力的关系曲线示意图；

图5是本发明一实施例的薄膜形成过程示意图；

图6是本发明一实施例的形成导体层开口的示例性方法流程图；

图7是本发明一实施例中的导体层开口的结构示意图；

图8是本发明一实施例的三维存储器的结构示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图1是一种三维存储器的剖面示意图。参考图1所示，该三维存储器100包括衬底110和形成在衬底110上的堆叠结构120。衬底110可以是半导体衬底晶圆，例如硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等半导体衬底。在一些实施例中，该半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。衬底110还可以是红宝石衬底、蓝宝石衬底、玻璃衬底等绝缘衬底。

堆叠结构120为第一材料层121和第二材料层122交替层叠的叠层。第一材料层121和第二材料层122可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层121和第二材料层122具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆叠结构120的第一材料层121和第二材料层122的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层121和第二材料层122中的一层可以作为栅极牺牲层，例如氮化硅层。栅极牺牲层还可以是其它导电层，例如金属钨，钴，镍等。不作为栅极牺牲层的另一材料层可以是如氧化硅等的介电材料，例如氧化铝，氧化铪，氧化钽等。

在三维存储器100中还包括贯穿堆叠结构120的垂直沟道结构130，在该垂直沟道结构130中形成存储器层构成三维存储器的基本存储单元。形成垂直沟道结构130的工艺可以是反应离子刻蚀(RIE)、等离子干法刻蚀等工艺。

在三维存储器100中还可以包括贯穿堆叠结构120的沟槽140，例如作为栅线填充缝隙的沟槽。如图1所示，沟槽140处于该三维存储器100的边缘。在其它的实施例中，多个沟槽140可以处于三位存储器100中的不同位置。形成沟槽的方法可以是使用图案化的掩膜曝光、光刻以及刻蚀形成沟槽。刻蚀的方法可以是干法刻蚀。干法刻蚀可以例如是等离子刻蚀。

该三维存储器100包括核心阵列区101和阶梯区102。核心阵列区101包括按阵列分布的具有垂直沟道结构130的存储单元。每一个垂直沟道结构130通过顶端的插塞131电连接至位线，通过位线可以实现对存储阵列的读写操作。阶梯区102设置在核心阵列区101的周围，用来供存储阵列各层中的栅极层引出接触部。这些栅极层可以作为存储阵列的字线，执行编程、擦写、读取等操作。

在形成三维存储器100的过程中，假设第一材料层121是用于形成栅极层的伪栅极层或栅极牺牲层。为了形成栅极层，需要先去除栅极牺牲层，即去除堆叠结构120中的第一材料层121，从而在堆叠结构120中形成字线开口。去除栅极牺牲层的方法可以是湿法刻蚀。在后续步骤中，向字线开口内填充金属以形成该三维存储器的字线。该填充金属可以是钨、钴、镍、钛等导电材料。填充金属的方法可以是化学气相沉积(CVD)或者原子层沉积(ALD)的沉积方式，将金属薄膜沉积在字线开口中，并填满字线开口。

然而，金属薄膜的沉积过程伴随着较大应力的产生。可以理解，三维存储器是形成在晶圆之上，随着三维存储器层数的增加，这种应力会导致整个晶圆翘曲变形，并对后续的制程带来问题。例如，晶圆的变形会影响光刻焦深、层与层之间的对准、造成图形结构畸变，甚至导致晶圆键合失效等，从而降低产品的良率。

图2是本发明一实施例的降低晶圆翘曲度的方法的示例性流程图。参考图2所示，该实施例的方法包括以下步骤：

步骤210，提供晶圆，所述晶圆具有多个待填充空隙。

本发明对所提供晶圆的用途不做限制。该晶圆可以用于形成图1所示的三维存储器，也可以用于形成其他半导体器件。此处的晶圆包括已经形成在其上的结构，例如图1中所示的堆叠结构120。

在根据该晶圆形成半导体器件的过程中，形成了多个待填充空隙。对于图1所示三维存储器，该多个待填充空隙可以是三维存储器的字线开口。本发明对待填充空隙的具体形状、结构和用途不做限制。在其他的实施例中，待填充空隙也可以是其他类型的空隙。

步骤220，在至少部分该多个待填充空隙中形成粘连层。

在本步骤中所沉积的粘连层是为了使后续沉积在待填充空隙中的导体层更好的附着在待填充空隙中，并通过对该粘连层的设置和处理降低导体层的应力。此外，在后续沉积导体层的过程中，可能会对待填充空隙中的材料造成一定的腐蚀和破坏，该粘连层还可以起到阻挡和缓冲的作用，防止后续的沉积导体层等工艺对待填充空隙造成损坏。

本发明对粘连层的材料不做限制，可以采用能够达到上述功能的材料来形成该粘连层，例如粘连层的材料可包括金属钛、钛氮化物、金属钽、钽氮化物，及其硅化物、衍生物、合金，或组合。粘连层可以通过原子层沉积(Atomic layer deposition，ALD)工艺、热生长工艺或任何适当的工艺形成。在优选实施例中，该粘连层是氮化钛。

在一些实施例中，在全部待填充空隙中都形成粘连层。

在一些实施例中，在部分待填充空隙中不形成粘连层。可以根据晶圆的翘曲程度来选择需要形成粘连层的部位。例如，在翘曲度比较大的部位的待填充空隙中形成粘连层，在翘曲度比较小的部位的待填充空隙中不形成粘连层。

关于在该多个待填充空隙中所沉积粘连层的具体位置和特性将在后文中结合附图详细说明。

步骤230，对粘连层进行表面处理。

本步骤对粘连层进行表面处理的目的是为了使得后续在该粘连层上沉积导体层时，所形成的导体层具有较小的应力，从而降低晶圆的翘曲程度。

在一些实施例中，对粘连层进行表面处理的过程包括采用高压氮气雾化的去离子水对粘连层的表面进行冲刷。在一些实施例中，氮气的流量是100L/min，冲刷时间至少为15秒。

在对晶圆进行处理时，晶圆的加工机台往往可以使晶圆旋转。在一些实施例中，在进行步骤230的表面处理时，晶圆加工机台带动晶圆匀速旋转。去离子水从喷头高压喷出，与高流量氮气一起，喷头喷出水雾。在一实施例中，喷头距离晶圆的距离为12mm，晶圆的旋转速率是1200RPM(转每分钟)，喷头从晶圆的中间逐渐移动到晶圆边缘，再从晶圆边缘移动到晶圆中间。经过这样的处理，可以使晶圆上的粘连层受到均匀地冲刷，使粘连层的表面具有一致的特性，在后续的导体层沉积过程中可以减小所沉积导体层的应力。

在一些实施例中，在对该粘连层进行表面处理之后，还包括对晶圆进行干燥处理。例如，采用高速旋转对晶圆进行甩干。

步骤240，在经过表面处理的粘连层上形成导体层。

采用化学气相沉积工艺或原子层沉积工艺形成导体层时，该导体层实际上为一层导体材料薄膜，通常为金属薄膜。下面以原子层沉积工艺沉积金属薄膜为例对本步骤进行说明。

在原子层沉积工艺中，通过将气相前驱体通入反应室，并在沉积基体表面发生气固相化学吸附反应形成薄膜。沉积基体是指用于形成导体层的表面物体，例如步骤230中经过表面处理之后的粘连层。在基体表面形成薄膜的过程被称为薄膜的生长过程。薄膜的生长模式通常包括岛状生长模式、层状生长模式和层状-岛状生长模式。以岛状生长模式为例，被沉积到基体表面的原子或分子倾向与自身相互键合，从而首先形成许多孤立的岛。

在一些实施例中，本发明的导体层的生长模式为岛状生长模式。

图3A-3C是薄膜沉积过程中的岛状生长模式示意图。其中图3A表示薄膜沉积过程的初期，图3B表示薄膜沉积过程的中期，图3C表示薄膜沉积过程的末期。参考图3A所示，在沉积过程初期，在基体表面上形成了许多分离的岛状基团。随着沉积过程的进展，如图3A到图3C所示，各个分离的孤岛逐渐连接起来，形成一片连续的薄膜。从图3A到图3C形成薄膜的过程中，薄膜的厚度也逐渐增加。

广义上讲，薄膜应力指的是存在于薄膜任意断面上，由断面一侧作用于断面另一侧的单位面积上的力。这种应力的分布往往是不均匀的，但在一般情况下，薄膜应力多是指垂直于薄膜表面的断面上的应力平均值。

在一般情况下，即使是没有任何外力作用的情况下，薄膜中也总存在着应力。因而，这种薄膜应力又被称为内应力或残余应力。薄膜应力存在的直接结果是在薄膜中要产生应变。因而可以用多种方法进行测量，最为直观的是由测量薄膜的曲率变化来计算薄膜中的应力，即应用定量描述薄膜应力与形变间关系的斯通尼(Stoney)方程。对于薄膜应力的测量方法不是本发明的重点，在此不展开描述。本发明对于获得薄膜应力和厚度的方法不做限制。

图4是本发明一实施例的岛状生长模式下薄膜厚度与应力的关系曲线示意图。在图4中，横轴是薄膜的应力(Stress)，纵轴是薄膜的厚度(Thickness)。根据岛状生长模式的金属薄膜成膜的应力理论，薄膜的应力是随着薄膜厚度的增加而呈现先增加后降低的规律。图4中的应力-厚度曲线的峰点Peak即表示当薄膜的厚度和应力达到该峰点时，岛状薄膜形成连续薄膜。可以理解，在形成半导体器件的过程中，希望所沉积的薄膜均匀的分布在所要沉积的表面上。因此，最终形成的薄膜的厚度通常处于峰点Peak之后，即图4中所示的峰点Peak的右边。

根据本发明的方法，通过对粘连层进行表面处理，可以使该应力-厚度曲线的峰点Peak提前，从而在所形成的薄膜厚度相同的情况下，该薄膜的应力比原来的应力要低。如图4所示，以薄膜厚度T1为例。在通常情况下，薄膜根据曲线C1所示的规律生长，当薄膜的厚度达到T1时，其所对应的应力为S1。根据本发明的方法对薄膜所形成的表面进行表面处理之后，薄膜根据曲线C2所示的规律生长，当薄膜的厚度达到T1时，其所对应的应力为S2，S2<S1。

图5是本发明一实施例的薄膜形成过程示意图。参考图5所示，在一些实施例中，在经过表面处理之后，粘连层的表面会吸附空气中的氧离子(O)和/或氢氧根离子(OH)。图5中用较大的圆形表示粘连层的TiN，用较小的圆形表示氧离子和氢氧根离子。这些氧离子和氢氧根离子与粘连层表面的氮化钛结合，可以促进金属薄膜的形成，使图4中所示的应力-厚度曲线的峰点Peak前移。

在一些实施例中，导体层的材料包括金属钨。导体层的材料还可以是铜、铝等。

在一些实施例中，沉积导体层所采用的化学气相沉积工艺或原子层沉积工艺中的还原气体包括乙硼烷(B2H6)。图5中所示的B即乙硼烷中分解出的硼原子。

以原子层沉积工艺为例，为了沉积导体层薄膜，通常是将含金属的前驱物和还原气体按照一定的流速导入工艺腔室，前驱物和还原气体在所要形成薄膜的基体表面上发生反应、成核，最终形成金属薄膜。在沉积导体层时，氧离子和氢氧根离子在沉积钨层的过程中与乙硼烷所分解的硼结合，促使岛状薄膜更早到达连续膜。在一些实施例中，在本发明的降低晶圆翘曲度的方法中，晶圆上所包括的多个待填充空隙包括导体层开口，该导体层开口用于在后续的步骤中在其中形成导体层。图1中所示的三维存储器中的字线开口即为一种导体层开口。

图6是本发明一实施例的形成导体层开口的示例性方法流程图。参考图6所示，该实施例的形成导体层开口的过程包括：

步骤610，在晶圆的衬底上形成堆叠结构，该堆叠结构包括交替堆叠的牺牲层和绝缘层。

结合图1所示，步骤610中所形成的堆叠结构与图1所示的堆叠结构120相同，交替堆叠的牺牲层和绝缘层分别对应于第一材料层121和第二材料层122。因此，关于图1的说明内容都适于说明本步骤。

步骤620，刻蚀该交替堆叠的牺牲层和绝缘层直至暴露该衬底，形成沟槽和/或通孔。

结合图1所示，在步骤620形成的沟槽对应于图1中的沟槽140，通孔对应于图1中的垂直沟道结构130。并且，在刻蚀完成后，通孔和沟槽的底部都使衬底110暴露出来。

步骤630，通过该沟槽和/或通孔刻蚀掉该堆叠结构中的牺牲层，形成导体层开口。

图7是本发明一实施例中的导体层开口的结构示意图。参考图7所示，堆叠结构710位于衬底701之上，堆叠结构710原来包括交替堆叠的绝缘层711和牺牲层，在去掉该牺牲层之后生成作为待填充空隙的导体层开口。图7所示仅为示意，多个导体层开口之间可以相互连通，也可以不连通。

在该堆叠结构710中还包括一些贯穿堆叠结构710的阻挡结构720，这些阻挡结构720可以由已填充的沟槽和/或通孔形成。导体层开口与阻挡结构720相接触的部位就形成了导体层开口的侧壁。以导体层开口712为例，该导体层开口712包括上表面712a、下表面712b和侧壁712c。对于由已填充的通孔形成的阻挡结构720，侧壁712c为曲面，对于由已填充的沟槽形成的阻挡结构720，侧壁712c为平面。图7所示仅为示意，不用于限制绝缘层711、导体层开口、阻挡结构720的具体数量和结构。在图7中，多个导体层开口都同时包括上表面、下表面和侧壁。

在一些实施例中，导体层开口可以只有上表面和下表面，例如沿平行于衬底701的方向两端都开口的导体层开口。

在一些实施例中，在步骤220中所沉积的粘连层至少形成在导体层开口的上表面或下表面。由于在后续的步骤中沉积在粘连层上的导体层在平行于衬底的方向上的沉积面积大于导体层在垂直于衬底方向上的沉积面积，因此，晶圆的翘曲也是主要由处于导体层开口的上表面和/或下表面的导体层造成的。根据本发明的方法，至少在导体层开口的上表面和/或下表面沉积粘连层，并对该粘连层进行表面处理，可以改变上下表面所形成导体层的应力差，从而改善晶圆的翘曲现象。

在一些实施例中，在导体层开口的上表面、下表面和侧壁都形成粘连层。

在一些实施例中，在导体层开口的上表面、下表面和侧壁所形成的粘连层的厚度不完全相同。一方面，位于同一个导体层开口的上表面、下表面和侧壁的粘连层的厚度不完全相同。另一方，多个导体层开口中的上表面、下表面和侧壁的粘连层的厚度不完全相同。

在三维存储器中，处于不同位置的导体层开口的尺寸可能是不同的。例如，参考图7所示，其中衬底701沿第一方向D1延伸，即水平方向。第二方向D2与第一方向D1垂直。第二方向D2朝向衬底701。图7所示的三维存储器包括具有阶梯结构的阶梯区，因此该多个导体层开口的每一层沿第一方向D1的长度都是不等。将导体层开口和导体层沿第一方向D1的长度称为其长度。例如图7所示，沿着第二方向D2朝向衬底701，导体层开口的长度递增。在后续的过程中，形成在该多层导体层开口中的导体层的尺寸也不同，因此所造成的应力也是不同的。因此，可以根据需要来调整形成在导体层开口的上表面、下表面和侧壁上的粘连层的厚度，从而对形成在该层导体层开口中的材料所造成的应力进行调节。例如，在一些实施例中，采用金属作为粘连层，则该粘连层也会产生应力，通过调整该粘连层的厚度来调节该粘连层所产生的应力，从而进一步调节该粘连层和沉积在其上的导体层所共同产生的应力。

在一些实施例中，沿着朝向晶圆的衬底的方向，粘连层的厚度不同。在这些实施例中，由于导体层开口的总长度沿着第二方向D2从上向下依次增长，则处于各层导体层开口的上表面和下表面上的粘连层的厚度也不同。例如，以图7中相邻的两个导体层开口712、713为例进行说明。对于一个导体层开口712来说，其上表面712a的长度小于其下表面712b的长度，导体层开口712的下表面712b的长度与其相邻的导体层开口713的上表面713a的长度相等。假设形成在导体层开口712的上表面712a的粘连层的厚度为h1，形成在导体层开口712的下表面712b的粘连层的厚度为h2；形成在导体层开口713的上表面713a的粘连层的厚度为h3，形成在导体层开口713的下表面713b的粘连层的厚度为h4。在该实施例中，可以设置：h1<h2＝h3<h4。

以上仅为示例，本发明对于粘连层的厚度的具体分布及数值不做限制，可以根据实际需要进行各种调整。

在一些实施例中，沿着朝向晶圆的衬底的方向，所形成的导体层形成台阶结构。参考图7所示，在导体层开口中形成导体层之后，该多个导体层在阶梯区沿第二方向D2形成台阶结构。

在一些实施例中，沿着朝向晶圆的衬底的方向，所形成的导体层的厚度不同。结合图7所示，每一层导体层的尺寸是不同的，至少各层导体层的长度不同，因此，可以通过调节各层导体层的厚度以降低晶圆整体的翘曲程度。例如，位于上层的导体层的长度较短，其厚度较小；位于下层的导体层的长度较长，其厚度较大。或者反过来，位于上层的导体层的长度较短，其厚度较大；位于下层的导体层的长度较长，其厚度较小。

图8是本发明一实施例的三维存储器的结构示意图。形成该三维存储器800的过程中采用了本发明前文所述的降低晶圆翘曲度的方法。因此，前文的说明内容都适于说明该三维存储器800。参考图8所示，该三维存储器800包括衬底810；形成在该衬底810上的堆叠结构820，该堆叠结构820由导体层821和绝缘层822交替堆叠形成；导体层821的至少一层表面与相邻绝缘层822之间有粘连层。该三维存储器800包括核心阵列区801和阶梯区802。

参考图8所示，在形成该实施例的三维存储器800的过程中，通过去除位于导体层821处的牺牲层形成导体层开口，再在该导体层开口中形成粘连层。形成粘连层的方法请参考前文所述的内容。在形成粘连层之后，再在导体层开口中形成导体层821。

参考图8所示，将一部分导体层823放大来看，该导体层823为一层导体层中的一部分，不用于表示全部的导体层。该导体层823包括上表面823a、下表面823b、左侧面823c、右侧面823d。其中，上表面823a与绝缘层822相邻，下表面823b与绝缘层824相邻，左侧面823c与垂直沟道结构831的侧壁相邻、右侧面823d与垂直沟道结构832的侧壁相邻。可以理解，该垂直沟道结构831是已填充的通孔。

在本发明的三维存储器中，导体层823的上表面823a和下表面823b中的至少一层与相邻的绝缘层之间有粘连层。

在一些实施例中，导体层823的上表面823a、下表面823b与相邻的绝缘层之间有粘连层，导体层的侧壁与其相邻的结构(例如已填充的通孔或沟槽)之间有粘连层。

在一些实施例中，导体层823的上表面823a、下表面823b与相邻的绝缘层之间的粘连层的厚度，以及侧壁与相邻的结构之间的粘连层的厚度都不完全相同。

在一些实施例中，本发明的三维存储器中，沿着朝向衬底的方向，导体层形成台阶结构。参考图8所示，沿着第二方向D2朝向衬底810的方向，导体层在阶梯区802形成台阶结构。

在一些实施例中，本发明的三维存储器中，沿着朝向衬底的方向，导体层的厚度不同。在一些实施例中，本发明的三维存储器中，沿着朝向衬底的方向，粘连层的厚度不同。根据前文所述的方法，可以通过调整粘连层和导体层的厚度来降低晶圆整体的翘曲度。

根据本发明的三维存储器，可以降低由于导体层应力所造成的晶圆翘曲程度，有助于提高三维存储器的性能。

根据本发明的方法，使导体层薄膜在达到所需厚度时所对应的应力降低，从而从整体上降低晶圆的翘曲程度。采用本发明的方法对多种半导体结构进行处理，发现晶圆翘曲程度比使用本方法之前降低了大约20％。例如，在使用本方法之前，晶圆的翘曲程度为300-400微米；在使用了本方法之后，晶圆的翘曲程度降低了50-70微米。

一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (21)

1.一种降低晶圆翘曲度的方法，其特征在于，包括：

提供晶圆，所述晶圆具有多个待填充空隙；

在至少部分所述多个待填充空隙中形成粘连层；

对所述粘连层进行表面处理；以及

在经过所述表面处理的粘连层上形成导体层，

其中，所述表面处理包括：采用去离子水对所述粘连层的表面进行冲刷。

2.如权利要求1所述的方法，其特征在于，所述表面处理包括：采用高压氮气雾化的去离子水对所述粘连层的表面进行冲刷。

3.如权利要求1所述的方法，其特征在于，在所述多个待填充空隙中，部分所述待填充空隙不形成所述粘连层。

4.如权利要求1所述的方法，其特征在于，所述多个待填充间隙包括：导体层开口。

5.如权利要求4所述的方法，其特征在于，所述导体层开口的形成过程包括：

在所述晶圆的衬底上形成堆叠结构，所述堆叠结构包括交替堆叠的牺牲层和绝缘层；

刻蚀所述交替堆叠的牺牲层和绝缘层直至暴露所述衬底，形成沟槽和/或通孔；以及

通过所述沟槽和/或通孔刻蚀掉所述堆叠结构中的牺牲层，形成所述导体层开口。

6.如权利要求4所述的方法，其特征在于，所述粘连层至少形成在所述导体层开口的上表面和/或下表面。

7.如权利要求4所述的方法，其特征在于，所述导体层开口的侧壁上不形成所述粘连层。

8.如权利要求4所述的方法，其特征在于，所述导体层开口的侧壁、上表面、下表面所形成的所述粘连层的厚度不完全相同。

9.如权利要求1所述的方法，其特征在于，沿着朝向所述晶圆的衬底的方向，所述粘连层的厚度不同。

10.如权利要求1所述的方法，其特征在于，沿着朝向所述晶圆的衬底的方向，所述导体层形成台阶结构。

11.如权利要求1所述的方法，其特征在于，沿着朝向所述晶圆的衬底的方向，所述导体层的厚度不同。

12.如权利要求1所述的方法，其特征在于，所述导体层的生长模式为：岛状生长模式。

13.如权利要求1所述的方法，其特征在于，对所述粘连层进行表面处理之后还包括：将所述粘连层暴露在空气中，使所述粘连层上吸附氧离子和/或氢氧根离子。

14.如权利要求1所述的方法，其特征在于，通过化学气相沉积工艺或原子层沉积工艺形成所述导体层。

15.如权利要求14所述的方法，其特征在于，所述化学气相沉积工艺或原子层沉积工艺采用的还原气体包括乙硼烷。

16.如权利要求1所述的方法，其特征在于，所述粘连层包括氮化钛。

17.一种三维存储器，其特征在于，包括：

衬底；

形成在所述衬底上的堆叠结构，所述堆叠结构由导体层和绝缘层交替堆叠形成；以及

所述导体层的至少一层表面与相邻绝缘层之间有经过表面处理的粘连层，其中，所述表面处理包括：采用去离子水对所述粘连层的表面进行冲刷。

18.如权利要求17所述的三维存储器，其特征在于，沿着朝向所述衬底的方向，所述导体层形成台阶结构。

19.如权利要求17所述的三维存储器，其特征在于，沿着朝向所述衬底的方向，所述导体层的厚度不同。

20.如权利要求17所述的三维存储器，其特征在于，沿着朝向所述衬底的方向，所述粘连层的厚度不同。

21.如权利要求17所述的三维存储器，其特征在于，所述粘连层为氮化钛、和/或所述导体层为钨。

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