CN108565264B - 存储串的制备方法及半导体结构刻蚀方法 - Google Patents

Abstract

本发明提供一种存储串的制备方法，包括：在衬底上依次形成等级层堆栈和掩膜层；形成贯穿该掩膜层和该等级层堆栈并到达该衬底的沟道孔；在该沟道孔内壁依次形成介质层和保护层；在该掩膜层上形成预设厚度分布的聚合物层；刻蚀去除该沟道孔底部的介质层和保护层；在该沟道孔内形成半导体通道层。本发明提供的存储串的制备方法通过在掩膜层上形成聚合物层，对顶部掩膜层的抗刻蚀能力进行调节，使得在去除沟道底部膜层后，晶圆顶部掩膜层仍然具有合适的厚度，并能进一步控制不同位置掩膜层的厚度均匀度，有利于后续工艺中半导体通道插塞的形成。

Description

存储串的制备方法及半导体结构刻蚀方法

技术领域

本发明主要涉及存储器技术领域，尤其涉及一种存储串的制备方法及半导体结构刻蚀方法。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

目前存储器的制造工艺中，存储串在形成过程中难以兼顾沟道孔底部材料去除及顶部掩膜层厚度控制的问题，容易出现底部刻蚀不完全或顶部掩膜层被过度去除的情况，导致后续工艺中半导体通道插塞对应的氧化层损耗过大，影响存储器的电性能。

发明内容

本发明要解决的技术问题包括提供一种存储串的制备方法及半导体结构刻蚀方法，在去除沟道底部膜层的同时，易于控制晶圆顶部掩膜层的厚度，并能进一步控制不同位置掩膜层的厚度均匀度，有利于后续工艺中半导体通道插塞的形成。

为解决上述技术问题，本发明提供了一种存储串的制备方法，包括以下步骤：在衬底上依次形成等级层堆栈和掩膜层；

形成贯穿该掩膜层和该等级层堆栈并到达该衬底的沟道孔；

在该沟道孔内壁依次形成介质层和保护层；

在该掩膜层上形成预设厚度分布的聚合物层；

刻蚀去除该沟道孔底部的介质层和保护层；

在该沟道孔内形成半导体通道层。

根据本发明的至少一实施例，该等级层堆栈包括由第一绝缘层和第二绝缘层交替堆叠而成的结构；

该掩膜层包括第四绝缘层和设置在该第四绝缘层上的第三绝缘层。

根据本发明的至少一实施例，该介质层包括隧道层，存储单元层和阻隔层，该保护层用于防止该介质层在后续的工艺过程中受到损伤。

根据本发明的至少一实施例，该保护层包括与该介质层接触的硅层以及硅层上的氧化硅层。

根据本发明的至少一实施例，还包括以下步骤：

在该沟道孔的底部形成硅外延层，该硅外延层的一端与该衬底接触，另一端与该介质层和该半导体通道层接触。

根据本发明的至少一实施例，该预设厚度分布是根据该刻蚀过程的刻蚀特征信息生成的；该刻蚀特征信息包括：该刻蚀过程的时长、该刻蚀过程的温度、该刻蚀过程的刻蚀深度的分布、该刻蚀过程的粒子数量分布和该刻蚀过程的气体能量分布中的至少一种。

根据本发明的至少一实施例，以向该掩膜层上提供含氢材料并使该含氢材料沉积在该掩膜层上的方法在该掩膜层上沉积该聚合物层；

该含氢材料包括氟甲烷、二氟甲烷、三氟甲烷和甲醇中的至少一种。

根据本发明的至少一实施例，通过控制导入气流的流速、导入气流的流量、沉积时长和沉积温度中的至少一种，在该掩膜层上沉积预设厚度分布的聚合物层；

该聚合物层的厚度的下限是3纳米或5纳米，该聚合物层的厚度的上限是100纳米或200纳米。

根据本发明的至少一实施例，沉积该聚合物层的压强的下限是5兆帕或10兆帕，沉积该聚合物层的压强的上限是150兆帕或200兆帕。

根据本发明的至少一实施例，该存储串的制备方法包括多个循环，每个该循环包括至少一个在该掩膜层上形成预设厚度分布的聚合物层的步骤和至少一个刻蚀去除该沟道孔底部的介质层和保护层的步骤。

根据本发明的至少一实施例，该循环的次数的下限是2次或4次，该循环的次数的上限是20次或30次。

根据本发明的至少一实施例，在每个该循环中，该聚合物层的厚度的下限是0.3纳米或0.5纳米，该聚合物层的厚度的上限是10纳米或20纳米；

在每个该循环中，该聚合物层的预设厚度分布和该刻蚀过程的参数相同或不同。

为了解决本发明的至少一部分技术问题，在本发明的至少一实施例中，本发明提供一种半导体结构的凹陷的底部的刻蚀方法，包括以下步骤：

获得具有凹陷的半导体结构；

在该半导体结构上沉积预设厚度分布的聚合物层；

对该半导体结构进行刻蚀过程；

其中该预设厚度分布是根据该刻蚀过程的刻蚀特征信息生成的。

根据本发明的至少一实施例，该刻蚀特征信息包括：该刻蚀过程的时长、该刻蚀过程的温度、该刻蚀过程的刻蚀深度的分布、该刻蚀过程的粒子数量分布和该刻蚀过程的气体能量分布中的至少一种。

根据本发明的至少一实施例，该刻蚀方法包括多个循环，每个该循环包括至少一在该半导体结构上沉积预设厚度分布的聚合物层的步骤和至少一个对该半导体结构进行刻蚀过程的步骤。

本发明提供的存储串的制备方法及半导体结构刻蚀方法，考虑到存储串在形成过程中难以兼顾沟道孔底部材料去除及顶部掩膜层厚度控制的问题，通过在掩膜层上形成聚合物层，对顶部掩膜层的抗刻蚀能力进行调节，使得在去除沟道底部膜层后，晶圆顶部掩膜层仍然具有合适的厚度，并能进一步控制不同位置掩膜层的厚度均匀度，有利于后续工艺中半导体通道插塞的形成。

附图说明

图1是根据本发明实施例提供的存储串的制备方法流程图；

图2A至图2F是本发明实施例的存储串的制备工艺步骤示意图。

附图标记说明

1-衬底；

2-沟道孔；

3-第一绝缘层；

4-第二绝缘层；

5-等级层堆栈；

6-掩膜层；

7-第三绝缘层；

8-第四绝缘层；

9-硅外延层；

10-介质层；

11-保护层；

12-聚合物层；

13-凹槽；

14-半导体通道层。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

图1是本发明实施例的存储串的制备方法流程图；图2A-2F是本发明实施例的存储串的制备工艺步骤示意图，此处的“存储串”可以是3D NAND 存储串或者其他类型的存储串。首先参考图1-2，对本发明提供的存储串的制备方法的一个非限制性的例子进行说明。在当前的非限制性例子中，存储串的制备方法包括以下步骤：

步骤100，如图2A所示，在衬底1上形成等级层堆栈5和掩模层6。在一些实施例中，衬底1由单晶硅制成，但在其他的实施例中，衬底1是由其他合适的材料制成的，这些材料例如不限于硅锗、锗、绝缘体上硅薄膜(SOI)。在一些实施例中，衬底1上形成有掺杂区(图中未示出)，沟道孔2形成在掺杂区上，可以使用注入和/或扩散工艺形成掺杂区。在一些实施例中，采用干法刻蚀或湿法刻蚀形成沟道孔2。

在一些实施例中，等级层堆栈5由第一绝缘层3和第二绝缘层4交替堆叠而成，第一绝缘层3的材料不同于第二绝缘层4。在一些实施例中，第一绝缘层3和第二绝缘层4的材料包括但不限于氧化硅、氮化硅或氮氧化硅，或多种以上材料的组合。在当前的实施例中，第一绝缘层3的材质是氮化硅，第二绝缘层4的材质是是氧化硅。在一些实施例中，等级层堆栈5 中存在具有不同厚度的第一绝缘层3；在一些实施例中，等级层堆栈5中存在具有不同厚度的第二绝缘层4。例如，等级层堆栈中一些位置的第一绝缘层3的厚度为5纳米至40纳米，第二绝缘层4的厚度为5纳米至40纳米；另一些位置的第一绝缘层3的厚度为10纳米至40纳米，第二绝缘层4的厚度为10纳米至40纳米；又一些位置的第一绝缘层3的厚度为50纳米至200纳米，第二绝缘层4的厚度为5纳米至40纳米。在当前的实施例中，等级堆栈5包括一个厚度为30纳米的第一绝缘层3和一个厚度为15纳米的第二绝缘层4。

在一些实施例中，等级层堆栈5还包括第一绝缘层3和第二绝缘层4 之外的一层或多层绝缘层，该绝缘层与第一绝缘层3和第二绝缘层4由不同的材料制成和/或具有不同的厚度。

在一些实施例中，在等级层堆栈5上形成掩膜层6，刻蚀形成贯穿等级层堆栈5和掩膜层6的沟道孔2。在一些实施例中，掩膜层6包括一层或多层绝缘层。在一些实施例中，掩膜层6进一步包括第三绝缘层7和第四绝缘层8。在一些实施例中，构成第三绝缘层7和第四绝缘层8的材料为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在当前的实施例中，第三绝缘层7的材质是氧化硅，第四绝缘层8的材质是氮化硅。但是在其他的实施例中，该第三绝缘层7和第四绝缘层8可以是任意适于作为掩膜层的材料制成。

在上述内容中并未对绝缘层(第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层等)的制作方法进行限定，这是因为这些绝缘层的制作方法可以是多样的。在一些实施例中，形成等级层堆栈5和掩膜层6的工艺可以使用薄膜沉淀工艺。此处的薄膜淀积工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合，或者其他合适的方法。

步骤200，继续参考图2A，刻蚀形成贯穿等级层堆栈5的沟道孔2。可选的，在这一步骤完成后，还可以进行更多的步骤，例如在本发明的一些实施例中，如图2B所示，在形成沟道孔2之后进行在制成的沟道孔2的底部形成硅外延层9的步骤。这一步骤的具体实施方式可以是多样的。在一些实施例中，硅外延层9与衬底1接触，并且从衬底1的掺杂区上外延生长得到。例如，参考图2B ，在本实施例中，通过进行选择性外延生长 (Selective EpitaxyGrowth，SEG)的方式在沟道孔2的底部形成硅外延层 9。在一些实施例中，硅外延层9被掺杂到期望的掺杂水平。在这一步骤完成后，如图2B 所示的，沟道孔2的底部会形成硅外延层9。在沟道孔2的底部进行外延生长的过程可以利用现有的制程或者设置来实施，从而减少实施存储串的制备方法的使用成本。

步骤300，如图2C所示，依次形成覆盖沟道孔2的内壁的介质层10 和保护层11。在一些实施例中，介质层10是多个层的组合，包括但不限于隧道层、存储单元层和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅或氮氧化硅，或者上述材料的组合，在一些实施例中，隧道层的厚度为5纳米至15纳米，半导体通道中的电子或空穴可以通过这层隧道层隧穿至存储串(例如NAND串)的存储单元层中。在一些实施例中，存储单元层可以用于存储操作NAND的电荷，存储单元层中的电荷的存储或是移除决定了半导体通道的开关状态。存储单元层的材料包括但不限于氮化硅、氮氧化硅或硅，或者以上材料的组合。在一些实施例中，存储单元层的厚度为3纳米至15纳米。在一些实施例中，阻隔层材料为氧化硅、氮化硅或高介电常数绝缘材料，或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4纳米至15纳米的复合层。在一些实施例中，阻隔层可以进一步包括一个高K介电层(例如厚度为1纳米至5纳米的氧化铝)。

保护层11用于在后续的刻蚀过程中保护介质层10不受损伤。在一些实施例中，保护层11包括与介质层10接触的硅层。在一些实施例中，保护层11包括与介质层10接触的硅层以及硅层上的氧化硅层。在一些实施例中，硅层由非结晶、多结晶或单晶硅制成。在一些实施例中，介质层10 形成的结构为氧化硅/氮化硅/氧化硅叠层，保护层11形成的结构为多晶硅/ 氧化硅叠层。在一些实施例中，形成介质层10和保护层11的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合，或者其他合适的方法。

步骤400，如图2D所示，在晶圆上表面沉积一预设厚度分布的聚合物层12。该聚合物层12的该预设厚度分布是根据刻蚀过程的刻蚀特征信息生成的。值得注意的是，虽然图2D中的聚合物层12的厚度看似是均匀的，但这仅是为了附图绘制的便利性。事实上对于半导体结构上对应于单个芯片的区域，聚合物层12的厚度可以是均匀的，也可以是不均匀的。此外，整个晶圆上的对应于不同的芯片的区域间，聚合物层12的厚度可以是均匀的，也可以是不均匀的。此外，刻蚀特征信息指的是根据刻蚀过程的相关信息。例如，刻蚀特征信息可以是刻蚀过程在整个晶圆(Wafer)上的刻蚀深度的分布，也可以是刻蚀过程的时长、温度等信息。

本步骤中，可以根据刻蚀特征信息来确定聚合物层12的该预设厚度分布。值得注意的是，并不是必须先进行刻蚀过程，然后从该刻蚀过程中得到刻蚀特征信息。事实上，该预设厚度分布可以是在开始半导体结构沟道孔底部刻蚀的流程之前(即步骤100之前)就确定的，而该刻蚀特征信息反映的是即将进行的刻蚀过程的情况。

步骤500，如图2E所示，刻蚀去除沟道孔底部的介质层10和保护层 11，在沟道孔底部形成凹槽13。如图2E所示，沟道孔底部的介质层10和保护层11被去除后，硅外延层9的表面露出。在一些实施例中，凹槽13 的底部位于硅外延层9的上表面以下，在硅外延层9上形成凹陷。在一些实施例中，保护层11在该刻蚀过程中被损耗。在一些实施例中，聚合物层12、晶圆上表面的介质层10和保护层11在该刻蚀过程中被去除。在一些实施例中，掩膜层6在该刻蚀过程中被损耗；在一些实施例中，掩膜层6 中的第三绝缘层7在该刻蚀过程中被去除，第四绝缘层8在该刻蚀过程中被减薄。

在本步骤中，利用聚合物层12对掩膜层6的抗刻蚀能力进行调节，使得在去除沟道孔底部的介质层10和保护层11后，晶圆顶部的掩膜层6仍然具有合适的厚度，且不同位置的掩膜层6具有较好的厚度均匀度，例如，如图2E所示，在去除沟道孔底部的介质层10和保护层11后，晶圆顶部的第四绝缘层8仍然具有合适的厚度和较好的厚度均匀度，进而有利于后续工艺中研磨工艺的实现以及半导体通道插塞的形成。此外，聚合物层在刻蚀过程中被全部去除，省去了额外的去除聚合物的步骤，简化了工艺过程。

此处的“刻蚀过程”应当以广义方式理解，并不能将其狭义的理解为仅具有“向晶圆射出刻蚀气体”的步骤。例如，“刻蚀过程”也可以被理解为一个交替进行“向晶圆射出刻蚀气体”和“清洗”并反复进行数轮的过程。在一些实施例中，刻蚀工艺可以采用干法刻蚀和/或湿法刻蚀。

在上述步骤100-500的步骤完成后，获得的半导体结构就可以进行后道工艺了。例如，如图2F所示，在沟道孔内壁形成半导体通道层14，半导体通道层14覆盖露出的硅外延层9，与硅外延层9形成电性连接。在一些实施例中，半导体通道层由非结晶、多结晶或单晶硅制成，形成半导体通道层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)，或者上述工艺的组合，或者其他合适的方法。

需要说明的是，为清晰起见，图2C和图2D仅示出了介质层10和保护层11的示意性结构，未对每层结构一一进行标注；类似地，图2E中仅示出了介质层10和保护层11的简化的示意性结构，图2F中仅示出了介质层10的简化的示意性结构。尽管如此，这并不影响对本发明技术内容的理解。此外，保护层11在步骤500中被大量损耗，在不影响本发明理解的前提下，在图2F中省去损耗的保护层11。应当注意，以上附图仅为示例性的，不应当构成对本发明的限制。

在本发明的各实施例中，刻蚀方法的许多部分都可以具有多种多样的设置方式。下面以一些非限制性的例子对刻蚀方法的变化中的至少一部分进行说明。

在上述的步骤400中，“刻蚀过程的刻蚀特征信息”既可以是通过对刻蚀过程的仿真确定的，也可以是通过进行刻蚀试验来确定的。

刻蚀过程中使用的刻蚀气体可以是按照需求进行选择的，可以选择三氟化氮(NF3)或者氯气(Cl2)或者其他的气体作为刻蚀气体。

在一些实施例中，刻蚀过程被设置为仅针对半导体结构沟道孔底部的刻蚀效果优化。能够进行这样的设置的原因在于：虽然将刻蚀过程设置为仅针对半导体结构沟道孔底部的刻蚀效果优化会导致对半导体结构的顶部的刻蚀强度分布的劣化，但是这样的劣化是可以通过调整聚合物层12的厚度分布来改善的。举例来说，假设将刻蚀过程设置为仅针对半导体结构沟道孔底部的刻蚀效果优化会导致以下问题：

1.晶圆的中央区域的刻蚀强度过大。(即存在不均匀问题)

2.在某一特定区域(下称为第一区域)对掩膜层6的移除量过大。

然而，本实施例的半导体结构刻蚀方法通过在晶圆的中央区域和该第一区域设置更厚的聚合物层，来降低晶圆的中央区域的刻蚀强度和第一区域的掩膜层6的移除量，所以在采用本实施例的存储串的制备方法时，不但能够在沟道孔底部具有较好的刻蚀表现，对半导体的顶部的掩膜层6的刻蚀效果也较好。具体地说，较为均匀且各处的掩膜层6的移除量都较为适当。

如上文提及的，在半导体结构上沉积聚合物层12的沉积过程是按照一预设厚度分布进行的，而该预设厚度分布是根据刻蚀过程的刻蚀特征信息生成的。值得注意的是，“刻蚀特征信息”一词应当作广义的理解。该“刻蚀特征信息”既可以是较为粗略的或较为定性的信息(例如，晶圆中央的区域刻蚀强度比晶圆边缘的区域的刻蚀强度大一些)，也可以是较为详细的定量的信息(例如，可以将晶圆分为数百个方格，该刻蚀特征信息则包含每一格的等效移除深度)。

相应地，根据刻蚀过程的刻蚀特征信息生成预设厚度分布的方法也可以是多样的。例如，既可以是较为粗略的，将“晶圆中央附近的区域的聚合物厚度为晶圆边缘附近的区域的2倍”作为沉积聚合物层的预设厚度分布。也可以是根据较为详细的刻蚀特征信息(例如将晶圆分为数百个方格，刻蚀特征信息包含每一格的等效移除深度)，利用刻蚀信息与聚合物厚度的对应关系(例如刻蚀过程等效移除深度适配聚合物厚度的经验公式获知经验列表)生成较为详细的聚合物层的预设厚度分布。

虽然在上文中多处以晶圆上的刻蚀强度分布作为刻蚀特征信息，但应当了解的是，该刻蚀特征信息并不只能是刻蚀强度分布。一方面该刻蚀特征信息既可以是仅包含单项信息的(例如仅包含刻蚀过程的时长、或者仅包含刻蚀强度分布等)，也可以是同时包含关于刻蚀过程的多个方面的信息(多项信息)的。可以被选择作为刻蚀特征信息或者作为刻蚀特征信息的内容之一的信息包括：刻蚀过程的时长、刻蚀过程的温度、刻蚀过程的刻蚀深度的分布、刻蚀过程的粒子数量分布和刻蚀过程在的粒子能量分布等。

继续参考图2D，在沉积聚合物层12的沉积过程中，该聚合物层12的具体沉积方式可以是多样的。例如，可以化学气相沉积法(Chemical Vapor Deposition，CVD)在半导体结构上沉积预设厚度分布的聚合物层12。另一方面该聚合物层的材质可以是多样的。例如，可以以化学气相沉积法 (Chemical Vapor Deposition，CVD)向掩膜层6上提供含氢材料，使含氢材料沉积在掩膜层6上，形成预设厚度分布的聚合物层12。可以选用的含氢材料包括氟甲烷(CH3F)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)和甲醇(Methanol，CH3OH)等。可以单独使用一种材料来沉积聚合物层，也可以依次或者混合使用多种材料。选择合适的材料，例如含氟材料(例如，氟甲烷(CH3F)、二氟甲烷(CH2F2)和三氟甲烷(CHF3)能够使得形成的聚合物层12能够较容易的被从掩膜层6上去除，使得无需增加用于去除聚合物层12的特殊工艺。

在沉积聚合物层12的沉积过程中，通过对沉积过程的控制，进而使得聚合物层12的厚度符合预设厚度分布的具体方法可以是多样的。例如，可以单独运用控制导入气流的流速、控制导入气流的流量、控制沉积时长或控制沉积温度的控制手段，在掩膜层6上沉积预设厚度分布的聚合物层12。又例如，可以综合地使用上述控制手段中的数种来使得聚合物层12的厚度分布符合预设厚度分布。

虽然本实施例的存储串的制备方法如上所述，但并不代表本发明的其他实施例只包括上述步骤100-500的步骤，也不代表在本发明的其他实施例中的每个步骤中仅能实施上述说明的内容。下面对本发明一些不同的实施例进行说明。

首先，在前述实施例中，并未对该聚合物层的厚度进行明确限定。这是因为该聚合物层的厚度可以是更加实际情况进行设定的。为了取得较好的结构，可以将聚合物层的厚度限制在3纳米至200纳米的范围内。例如在本发明的一个实施例中，该聚合物层的最小厚度被设置为5纳米而最大厚度则被设置为100纳米。这样设置的原因在于，过薄的聚合物层不能产生足够的阻挡作用，不能对顶部结构起到明显保护作用。相反的，沉积过厚的掩膜层6则会导致在刻蚀过程中产生一些缺陷。例如沉积过厚的聚合物层会导致沟道孔2的顶部开口发生堵塞，进而无法对沟道孔2的底部进行刻蚀。又例如，沉积过厚的聚合物层也会提高产品表面出现微小颗粒和凹凸不平的缺陷的风险

另一方面，虽然在上文中将存储串的制备方法描述为包括步骤100-500 的步骤，但这样的描述只是为了说明在本发明的存储串的制备方法的一个实施例中以步骤100-500的顺序实施。事实上，在本发明的其他实施例中，存储串的制备方法是以其他的顺序实施的。下面以一些实施例来说明本发明在实施的步骤及步骤顺序的方面的可选变化。

在一些实施例中，存储串的制备方法包括多个循环，且每一个循环都包括至少一在掩膜层上形成预设厚度分布的聚合物层的步骤和至少一个刻蚀去除沟道孔底部的介质层和保护层步骤。例如，在一个实施例中，将上述的步骤400和步骤500作为一个循环，并且在同一次刻蚀的整个过程中，进行了多个循环。例如，在前一个循环步骤的刻蚀过程(即步骤500)结束后，再次对掩膜层进行聚合物层12的沉积，然后开始本次循环中的刻蚀过程。由于在同一次刻蚀的整个过程中要进行了多个循环，因而第一次循环将不会在硅外延层9上形成凹陷的结构。相应的，在第一个循环中，刻蚀甚至未完全去除保护层11。新沉积的聚合物层是位于晶圆上表面被部分去除的保护层11上的。

这样设置的原因在于，随着沟道孔的加深，对沟道孔底部的刻蚀的效果越来越差。为了在沟道孔底部刻蚀出特定的深度，就必须加大刻蚀强度。较大的刻蚀强度会导致需要在半导体结构顶部设置更厚的聚合物层，而更厚的聚合物层则会进一步增加沟道孔的深度使得需要进一步加大刻蚀强度。反之，在刻蚀过程中设置多个包括沉积聚合物层和刻蚀过程的循环，可以使得在每次刻蚀开始前，聚合物层足以在本次刻蚀前为半导体结构的顶部提供足够的保护即可，因而可以具有较薄的厚度，从而使得沟道孔的深度较浅。较浅的沟道孔无论对于控制沟道孔底部的刻蚀深度还是对半导体结构顶部的保护都是较为有利的。值得注意的是，在每个循环中，聚合物层的预设厚度分布和刻蚀过程的参数(强度、时长、刻蚀气体种类等)既可以设置为相同的，也可以设置为不同的。例如可以在前一次或前几次刻蚀中可以设置对保护层的去除力度较大的刻蚀过程，而在随后的刻蚀中设置对保护层的去除力度较小的刻蚀过程。

在前述实施例中，并未对每个循环中的沉积的聚合物层的厚度进行明确限定。这是因为该聚合物层的厚度可以是更加实际情况进行设定的。为了取得较好的结构，可以将单层循环中沉积的聚合物层的厚度限制在0.3 纳米至20纳米的范围内。例如在本发明的一个实施例中，该聚合物层的最小厚度被设置为0.5纳米而最大厚度则被设置为10纳米。

相应的，在前述实施例中也未对整个刻蚀过程中包含的循环的次数进行限定。但是为了获得更好的整体效果，一般可以使将整个刻蚀过程中包含2个至30个循环。例如，在一个实施例中整个刻蚀过程中包含4个循环而在另一个实施例中整个刻蚀过程中包含20个循环。

此外，无论在整个刻蚀过程中仅沉积一次聚合物层还是包括多个几个循环，对聚合物层的厚度进行较为精确的控制都十分重要。为了提高沉积聚合物层的厚度的精确性，可以在沉积聚合物层时选择5兆帕至200兆帕之间的压力，并在这一压力条件下根据预设厚度分布设定沉积温度和时间等其他参数。例如，在一个实施例中以5兆帕的压力沉积聚合物层。而在另一个实施例中以200兆帕的压力沉积聚合物层。

在本发明的一个实施例中，从半导体结构中去除残留的聚合物的方法是对所述半导体结构进行氧化(Asher)和清洗(例如湿洗Wet Clean)。采用这一方法的原因在于，聚合物层能够较为容易的被去除且氧化和清洗是制作半导体结构中的常规步骤。因此，可以利用刻蚀完成后常规的氧化和清洗的步骤来去除聚合物层，而不需要增加额外的用于去除聚合物层的步骤。

虽然前述实施例都是存储串的制备方法，但本发明并不限于存储串的制备领域。本发明的至少一些实施例是半导体结构的凹陷的底部的刻蚀方法。下面以一些实施例对于采用本发明的精神的刻蚀半导体结构的凹陷的底部的刻蚀方法进行说明。在本发明的一个实施例中，刻蚀半导体结构的凹陷的底部的刻蚀方法包括以下步骤：

获得具有凹陷的半导体结构。这一步骤中的“获得”应当以广义理解，既可以是制作出具有凹陷的半导体结构，也可以通过采购等方式得到凹陷的半导体结构。类似的，该“凹陷”也应当做广义理解，凹陷既可以是沟道孔等深孔结构，也可以是沟槽等具有较大长宽比的槽结构。

在半导体结构上沉积预设厚度分布的聚合物层。在这一步骤中沉积的聚合物层将在随后的刻蚀步骤中保护该半导体结构的顶部。并且在这一步骤中，聚合物层的预设厚度分布是根据在下一步在即将进行的刻蚀过程的刻蚀特征信息生成的。

在半导体上沉积完成聚合物层后，就可以开始对半导体结构进行刻蚀过程。这一过程中，凹陷的底部会被刻蚀，并形成所希望形成的形状。例如，在凹陷的底部会被刻蚀出预设深度的槽。

可选的，在上述实施例中该“刻蚀特征信息”可以包括刻蚀过程的时长、刻蚀过程的温度、刻蚀过程的刻蚀深度的分布、刻蚀过程的粒子数量分布和刻蚀过程的气体能量分布中的一种或者至少一种。

由于可以通过设置聚合物层并且调整聚合物层的厚度分布来实现对半导体结构的顶部的保护，刻蚀过程可以完全仅针对其在半导体凹陷的底部的刻蚀效果来优化。进而起到对凹陷底部较好的刻蚀效果。

与制作存储串的实施例中类似的，本实施例的刻蚀方法也可以包括多个循环。在这些循环中，每个循环都包括至少一个在半导体结构上沉积预设厚度分布的聚合物层的步骤和至少一个对半导体结构进行刻蚀过程的步骤。这样的设置能够进一步提升对凹陷底部的刻蚀效果，减小刻蚀对半导体结构顶部等不希望被刻蚀的区域的影响。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (15)

1.一种存储串的制备方法，包括以下步骤：

在衬底上依次形成等级层堆栈和掩膜层；

形成贯穿所述掩膜层和所述等级层堆栈并到达所述衬底的沟道孔；

在所述沟道孔内壁依次形成介质层和保护层；

在所述掩膜层上形成预设厚度分布的聚合物层；

刻蚀去除所述沟道孔底部的介质层和保护层；

在所述沟道孔内形成半导体通道层。

2.根据权利要求1所述的存储串的制备方法，其特征在于：所述等级层堆栈包括由第一绝缘层和第二绝缘层交替堆叠而成的结构；

所述掩膜层包括第四绝缘层和设置在所述第四绝缘层上的第三绝缘层。

3.根据权利要求1所述的存储串的制备方法，其特征在于，所述介质层包括隧道层，存储单元层和阻隔层，所述保护层用于防止所述介质层在后续的工艺过程中受到损伤。

4.根据权利要求3所述的存储串的制备方法，其特征在于，所述保护层包括与所述介质层接触的硅层以及硅层上的氧化硅层。

5.根据权利要求1所述的存储串的制备方法，其特征在于，还包括以下步骤：

在所述沟道孔的底部形成硅外延层，所述硅外延层的一端与所述衬底接触，另一端与所述介质层和所述半导体通道层接触。

6.根据权利要求5所述的存储串的制备方法，其特征在于，所述预设厚度分布是根据所述刻蚀过程的刻蚀特征信息生成的；所述刻蚀特征信息包括：所述刻蚀过程的时长、所述刻蚀过程的温度、所述刻蚀过程的刻蚀深度的分布、所述刻蚀过程的粒子数量分布和所述刻蚀过程的气体能量分布中的至少一种。

7.根据权利要求5所述的存储串的制备方法，其特征在于：以向所述掩膜层上提供含氢材料并使所述含氢材料沉积在所述掩膜层上的方法在所述掩膜层上沉积所述聚合物层；

所述含氢材料包括氟甲烷、二氟甲烷、三氟甲烷和甲醇中的至少一种。

8.根据权利要求7所述的存储串的制备方法，其特征在于：通过控制导入气流的流速、导入气流的流量、沉积时长和沉积温度中的至少一种，在所述掩膜层上沉积预设厚度分布的聚合物层；

所述聚合物层的厚度的下限是3纳米，所述聚合物层的厚度的上限是200纳米。

9.根据权利要求8所述的存储串的制备方法，其特征在于：沉积所述聚合物层的压强的下限是5兆帕，沉积所述聚合物层的压强的上限是200兆帕。

10.根据权利要求1所述的存储串的制备方法，其特征在于：所述存储串的制备方法包括多个循环，每个所述循环包括至少一个在所述掩膜层上形成预设厚度分布的聚合物层的步骤和至少一个刻蚀去除所述沟道孔底部的介质层和保护层的步骤。

11.根据权利要求10所述的存储串的制备方法，其特征在于：所述循环的次数的下限是2次，所述循环的次数的上限是30次。

12.根据权利要求10所述的存储串的制备方法，其特征在于：在每个所述循环中，所述聚合物层的厚度的下限是0.3纳米，所述聚合物层的厚度的上限是20纳米；

在每个所述循环中，所述聚合物层的预设厚度分布和所述刻蚀过程的参数相同或不同。

13.一种半导体结构的凹陷的底部的刻蚀方法，包括以下步骤：

获得具有凹陷的半导体结构；

在所述半导体结构上沉积预设厚度分布的聚合物层，所述聚合物层暴露所述凹陷表面；

对所述半导体结构进行刻蚀过程；

其中所述预设厚度分布是根据所述刻蚀过程的刻蚀特征信息生成的。

14.根据权利要求13所述的刻蚀方法，其特征在于：所述刻蚀特征信息包括：所述刻蚀过程的时长、所述刻蚀过程的温度、所述刻蚀过程的刻蚀深度的分布、所述刻蚀过程的粒子数量分布和所述刻蚀过程的气体能量分布中的至少一种。

15.根据权利要求13所述的刻蚀方法，其特征在于：所述刻蚀方法包括多个循环，每个所述循环包括至少一在所述半导体结构上沉积预设厚度分布的聚合物层的步骤和至少一个对所述半导体结构进行刻蚀过程的步骤。