CN107810552B - 使用含有牺牲填充材料的腔制造的多级存储器堆叠体结构 - Google Patents

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Abstract

一种形成三维存储器装置的方法，包含在基板之上形成绝缘材料层和第一牺牲材料层的下部堆叠体结构，穿过下部堆叠体结构形成第一存储器开口并用牺牲填充材料填充第一存储器开口，用第一导电层替换第一牺牲材料层，在替换第一牺牲材料层之后在下部堆叠体结构之上形成绝缘和第二牺牲材料层的上部堆叠体结构，在上覆于第一存储器开口的区域中穿过上部堆叠体结构形成第二存储器开口，用第二导电层替换第二牺牲材料层，从第二存储器开口下方的第一存储器开口移除牺牲填充材料，以在替换第二牺牲材料层之后形成堆叠体间存储器开口，以及在堆叠体间存储器开口内形成存储器堆叠体结构。

Description

使用含有牺牲填充材料的腔制造的多级存储器堆叠体结构
技术领域
本公开总体上涉及三维存储器装置的领域，并且特别地涉及包含多级存储器阵列的垂直堆叠体的三维存储器装置及其制造方法。
背景技术
T.Endoh等人发表于IEDM Proc.(2001)33-36的题为“Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”的文章中公开了具有每单元一位(bit)的三维垂直NAND串。
发明内容
根据本公开的方面，单片三维存储器装置包括下部堆叠体结构、上部堆叠体结构以及多个存储器堆叠体结构，下部堆叠体结构包括第一交替堆叠体，所述第一交替堆叠体包含第一绝缘层和第一导电层且位于基板之上，上部堆叠体结构包括第二交替堆叠体，所述第二交替堆叠体包含第二绝缘层和第二导电层且位于下部堆叠体结构之上，并且多个存储器堆叠体结构延伸穿过下部堆叠体结构和上部堆叠体结构。存储器堆叠体结构中的每一个位于存储器开口中且包括与存储器开口的下部部分的侧壁接触的下部阻挡电介质，以及与存储器开口的上部部分的侧壁接触且不与下部阻挡电介质物理接触的上部阻挡电介质。存储器开口的下部部分的侧壁通过上部堆叠体结构的水平底部表面邻接于存储器开口的上部部分的侧壁。多个存储器堆叠体结构中的每一个包括存储器膜，存储器膜包含存储器材料层和隧穿电介质层，并且每个存储器材料层接触上部堆叠体结构的水平底部表面。
根据本公开的另一方面，形成三维存储器装置的方法包含，在基板之上形成绝缘层和第一牺牲材料层的下部堆叠体结构，穿过下部堆叠体结构形成第一存储器开口并用牺牲填充材料填充第一存储器开口，用第一导电层替换第一牺牲材料层，在替换第一牺牲材料层之后，在下部堆叠体结构之上形成绝缘层和第二牺牲材料层的上部堆叠体结构，在上覆于第一存储器开口的区域中穿过上部堆叠体结构形成第二存储器开口，用第二导电层替换第二牺牲材料层，在替换第二牺牲材料层之后，从第二存储器开口之下的第一存储器开口移除牺牲填充材料，以形成堆叠体间存储器开口，以及在堆叠体间存储器开口内形成存储器堆叠体结构。
附图说明
图1是根据本公开的实施例的在形成第一绝缘层和第一牺牲材料层的第一交替堆叠体之后的示例性结构的垂直截面图。
图2是根据本公开的实施例的在形成第一阶梯表面和第一反向阶梯电介质材料部分之后的示例性结构的垂直截面图。
图3A是根据本公开的实施例的在形成装置区中的第一存储器开口和接触区中的第一支撑开口之后的示例性结构的俯视图。
图3B是图3A的示例性结构沿着垂直平面B-B’的垂直截面图。
图4A是根据本公开的实施例的在每个第一存储器开口和每个第一支撑开口的底部处形成外延沟道部分之后的示例性结构的俯视图。
图4B是图4A的示例性结构沿着垂直平面B-B’的垂直截面图。
图5A是根据本公开的实施例的在形成下部阻挡电介质层之后的示例性结构的俯视图。
图5B是图5A的示例性结构沿着垂直平面B-B’的垂直截面图。
图6A是根据本公开的实施例的在沉积第一牺牲填充材料层之后的示例性结构的俯视图。
图6B是图6A的示例性结构沿着垂直平面B-B’的垂直截面图。
图7A是根据本公开的实施例的在形成下级接触沟槽之后的示例性结构的俯视图。
图7B是图7A的示例性结构沿着垂直平面B-B’的垂直截面图。
图8A是根据本公开的实施例的在通过移除第一牺牲材料层形成第一横向凹陷之后的示例性结构的俯视图。
图8B是图8A的示例性结构沿着垂直平面B-B’的垂直截面图。
图9A是根据本公开的实施例的在沉积导电材料以形成第一导电层之后的示例性结构的俯视图。
图9B是图9A的示例性结构沿着垂直平面B-B’的垂直截面图。
图10A是根据本公开的实施例的在凹陷蚀刻之后的示例性结构的俯视图，所述凹陷蚀刻从下级接触沟槽并从第一交替堆叠体上方移除导电材料的部分。
图10B是图10A的示例性结构沿着垂直平面B-B’的垂直截面图。
图11A是根据本公开的实施例的在沉积第二牺牲填充材料层之后的示例性结构的俯视图。
图11B是图11A的示例性结构沿着垂直平面B-B’的垂直截面图。
图12A是根据本公开的实施例的在平坦化第一和第二牺牲填充材料层之后的示例性结构的俯视图。
图12B是图12A的示例性结构沿着垂直平面B-B’的垂直截面图。
图13A是根据本公开的实施例的在形成第二绝缘层和第二牺牲材料层的第二交替堆叠体之后的示例性结构的俯视图。
图13B是图13A的示例性结构沿着垂直平面B-B’的垂直截面图。
图14A是根据本公开的实施例的在形成第二阶梯表面和第二反向阶梯电介质材料部分之后的示例性结构的俯视图。
图14B是图14A的示例性结构沿着垂直平面B-B’的垂直截面图。
图15A是根据本公开的实施例的在形成装置区中的第二存储器开口和接触区中的第二支撑开口之后的示例性结构的俯视图。
图15B是图15A的示例性结构沿着垂直平面B-B’的垂直截面图。
图16是根据本公开的实施例在沉积第二阻挡电介质层和牺牲衬垫之后的第一存储器开口和第二存储器开口的堆叠体的垂直截面图。
图17是根据本公开的实施例在各向异性蚀刻之后的第一和第二存储器开口的堆叠体的垂直截面图，所述各向异性蚀刻移除包封腔的上部盖部分。
图18是根据本公开的实施例在移除第一牺牲填充材料和牺牲衬垫之后的第一和第二存储器开口的堆叠体的垂直截面图。
图19是根据本公开的实施例在形成存储器材料层、隧穿电介质层以及第一半导体沟道层之后的第一和第二存储器开口的堆叠体的垂直截面图。
图20是根据本公开的实施例在形成第二半导体沟道层、电介质芯以及漏极区之后的第一和第二存储器开口的堆叠体的垂直截面图。
图21A是根据本公开的实施例的在形成存储器堆叠体结构、虚设存储器堆叠体结构、电介质芯以及漏极区之后的示例性结构的俯视图。
图21B是图21A的示例性结构沿着垂直平面B-B’的垂直截面图。
图22A是根据本公开的实施例的示例性结构在形成上部级接触沟槽之后的俯视图。
图22B是图22A的示例性结构沿着垂直平面B-B’的垂直截面图。
图23A是根据本公开的实施例的在通过移除第二牺牲材料层形成第二横向凹陷之后的示例性结构的俯视图。
图23B是图23A的示例性结构沿着垂直平面B-B’的垂直截面图。
图24A是根据本公开的实施例的在形成第二导电层之后的示例性结构的俯视图。
图24B是图24A的示例性结构沿着垂直平面B-B’的垂直截面图。
图25A是根据本公开的实施例的在移除第二牺牲填充材料部分之后的示例性结构的俯视图。
图25B是图25A的示例性结构沿着垂直平面B-B’的垂直截面图。
图26A是根据本公开的实施例的在形成绝缘间隔体和后侧接触通孔结构之后的示例性结构的俯视图。
图26B是图26A的示例性结构沿着垂直平面B-B’的垂直截面图。
具体实施方式
如上面所讨论的，本公开涉及包含多级存储器阵列的垂直堆叠体的三维存储器装置及其制造方法，下面描述了其各方面。可以采用本公开的实施例来形成半导体装置，比如包括多个NAND存储器串的三维单片存储器阵列装置。附图未按比例绘制。在图示元件的单个实例情况下，可以复制元件的多个实例，除非另有明确描述或清楚指明元件的复制不存在。诸如“第一”、“第二”以及“第三”的顺序仅用来识别相似的元件，并且在本公开的说明书和权利要求中可以采用不同的顺序。如本文中所使用的，位于第二元件“上”的第一元件可以是位于第二元件的表面的外侧上，或位于第二元件的内侧上。如本文中所使用的，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文中所使用的，“层”是指包含具有实质上均匀的厚度的区域的材料部分。层可以在下面的或上覆的结构的整体之上延伸，或可以具有比下面的或上覆的结构的范围更小的范围。此外，层可以为均质或非均质连续结构的区域，其具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶部表面和底部表面处或之间的水平平面的任意对之间。层可以水平、垂直和/或沿着锥形表面延伸。基板可以为层，可以在其中包含一个或多个层，和/或可以在其上、其上方和/或其之下的具有一个或多个层。
单片三维存储器阵列是这样的存储器阵列，其中多个存储器级形成在诸如半导体晶片的单个基板上方，而没有介于中间的基板。术语“单片”是指阵列的每级的层直接沉积在阵列的每个下面的级的层上。相比之下，可以分开地形成二维阵列并然后封装在一起，以形成非单片存储器装置。例如，已经通过在分开的基板上形成存储器级并垂直堆叠存储器级而构建了非单片堆叠的存储器，如题为“Three Dimensional Structure Memory”、专利号为5,915,167的美国专利中所描述的。在接合之前，可以将基板减薄或从存储器级移除，但由于存储器级初始地形成在分开的基板之上，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器装置包含单片三维NAND串存储器装置，并且可以采用本文中所描述的各种实施例来制造。
参考图1，图示了根据本公开的实施例的示例性结构，其可以用来例如制造含有垂直NAND存储器装置的装置结构。示例性结构包含基板，其可以为半导体基板。基板可以包含基板半导体层9。基板半导体层9为半导体材料层，并且可以包含至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。基板半导体层9可以包括单晶半导体材料，比如单晶硅晶片。
如本文中所用的，“半导体材料”是指具有在从1.0×10-6S/cm至1.0×105S/cm范围内的电导率的材料，并且一经用电掺杂剂适当掺杂，能够产生具有在从1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所用的，“电掺杂剂”是指对能带结构(band structure)内的价带(valance band)添加空穴的p-型掺杂剂，或对能带结构内的导带(conduction band)添加电子的n-型掺杂剂。如本文中所用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文中所用的，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。对于电导率的全部测量在标准条件下进行。可选地，可以在基板半导体层9内形成至少一个掺杂阱(未明确示出)。
示例性结构包含装置区100和接触区200，在装置区100中可以后续形成存储器装置，并且在接触区200中后续形成阶梯表面。如本文中所使用的，“接触区”是指其中要形成接触通孔结构的区域。可以在外围装置区300中形成用于外围电路的至少一个半导体装置，外围装置区300的总体位置由点线的矩形(为了清楚未示出详细结构)示出。至少一个半导体装置可以包含例如一个或多个场效应晶体管。用于外围电路的至少一个半导体装置可以含有用于要后续形成的存储器装置的驱动电路，其可以包含至少一个NAND装置。
可选地，可以在基板的上部部分中提供半导体材料层10。可以例如通过将电掺杂剂(p-型掺杂剂或n-型掺杂剂)植入到基板半导体层9的上部部分中，或例如通过由选择性外延来沉积单晶半导体材料，来形成半导体材料层10。在一个实施例中，半导体材料层10可以包含与基板半导体层9的单晶结构外延对准的单晶半导体材料(例如，p-阱)。
随后形成第一材料层和第二材料层的交替堆叠体。每个第一材料层可以包含第一材料，并且每个第二材料层可以包含与第一材料不同的第二材料。在一个实施例中，第一材料层和第二材料层可以分别为第一绝缘层132和第一牺牲材料层142。在一个实施例中，每个第一绝缘层132可以包含第一绝缘材料，并且每个第一牺牲材料层142可以包含第一牺牲材料。由第一绝缘层132和第一牺牲材料层142形成的交替堆叠体在本文中称为第一交替堆叠体(132，142)，或下部交替堆叠体(132，142)。在此情况下，堆叠体可以包含交替的多个第一绝缘层132和第一牺牲材料层142。如本文中所使用的，“牺牲材料”是指在后续工艺步骤期间被移除的材料。
如本文中所使用的，第一元件和第二元件的交替堆叠体是指其中第一元件的实例与第二元件的实例交替的结构。交替多重体的第一元件中不是端部元件的每个实例在两侧上由第二元件的两个实例邻接，并且交替多重体的第二元件中不是端部元件的每个实例在两端上由第一元件的两个实例邻接。第一元件可以在其中具有相同的厚度，或可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或可以具有不同的厚度。交替多个第一材料层和第二材料层可以起始于第一材料层的实例或第二材料层的实例，并且可以终止于第一材料层的实例或第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成单元，其在交替多重体中周期性重复。
第一交替堆叠体(132，142)可以包含由第一材料构成的第一绝缘层132，和由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以为至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包含但不限于硅氧化物(包含掺杂或未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高电介质常数(high-k)电介质氧化物的电介质金属氧化物(例如，铝氧化物、铪氧化物等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可以为硅氧化物。
第一牺牲材料层142的第二材料为牺牲材料，可以对第一绝缘层132的第一材料有选择性地移除第一牺牲材料层142的第二材料。如本文中所使用的，如果移除工艺以第二材料的移除速率的至少两倍的速率来移除第一材料，则第一材料的移除为“对”第二材料“有选择性”。第一材料的移除的速率与第二材料的移除的速率的比例在本文中称为第一材料的移除工艺关于第二材料的“选择度”。
第一牺牲材料层142可以包括绝缘材料、半导体材料、或导电材料。可以后续用导电电极替换第一牺牲材料层142的第二材料，导电电极可以起到例如垂直NAND装置的控制栅电极的作用。第二材料的非限制性示例包含硅氮化物、非晶半导体材料(比如非晶硅)以及多晶半导体材料(比如多晶硅)。在一个实施例中，第一牺牲材料层142可以为材料层，其包括硅氮化物或包含硅和锗中的至少一种的半导体材料。
在一个实施例中，第一绝缘层132可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果硅氧化物用于第一绝缘层132，则正硅酸四乙酯(tetraethylorthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如通过CVD或原子层沉积(ALD)来形成第一牺牲材料层142的第二材料。
第一绝缘层132和第一牺牲材料层142的厚度可以在从20nm至50nm的范围内，虽然对于每个第一绝缘层132和对于每个第一牺牲材料层142可以采用更薄或更厚的厚度。第一绝缘层132和第一牺牲材料层142的对的重复的数目可以在从2至1024的范围内，并且典型地为从8至256，虽然也可以采用更大数目的重复。在一个实施例中，第一交替堆叠体(132，142)中的每个第一牺牲材料层142可以具有均匀的厚度，其在每个相应的第一牺牲材料层142内实质上不变。
参考图2，可以图案化下部堆叠体结构(132，142)，以形成第一阶梯表面。在接触区200中形成第一阶梯表面。接触区200包含第一阶梯区域和第二阶梯区域，在第一阶梯区域中形成第一阶梯表面，在第二阶梯区域中将在上部堆叠体结构(待在下部堆叠体结构之上后续形成)中后续形成附加阶梯表面。将装置区100提供为与接触区200相邻。可以后续在装置区100中形成包含存储器堆叠体结构的存储器装置。可以例如通过形成其中具有开口的掩模层，在最顶部第一牺牲材料层142和最顶部第一绝缘层132的级内蚀刻腔，以及通过蚀刻直接位于蚀刻区域内的蚀刻的腔的底部表面下方的每对第一绝缘层132和第一牺牲材料层142来迭代地扩大蚀刻区域并使腔垂直凹陷，来形成第一阶梯表面。图案化第一交替堆叠体(132，142)，使得每个下面的第一牺牲材料层142比蚀刻区中任意上覆的第一牺牲材料层142横向突出得更远，并且每个下面的第一绝缘层132比蚀刻区中任意上覆的第一绝缘层132横向突出得更远。接触区可以为第一交替堆叠体(132，142)的接触区。腔在本文中称为第一阶梯腔。
沉积电介质材料以填充第一阶梯腔。例如通过化学机械平坦化，来移除覆于第一交替堆叠体(132，142)的最顶部表面之上的电介质材料的过量部分。沉积的电介质材料的剩余部分形成第一反向阶梯电介质材料部分165，其形成在第一阶梯表面上。第一反向阶梯电介质材料部分165为反向阶梯。如本文中所使用的，“反向阶梯”元件是指具有阶梯表面且水平截面积作为距其上存在元件的基板的顶部表面的垂直距离的函数单调增加的元件。下部堆叠体结构(其也称为第一堆叠体结构)包括第一交替堆叠体(132，142)和第一反向阶梯电介质材料部分165。
参考图3A和3B，延伸到基板(9，10)的顶部表面的第一开口(121，321)形成为穿过下部堆叠体结构(132，142，165)。第一开口(121，321)包含装置区100中形成的第一存储器开口121和接触区200中形成的第一支撑开口321。例如，可以将至少包含光致抗蚀剂层的光刻材料堆叠体(未示出)形成在下部堆叠体结构(132，142，165)之上，并且可以将其光刻法图案化，以在光刻材料堆叠体内形成开口。可以通过采用图案化的光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻，来将光刻材料堆叠体中的图案转印穿过下部堆叠体结构(132，142，165)的整体。将下部堆叠体结构(132，142，165)位于图案化的光刻材料堆叠体中的开口下面的部分蚀刻，以形成第一开口(121，321)。换而言之，图案化的光刻材料堆叠体中的图案穿过下部堆叠体结构(132，142，165)的转印形成第一开口(121，321)。
在一个实施例中，可以交替用来蚀刻穿过第一交替堆叠体(132，142)的材料的各向异性蚀刻工艺的化学过程，以在提供对于第一反向阶梯电介质材料部分165的相当的平均蚀刻速率的同时，最优化对第一交替堆叠体(132，142)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以为例如一系列的反应离子蚀刻。第一开口(121，321)的侧壁可以为实质上垂直的，或可以为锥形的。随后，可以通过例如灰化来后续移除图案化的光刻材料堆叠体。
可选地，在后续步骤期间，堆叠体中的顶层132可以起到蚀刻终止电介质层的作用。从而，堆叠体中的顶层132可以包括与堆叠体中的其余层132(例如，硅氧化物)不同的材料(例如，金属氧化物电介质)。在形成第一存储器开口121的同时，将第一支撑开口321形成为穿过交替层(132，142)的第一堆叠体，并穿过第一反向阶梯电介质材料部分165和可选的蚀刻终止电介质层中的一个，第一存储器开口121形成为穿过蚀刻终止电介质层和交替层(132，142)的第一堆叠体。在一个实施例中，基板(9，10)可以用作各向异性蚀刻工艺的终止层。在一个实施例中，可以通过过蚀刻(overetch)使第一开口(121，321)在基板(9，10)的顶部表面下方延伸。第一开口(121，321)的横向尺寸(例如，直径)在每个第一开口(121，321)的上部部分处可以为从约20nm至200nm，并且在每个第一开口(121，321)的下部部分处可以为约10nm至150nm。在一个实施例中，第一存储器开口121可以形成为开口的阵列，其可以为开口的周期性二维阵列。第一支撑开口321可以形成为离散的开口，其彼此相互分隔，并且可以不形成周期性二维阵列图案。第一支撑开口321之间的最接近相邻横向分隔距离可以大于第一存储器开口121之间的最接近相邻距离的两倍(例如，三倍或更多倍)。
参考图4A和4B，可以通过选择性外延工艺来形成可选的外延沟道部分11。外延沟道部分11包括与半导体材料层10的单晶基板半导体材料外延对准的单晶半导体材料。可选地，外延沟道部分11可以掺杂有适当导电类型的电掺杂剂。在一个实施例中，半导体材料层10和外延沟道部分11可以具有第一导电类型(例如，p-型)的掺杂。
可例如通过连同蚀刻剂气体(比如HCl)依次或同时地流通反应物气体(比如SiH4、SiH2Cl2、SiHCl3、SiCl4、Si2H6、GeH4、Ge2H6、其他半导体前驱体气体，或其组合)，来执行形成外延沟道部分11的选择性外延工艺。非晶表面(比如电介质材料的表面)上的半导体材料的沉积速率小于蚀刻剂对半导体材料的蚀刻速率，而晶体表面(比如半导体材料层10的顶部表面)上的半导体材料的沉积速率大于蚀刻剂对半导体材料的蚀刻速率。从而，半导体材料仅沉积在半导体表面上，其为半导体材料层10的顶部表面的物理暴露的部分。可以选择工艺条件(比如沉积温度、工艺室中各种气体的分压等)，使得沉积的半导体材料与半导体材料层10(例如，p-阱)的单晶结构外延对准，即，单晶硅或另一半导体材料与半导体材料层10的单晶结构原子对准。
参考图5A和5B，可以在第一存储器开口121和第一支撑开口321的物理暴露的表面上和第一交替堆叠体(132，142)之上形成下部阻挡电介质层21L。下部阻挡电介质层21L可以包含单个电介质材料层或多个电介质材料层。可以通过共形沉积方法，将下部阻挡电介质层21L沉积在每个存储器开口121的侧壁上。在一个实施例中，下部阻挡电介质层21L可以包含电介质金属氧化物。如本文中所使用的，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以主要由至少一种金属元素和氧构成，或可以主要由至少一种金属元素、氧以及诸如氮的至少一种非金属元素构成。在一个实施例中，下部阻挡电介质层21L可以包含电介质金属氧化物，其具有大于7.9的介电常数，即，具有大于硅氮化物的介电常数的介电常数。
电介质金属氧化物的非限制性示例包含铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(LaO2)、钇氧化物(Y2O3)、钽氧化物(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金、以及其堆叠体。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液源雾化化学沉积或其组合来沉积下部阻挡电介质层21L。下部阻挡电介质层21L的厚度可以在从1nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。下部阻挡电介质层21L可以后续起到电介质材料部分的作用，其阻挡所存储的电荷泄露到控制栅电极。在一个实施例中，下部阻挡电介质层21L包含铝氧化物。
附加地或替代地，下部阻挡电介质层21L可以包含硅基电介质材料，比如硅氧化物、硅氮氧化物、硅氮化物或其组合。在一个实施例中，下部阻挡电介质层21L可以包含硅氧化物。可以通过共形沉积方法(比如低压化学气相沉积、原子层沉积或其组合)形成硅基电介质材料。如果存在，硅基电介质材料的厚度可以在从1nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。替代地，下部阻挡电介质层21L可以省略，并且可以在形成后侧凹陷之后，在待后续形成的存储器膜的表面上通过共形沉积工艺形成阻挡电介质层。
参考图6A和6B，在第一存储器开口121和第一支撑开口321的腔中、并在交替堆叠体(132，142)和下部阻挡电介质层21L之上沉积第一牺牲填充材料层22L。第一牺牲填充材料层22L包含第一牺牲填充材料，其为可以对下部阻挡电介质层21L的材料有选择性地移除的材料。在一个实施例中，第一牺牲填充材料可以包含半导体材料，比如硅(例如，非晶硅或多晶硅)、锗、硅-锗合金。替代地，第一牺牲填充材料可以包含非晶碳、类金刚石碳、或多孔有机硅酸盐玻璃。
在一个实施例中，可以采用非共形沉积方法来沉积第一牺牲填充材料层22L。在此情况下，可以在每个第一存储器开口121内和每个第一支撑开口321内形成第一包封腔29。如本文中所用的，“腔”是指不包含固体或液体材料的容积。腔可以处于真空或可以包含气相材料。如本文中所使用的，“包封腔”是指被包封的腔，即，在其中不具有任何开口的表面的连续组内部的腔。从而，限定包封腔的表面彼此之间连续，且其之间不包含任何间隙。一经用第一牺牲填充材料填充第一存储器开口121和第一支撑开口321，在每个第一存储器开口121内和每个支撑开口321内形成第一包封腔29。每个第一包封腔29在相应的第一存储器开口121内或在相应的第一支撑开口321内被第一牺牲填充材料的一部分包封。
参考图7A和7B，可以例如通过施加光致抗蚀剂层(未示出)、光刻法地图案化光致抗蚀剂层、以及采用各向异性蚀刻将光致抗蚀剂层中的图案转印穿过第一交替堆叠体(132，142)，来穿过第一交替堆叠体(132，142)形成至少一个第一接触沟槽179。每个第一接触沟槽179可以从第一牺牲填充材料层22L的顶部表面至少延伸到半导体材料层10的顶部表面。可以将与半导体材料层10的第一导电类型相反的第二导电类型的掺杂剂植入到半导体材料层10的表面部分中，以形成源极区61。每个第一接触沟槽179延伸穿过下部堆叠体结构(132，142，165)，并且因此在本文中称为下级接触沟槽。
参考图8A和8B，可以例如采用各向同性蚀刻工艺，将关于第一绝缘层132的材料选择性地蚀刻第一牺牲材料层142的材料的蚀刻剂引入到第一接触沟槽179中。在第一牺牲材料层142被移除的体积中形成第一后侧凹陷143。第一牺牲材料层142的材料的移除可以是对第一绝缘层132的材料、第一反向阶梯电介质材料部分165的材料、半导体材料层10的半导体材料以及下部阻挡电介质层21L的材料有选择性的。在一个实施例中，第一牺牲材料层142可以包含硅氮化物，并且第一绝缘层132和第一反向阶梯电介质材料部分165的材料可以选自硅氧化物和电介质金属氧化物。在另一实施例中，第一牺牲材料层142可以包含半导体材料，比如锗或硅-锗合金，并且第一绝缘层132和第一反向阶梯电介质材料部分165的材料可以选自硅氧化物、硅氮化物以及电介质金属氧化物。
各向同性蚀刻工艺可以为采用湿法蚀刻溶液的湿法蚀刻工艺，或可以为气相(干法)蚀刻工艺，其中蚀刻剂以气相被引入到第一接触沟槽179中。例如，如果第一牺牲材料层142包含硅氮化物，则蚀刻工艺可以为湿法蚀刻工艺，其中示例性结构被浸没在包含磷酸的湿法蚀刻槽中，磷酸对硅氧化物、硅以及本领域中采用的各种其他材料有选择性地蚀刻硅氮化物。
每个第一后侧凹陷143可以为横向延伸的腔，其具有大于腔的垂直范围的横向尺寸。换而言之，每个第一后侧凹陷143的横向尺寸可以大于第一后侧凹陷143的高度。可以在第一牺牲材料层142的材料被移除的体积中形成多个第一后侧凹陷143。多个第一后侧凹陷143中的每一个可以实质上平行于基板(9，10)的顶部表面延伸。第一后侧凹陷143可以由下面的第一绝缘层132的顶部表面和上覆的第一绝缘层132的底部表面垂直地界定。在一个实施例中，每个第一后侧凹陷143可以具有通体均匀的高度。可选地，后侧阻挡电介质层可以形成在后侧凹陷中。
参考图9A和9B，可以在多个第一后侧凹陷143中、第一接触沟槽179的侧壁上、并且在第一牺牲填充材料层22L之上沉积至少一种导电材料。至少一种导电材料可以包含至少一种金属材料，即，包含至少一种金属元素的导电材料。
可以在多个第一后侧凹陷143中形成多个第一导电层146，并且可以在每个第一接触沟槽179的侧壁上和第一牺牲填充材料层22L之上形成连续金属材料层46L。从而，可以用第一导电层146替换每个第一牺牲材料层142。后侧腔存在于每个第一接触沟槽179的未用连续金属材料层46L填充的部分中。
可以通过共形沉积方法(其可以为例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀、电镀或其组合)来沉积金属材料。金属材料可以为元素金属、至少两个元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属-半导体合金、其合金、以及其组合或堆叠体。可以沉积在多个第一后侧凹陷143中的非限制性示例性金属材料包含钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、钴以及钌。在一个实施例中，金属材料可以包括诸如钨的金属和/或金属氮化物。在一个实施例中，用于填充多个第一后侧凹陷143的金属材料可以为钛氮化物层和钨填充材料的组合。在一个实施例中，可以通过化学气相沉积或原子层沉积来沉积金属材料。
参考图10A和10B，从每个第一接触沟槽179的侧壁并从第一牺牲填充材料层22L的上方例如通过各向同性蚀刻来回蚀刻连续金属材料层46L的沉积的金属材料。第一后侧凹陷143中的沉积的金属材料的每个剩余部分构成第一导电层146。每个第一导电层146可以为导电线结构。从而，可以用第一导电层146替换每个第一牺牲材料层142。
每个第一导电层146可以用作位于相同级的多个控制栅电极与将位于相同级的多个控制栅电极电互连(即，电短路)的字线的组合。每个第一导电层146内的控制栅电极为待后续形成的垂直存储器装置的控制栅电极。
参考图11A和11B，在每个第一接触沟槽179中和第一牺牲填充材料层22L之上沉积第二牺牲填充材料层24L。第二牺牲填充材料层24L包含第二牺牲填充材料，其为可以对第一绝缘层132和第一导电层146的材料有选择性地被移除的材料。在一个实施例中，第二牺牲填充材料可以包含半导体材料，比如多晶硅，锗，和/或硅-锗合金。替代地，第二牺牲填充材料可以包含非晶碳，类金刚石碳，或多孔有机硅酸盐玻璃。第二牺牲填充材料可以与第一牺牲填充材料相同或不同。
在一个实施例中，可以采用非共形沉积方法来沉积第二牺牲填充材料层24L。在此情况下，可以在每个第一接触沟槽179内形成第二包封腔27。一经用第二牺牲填充材料填充第一接触沟槽179，在每个第一接触沟槽179内形成第二包封腔27。每个第二包封腔27被相应的第一接触沟槽179内的第二牺牲填充材料的一部分包封。
参考图12A和12B，执行平坦化工艺，以从第一绝缘层132和第一导电层146的交替堆叠体(132，146)上方移除第一和第二牺牲填充材料层(21L，22L)的部分。在一个实施例中，可以采用化学机械平坦化(CMP)工艺来从交替堆叠体(132，146)上方移除第一和第二牺牲填充材料层(21L，22L)。可选地，下部阻挡电介质层21L的水平部分可以用作CMP工艺的终止层。在一个实施例中，可以例如通过各向同性蚀刻工艺或通过润色抛光工艺(touch-uppolish process)，来后续移除下部阻挡电介质层21L的水平部分。第一牺牲填充材料在第一存储器开口或第一支撑开口中的每个剩余部分构成包含第一包封腔27的第一牺牲填充材料部分22。第二牺牲填充材料在第一接触沟槽中的每个剩余部分构成包含第二包封腔27的第二牺牲填充材料部分24。在一个实施例中，第一牺牲填充材料部分22可以形成二维阵列，其可以具有沿着两个不同的水平方向的周期性。此外，每个第二牺牲填充材料部分24可以沿着水平方向延伸，水平方向在本文中称为第二牺牲填充材料部分24的长度向方向。下部阻挡电介质层21L在第一存储器开口内或第一支撑开口内的每个剩余部分在本文中称为下部阻挡电介质21。每个下部阻挡电介质21直接形成在第一存储器开口或第一支撑开口的侧壁上。
参考图13A和13B，然后在下部堆叠体结构(132，142，165)的顶部表面上形成材料层的第二交替堆叠体(232，242)。第二堆叠体(232，242)包含交替多个第三材料层和第四材料层。每个第三材料层可以包含第三材料，并且每个第四材料层可以包含与第三材料不同的第四材料。在一个实施例中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施例中，第三材料层和第四材料层可以分别为第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以为至少一种绝缘材料。第二牺牲材料层242的第四材料为牺牲材料，所述牺牲材料可以对第二绝缘层232的第三材料有选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。可以后续用导电电极替换第二牺牲材料层242的第四材料，导电电极可以例如起到垂直NAND装置的控制栅电极的作用。
在一个实施例中，每个第二绝缘层232可以包含第二绝缘材料，并且每个第二牺牲材料层242可以包含第二牺牲材料。在此情况下，第二堆叠体(232，242)可以包含交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以例如通过CVD或原子层沉积(ALD)来形成第二牺牲材料层242的第四材料。
第二绝缘层232的第三材料可以为至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以为能够用于第一绝缘层132的任意材料。第二牺牲材料层242的第四材料为牺牲材料，所述牺牲材料可以对第二绝缘层232的第三材料有选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以为能够用于第一牺牲材料层142的任意材料。在一个实施例中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可以在从20nm至50nm的范围内，虽然对于每个第二绝缘层232和对于每个第二牺牲材料层242可以采用更薄或更厚的厚度。第二绝缘层232和第二牺牲材料层242的对的重复的数目可以在从2至1024的范围内，并且典型地为从8至256，虽然也可以采用更大数目的重复。在一个实施例中，第二堆叠体(232，242)中的每个第二牺牲材料层242可以具有均匀的厚度，其在每个相应的第二牺牲材料层242内实质上不变。
可以后续在第二堆叠体(232，242)之上形成电介质盖层70和平坦化终止层72。电介质盖层70包含与第二牺牲材料层242的材料不同的电介质材料。在一个实施例中，电介质盖层70可以包含硅氧化物。平坦化终止层72是可选的层，并包含与第二牺牲材料层242的材料不同的电介质材料，且可以用作平坦化工艺(其可以为化学机械平坦化工艺)中的平坦化终止材料。例如，平坦化终止层72可以包含硅氮化物和/或电介质金属氧化物。
参考图14A和14B，在接触区200中的第二堆叠体(232，242)中形成附加阶梯表面。附加阶梯表面在本文中称为第二阶梯表面。第二阶梯表面形成在第二阶梯区域中，其相邻于且不叠盖下部堆叠体结构(132，142，165)内的第一阶梯表面的第一阶梯区域。第二阶梯表面可以相邻于且不叠盖第一交替堆叠体(132，146)与第一反向阶梯电介质材料部分165之间的阶梯界面。
可以例如通过形成其中具有开口的掩模层，在最顶部第二牺牲材料层242和最顶部第二绝缘层232的级内蚀刻腔，以及通过蚀刻直接位于蚀刻区域内的蚀刻的腔的底部表面下方的第二绝缘层232和第二牺牲材料层242的对来迭代地扩大蚀刻区域并将腔垂直凹陷，来形成第二阶梯表面。图案化第二堆叠体(232，242)，使得每个下面的第二牺牲材料层242比蚀刻区中的任意上覆第二牺牲材料层242横向突出得更远，并且每个下面的第二绝缘层232比蚀刻区中的任意上覆的第二绝缘层232横向突出得更远。蚀刻区域包含接触区200的区域，其包含用于第二堆叠体(232，242)的接触区域和用于第一交替堆叠体(132，142)的接触区域。
从而，图案化第二堆叠体(232，242)，以在其上形成第二阶梯表面。通过移除第二堆叠体(232，242)的部分而形成的腔在本文中称为第二阶梯腔。第二阶梯腔的区域包含第一反向阶梯电介质材料部分165的区域，从该区域移除第二堆叠体(232，242)的全部层。第二阶梯腔的区域还包含第二堆叠体(232，242)的第二阶梯表面的区域。
沉积电介质材料以填充第二阶梯腔。例如通过化学机械平坦化来移除电介质材料覆于第二堆叠体(232，242)的最顶部表面之上的过量部分。沉积的电介质材料的剩余部分为反向阶梯，并且从而形成第二反向阶梯电介质材料部分265。第二反向阶梯电介质材料部分265位于第二堆叠体(232，242)的第二阶梯表面上或之上。在第二阶梯表面上形成第二反向阶梯电介质材料部分265。接触区200包括第一阶梯表面的区域和第二阶梯表面的区域。
参考图15A和15B，第二开口(221，421)形成为穿过上部堆叠体结构(232，242，265，70，72)至下部堆叠体结构(132，142，165)的顶部表面。第二开口(221，421)包含装置区100中形成的第二存储器开口221和接触区200中形成的第二支撑开口421。每个第二存储器开口221可以形成在与相应的第一存储器开口121的区域实质上重合的区域中。每个第二支撑开口421可以形成在与相应的第一支撑开口321的区域实质上重合的区域中。
例如，可以将至少包含光致抗蚀剂层的光刻材料堆叠体(未示出)形成在上部堆叠体结构(232，242，265，70，72)之上，并且将其光刻法地图案化，以在光刻材料堆叠体内形成开口。可以通过采用图案化光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻，来将光刻材料堆叠体中的图案转印穿过上部堆叠体结构(232，242，265，70，72)的整体。将上部堆叠体结构(232，242，265，70，72)位于图案化的光刻材料堆叠体中的开口之下的部分蚀刻，以形成第二开口(221，421)。换而言之，图案化的光刻材料堆叠体中的图案穿过上部堆叠体结构(232，242，265，70，72)的转印形成第二开口(221，421)。
在一个实施例中，可以交替用来蚀刻穿过第二堆叠体(232，242)的材料的各向异性蚀刻工艺的化学反应，以在提供第二反向阶梯电介质材料部分265的相当的平均蚀刻速率的同时，最优化对第二堆叠体(232，242)中的第三材料和第四材料的蚀刻。各向异性蚀刻可以为例如一系列的反应离子蚀刻。第二开口(221，421)的侧壁可以为实质上垂直的，或可以为锥形的。
在覆于第一存储器开口(121，321)之上的区域中穿过上部堆叠体结构(232，242，265，70，72)形成第二存储器开口(221，421)，第一存储器开口(121，321)填充有牺牲开口填充结构(22，24)。可以在形成第二存储器开口221的同时，将第二支撑开口421形成为穿过交替层(232，242)的第二堆叠体并穿过第二反向阶梯电介质材料部分265，第二存储器开口221形成为穿过交替层(232，242)的第二堆叠体。在一个实施例中，牺牲开口填充结构(22，24)可以用作终点检测层，以控制各向异性蚀刻工艺的终止时间。
第二开口(221，421)的横向尺寸(例如，直径)可以是与第一开口(121，321)的横向尺寸相当的。例如，第二开口(221，421)的横向尺寸在每个第二开口(221，421)的上部部分处可以为从约20nm至200nm，并且在每个第二开口(221，421)的下部部分处可以为约10nm至150nm。在一个实施例中，第二存储器开口221和第一存储器开口121可以形成为开口的阵列，其可以为开口的周期性二维阵列。第二支撑开口421和第一支撑开口321可以形成为离散开口，其彼此相互分隔，并且可以不形成周期性二维阵列图案。第二支撑开口421之间的横向分隔距离可以大于第二存储器开口221之间的最接近相邻距离的二倍(例如，三倍或更多)。
第二存储器开口221的每个底部表面可以完全在下面的第一牺牲填充材料部分22的顶部表面的区域内。第二支撑开口421的每个底部表面可以完全在下面的牺牲填充材料部分24的顶部表面的区域内。随后，可以例如通过灰化来后续移除图案化的光刻材料堆叠体。
参考图16，对于其中在每个外延沟道部分11的侧壁处提供电介质间隔体116且其中采用栅极电介质层31代替最底部第一绝缘层132的配置，示出了第一存储器开口和第二存储器开口的垂直堆叠体。可以在形成第一后侧凹陷143之后和沉积至少一种导电材料以形成第一导电层146之前(例如，在图8A和8B的工艺步骤与图9A和9B的工艺步骤之间)，通过氧化外延沟道部分11的物理暴露的侧壁来提供这样的配置。
可以直接在第二开口(221，421)的侧壁上和第一牺牲填充材料部分22的物理暴露的表面上、并在第二交替堆叠体(232，242)之上沉积上部阻挡电介质层41L。上部阻挡电介质层41L可以包含能够用于下部阻挡电介质层21L的任意材料中的一种或多种。可以采用能够用来沉积下部阻挡电介质层21L的相同工艺来沉积上部阻挡电介质层41L。上部阻挡电介质层41L的组分可以与下部阻挡电介质层21L的组分相同或不同。上部阻挡电介质层41L的厚度可以与下部阻挡电介质层21L的厚度相同或不同。在一个实施例中，上部阻挡电介质层41L不物理接触下面的下部阻挡电介质21的任何部分。
可以在上部阻挡电介质层41L之上可选地形成牺牲衬垫42L。牺牲衬垫42L包含能够对上部阻挡电介质层41L的材料有选择性地移除、且在移除上部阻挡电介质层41L的水平部分的后续各向异性蚀刻工艺期间可以为上部阻挡电介质层41L的垂直部分提供保护的材料。例如，牺牲衬垫42L可以包含这样的材料，比如硅、锗、硅-锗合金、非晶碳、类金刚石碳或有机硅酸盐玻璃。在一个实施例中，牺牲衬垫42L可以包含与第一牺牲填充材料部分22的材料相同的材料。在一个实施例中，牺牲衬垫42L可以为非晶硅层或多晶硅层。牺牲衬垫42L的厚度可以在从1nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。
参考图17，执行各向异性蚀刻，以移除牺牲衬垫42L和上部阻挡电介质层41L的水平部分。在位于第二存储器开口下方的每个第一存储器开口内各向异性地蚀刻每个第一牺牲填充材料部分22的上部部分。各向异性蚀刻移除每个第一牺牲材料填充部分22的上部盖部分，使得包封腔29连接到上覆的腔体积并成为开放腔29’。换而言之，每个包封腔29的体积连续地邻接于上覆的第二存储器开口的体积，从而包封腔29成为开放腔29’。如本文中所使用的，“开放腔”是指连续地连接到未填充固体或液体的另一体积的腔。上部阻挡电介质层41L在第二存储器开口内或第二支撑开口内的每个剩余部分构成上部阻挡电介质41。
参考图18，通过对下部阻挡电介质21和上部阻挡电介质41材料有选择性的各向同性蚀刻，来移除牺牲衬垫42L和第一牺牲填充材料部分22的材料。各向同性蚀刻工艺的蚀刻剂可以穿过开放腔29’同时接近牺牲填充材料部分22的侧壁部分和底部部分。在移除牺牲衬垫42L和第一牺牲填充材料部分22的材料的各向同性蚀刻期间，可以将每个上部阻挡电介质41的最底部水平部分移除或在尺寸上缩小。移除牺牲衬垫42L的材料和第一牺牲填充材料部分22的材料的各向同性蚀刻可以对下部阻挡电介质21和上部阻挡电介质41的材料具有高选择度，从而最小化下部阻挡电介质21和上部阻挡电介质41的附带损坏。在一个实施例中，上部阻挡电介质41可以与下面的阻挡电介质21物理分开，即，不与之物理接触，如图18的插图中所示。
下部堆叠体结构(132，146，165)中的第一存储器开口和上部堆叠体结构(232，246，265，70，72)中的第二存储器开口的堆叠体共同构成堆叠体间存储器开口。每个堆叠体间存储器开口可以包含第一存储器开口和第二存储器开口的垂直邻接的对的体积，并且可以延伸穿过下部堆叠体结构(132，146，165)和上部堆叠体结构(232，246，265，70，72)。
参考图19，可以后续在堆叠体间存储器开口中和上部堆叠体结构(232，246，265，70，72)之上将存储器材料层54、隧穿电介质层56以及第一半导体沟道层601沉积为共形材料层。在一个实施例中，存储器材料层54可以为包含电介质电荷捕捉材料的电荷捕捉材料，其可以为例如硅氮化物。存储器材料层54可以形成为均质组分的单个存储器材料层，或可以包含多个存储器材料层的堆叠体。如果采用，多个存储器材料层可以包括多个间隔开的浮置栅极材料层，其含有导电材料(例如，金属，比如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物，比如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物或其组合)和/或半导体材料(例如，包含至少一种元素半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。替代地或附加地，存储器材料层54可以包括绝缘电荷捕捉材料，比如一个或多个硅氮化物片段(segment)。替代地，存储器材料层54可以包括导电纳米颗粒，比如金属纳米颗粒，其可以为例如钌纳米颗粒。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中储存电荷的任意适当沉积技术来形成存储器材料层54。存储器材料层54的厚度可以在从2nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。
隧穿电介质层56包含电介质材料，可以在适当电偏压条件下穿过所述电介质材料执行电荷隧穿。可以通过热载流子注入或通过Fowler-Nordheim隧穿引发的电荷转移来执行电荷隧穿，这取决于要形成的单片三维NAND串存储器装置的操作模式。隧穿电介质层56可以包含硅氧化、硅氮化物、硅氮氧化物、电介质金属氧化物(比如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金、和/或其组合。在一个实施例中，隧穿电介质层56可以包含第一硅氧化物层、硅氮氧化物层和第二硅氧化物层的堆叠体，其通常已知为ONO堆叠体。
在一个实施例中，可以通过沉积硅氧化物层，将硅氧化物层的表面部分氮化为硅氮氧化物层，以及将硅氮氧化物层的表面部分氧化为第二硅氧化物层，来形成ONO堆叠体。硅氧化物层未被转化为硅氮氧化物层的部分为ONO堆叠体内的第一硅氧化物层，并且硅氮氧化物层未被转化为第二硅氧化物层的部分为ONO堆叠体内的硅氮氧化物层。替代地，可以通过将硅氧化物沉积在由氮化形成的硅氮氧化物层的内侧壁上，来形成第二硅氧化物层。在一个实施例中，隧穿电介质层56可以包含实质上不含碳的硅氧化物层和/或实质上不含碳的硅氮氧化物层。隧穿电介质层56的厚度可以在从2nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。
可以在隧穿电介质层56之上形成第一半导体沟道层601。第一半导体沟道层601可以直接沉积在隧穿电介质层56上。第一半导体沟道层601包含半导体材料，比如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601包含非晶硅或多晶硅。可以通过共形沉积方法(比如低压化学气相沉积(LPCVD))来形成第一半导体沟道层601。第一半导体沟道层601的厚度可以在从2nm至10nm的范围内，虽然也可以采用更薄或更厚的厚度。在形成第一半导体沟道层601之后，腔49’存在于每个堆叠体间存储器开口中。
参考图20，执行各向异性蚀刻，以移除第一半导体沟道层601、隧穿电介质层56、存储器材料层54以及下部阻挡电介质21的水平部分，并且物理地暴露每个外延沟道部分11(或层10是部分11是省略的)的表面。下部阻挡电介质21、上部阻挡电介质41、隧穿电介质层56的剩余部分、存储器材料层54在相同堆叠体间存储器开口的内的剩余部分的每个连续组构成存储器膜50。
可以在第一半导体沟道层601的剩余垂直部分上和外延沟道部分11的顶部表面上沉积第二半导体沟道层602。第二半导体沟道层602包含半导体材料，其可以为能够用于第一半导体沟道层601的任意半导体材料。第一和第二半导体沟道层(601，602)可以具有第一导电类型(即，与半导体材料层10相同导电类型)的掺杂或可以为实质上本征的。如本文中所使用的，如果掺杂剂浓度不超过1.0×1016/cm3，则半导体材料为实质上本征的。在一个实施例中，第二半导体沟道层602可以包含非晶硅或多晶硅。第二半导体沟道层602的厚度可以在从2nm至10nm的范围内，虽然也可以采用更薄或更厚的厚度。
在每个堆叠体间存储器开口中的腔49’未被半导体沟道层(601，602)完全填充的情况下，可以在腔49’中沉积电介质芯层，以填充每个堆叠体间存储器开口内的腔49’的任何剩余部分。电介质芯层包含电介质材料，比如硅氧化物或有机硅酸盐玻璃。可以通过诸如低压化学气相沉积(LPCVD)的共形沉积方法或通过诸如旋涂的自平坦化沉积工艺来沉积电介质芯层。
随后，可以例如通过凹陷蚀刻，来从绝缘盖层70的顶部表面和可选的平坦化终止层72上方移除电介质芯层的水平部分。例如，可以通过平坦化工艺来移除位于平坦化终止层72的顶部表面上方的第二半导体沟道层602的水平部分，平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(CMP)。第一和第二半导体沟道层(601，602)在堆叠体间存储器开口内的每个剩余部分构成半导体沟道60，其为还包含水平半导体沟道的复合半导体沟道的垂直部分，所述水平半导体沟道存在于半导体材料层10的上部部分中，在外延沟道部分11与源极区61之间。
当包含半导体沟道60的垂直NAND装置导通时，电流可以流动通过半导体沟道60。隧穿电介质56被存储器材料层54横向围绕，并横向围绕半导体沟道60的部分。每个存储器膜50能够以宏观保留时间来储存电荷。如本文中所使用的，宏观保留时间是指适于作为永久存储器装置的存储器装置的操作的保留时间，比如超过24小时的保留时间。
可以例如通过凹陷蚀刻到位于绝缘盖层70的顶部表面与绝缘盖层70的底部表面之间的深度，来使电介质芯层的剩余部分的顶部表面进一步凹陷到每个存储器开口内。电介质芯层的每个剩余部分构成电介质芯62。
可以通过在电介质芯62上方的每个凹陷区内沉积掺杂半导体材料，来形成漏极区63。掺杂半导体材料可以为例如掺杂多晶硅。可以例如通过化学机械平坦化(CMP)或凹陷蚀刻从平坦化终止层72的顶部表面上方移除沉积的半导体材料的过量部分，以形成漏极区63。
图21A和22B图示了图20的工艺步骤之后的示例性结构，其形成存储器堆叠体结构55、虚设存储器堆叠体结构55’、电介质芯62以及漏极区。每个存储器堆叠体结构55包含第一存储器开口和第二存储器开口(即，堆叠体间存储器开口)的垂直堆叠体内的存储器膜50与半导体沟道60的组合。每个虚设存储器堆叠体结构55’包含第一支撑开口和第二支撑开口(即，堆叠体间支撑开口)的垂直堆叠体内的存储器膜50和半导体沟道60的组合。
参考图22A和22B，可以可选地在上部堆叠体结构(232，242，265，70，72)之上沉积接触级电介质层80。接触级电介质层80包含与第二牺牲填充材料层242的材料不同的电介质材料。例如，接触级电介质层80可以包含硅氧化物。接触级电介质层80的厚度可以在从20nm至500nm的范围内，虽然也可以采用更薄或更厚的厚度。
可以例如通过施加光致抗蚀剂层(未示出)，光刻法地图案化光致抗蚀剂层，以及采用各向异性蚀刻将光致抗蚀剂层中的图案穿过第二交替堆叠体(232，242)转印，来穿过第二交替堆叠体(232，242)形成至少一个第二接触沟槽279。每个第二接触沟槽279形成在覆于第一接触沟槽179之上的区域中，第一接触沟槽179填充有第二牺牲填充材料部分24。每个第二接触沟槽279可以延伸穿过上部堆叠体结构(232，242，265，70，72)，并且从而在本文中称为上部级接触沟槽。形成至少一个第二接触沟槽279的各向异性蚀刻可以在第二牺牲填充材料部分24上终止。
参考图23A和23B，可以例如采用各向同性蚀刻工艺，来将相对于第二绝缘层232的材料选择性地蚀刻第二牺牲材料层242的材料的蚀刻剂引入到第二接触沟槽279中。第二后侧凹陷243形成在第二牺牲材料层242被移除的体积中。第二牺牲材料层242的材料的移除可以是对第二绝缘层232的材料、第二反向阶梯电介质材料部分265的材料，第二牺牲填充材料部分24的材料、以及上部阻挡电介质41的材料有选择性的。在一个实施例中，第二牺牲材料层242可以包含硅氮化物，并且第二绝缘层232和第二反向阶梯电介质材料部分265的材料可以选自硅氧化物和电介质金属氧化物。在另一实施例中，第二牺牲材料层242可以包含半导体材料，比如锗或硅-锗合金，并且第二绝缘层232和第二反向阶梯电介质材料部分265的材料可以选自硅氧化物、硅氮化物以及电介质金属氧化物。
各向同性蚀刻工艺可以为采用湿法蚀刻溶液的湿法蚀刻工艺，或可以为其中将蚀刻剂以气相引入到第二接触沟槽279中的气相(干法)蚀刻工艺。例如，如果第二牺牲材料层242包含硅氮化物，则蚀刻工艺可以为湿法蚀刻工艺，其中示例性结构浸没在包含磷酸的湿法蚀刻槽内，磷酸对硅氧化物、硅以及本领域中采用的各种其他材料有选择性地蚀刻硅氮化物。
每个第二后侧凹陷243可以为横向延伸的腔，其具有大于腔的垂直范围的横向尺寸。换而言之，每个第二后侧凹陷243的横向尺寸可以大于第二后侧凹陷243的高度。多个第二后侧凹陷243可以形成在第二牺牲材料层242的材料被移除的体积中。多个第二后侧凹陷243中的每一个可以实质上平行于基板(9，10)的顶部表面延伸。第二后侧凹陷243可以由下面的第二绝缘层232的顶部表面和上覆的第二绝缘层232的底部表面垂直地界定。在一个实施例中，每个第二后侧凹陷243可以具有通体均匀的高度。可选地，可以在后侧凹陷中形成后侧阻挡电介质层。
参考图24A和24B，可以执行图9A、9B、10A以及10B的工艺步骤，以在多个第二后侧凹陷243中沉积至少一种导电材料，并且例如通过各向同性蚀刻，从每个第二接触沟槽279的侧壁和从接触级电介质层80上方回蚀刻至少一种导电材料。沉积的金属材料在第二后侧凹陷243中的每个剩余部分构成第二导电层246。每个第二导电层246可以为导电线结构。从而，可以用第二导电层246替换每个第二牺牲材料层242。
根据本公开的实施例，可以在形成上部堆叠体结构(232，242，265，70，72)之前，通过穿过第一接触沟槽179供给第一蚀刻剂和至少一种导电材料，来执行用第一导电层146对第一牺牲材料层142的替换。可以在第二牺牲填充材料存在于第一接触沟槽179内的同时，通过穿过第二接触沟槽279供给第二蚀刻剂和至少另一导电材料，来执行用第二导电层246对第二牺牲材料层242的替换。
每个第二导电层246可以用作位于相同级处的多个控制栅电极和将位于相同级处的多个控制栅电极电互连(即，电短路)的字线的组合。每个第二导电层246内的控制栅电极为用于待后续形成的垂直存储器装置的控制栅电极。
参考图25A和25B，在用第二导电层246替换第二牺牲材料层242之后，可以从第一接触沟槽179移除每个第二牺牲填充材料部分24。可以采用各向异性蚀刻、各向同性蚀刻或其组合来对第一和第二绝缘层(132，232)、第一导电层和第二导电层(146，246)以及源极区61有选择性地移除第二牺牲填充材料部分24。在一个实施例中，可以采用各向异性蚀刻来蚀刻每个第二牺牲填充材料部分24的盖部分，以将每个第二包封腔27转化为开放腔，并且可以采用各向同性蚀刻来从开放腔内蚀刻第二牺牲填充材料部分24的剩余部分。每个源极区61的顶部表面在后侧接触沟槽79内物理暴露，后侧接触沟槽79包含第一接触沟槽179和第二接触沟槽279的体积。
参考图26A和26B，通过电介质材料层的共形沉积和移除电介质材料层的水平部分的各向异性蚀刻，在每个后侧接触沟槽79内形成绝缘间隔体74。在由绝缘间隔体74封闭的腔内沉积至少一种导电材料，并且从包含接触级电介质层80的顶部表面的水平平面上方移除至少一种导电材料的过量部分。至少一种导电材料在绝缘间隔体74内的剩余部分构成后侧接触通孔结构76。
控制栅极接触通孔结构66可以穿过接触级电介质层80以及第二和/或第一反向阶梯电介质材料部分(165，265)形成，以提供对第一导电层和第二导电层(146，246)的电接触。阵列接触通孔结构88可以穿过接触级电介质层80形成，以提供对漏极区63的电接触。
尽管上面图示和描述了两个堆叠体(132，146)和(232，246)，应当理解，使用上面所描述的方法可以形成多于两个堆叠体，比如三个至十个堆叠体，比如四个至六个堆叠体。在上面所描述的方法中，在第一堆叠体中形成阶梯、存储器开口和支撑开口(如果需要)，并且然后用牺牲材料填充存储器和支撑开口。然后在第一堆叠体中形成(多个)后侧接触沟槽，用导电层替换牺牲材料层，并且然后用另一牺牲材料填充后侧接触通孔沟槽。然后在第一堆叠体上形成第二堆叠体。如果存储器装置中仅使用两个堆叠体，则方法如上所述完成。
替代地，如果存储器装置中使用多于两个堆叠体，则对于装置中不是顶部堆叠体的每个后续堆叠体重复上面第一堆叠体的工艺步骤。从而，对于装置中的第二、第三、第四等堆叠体，在每个沉积的堆叠体中形成阶梯、存储器开口和支撑开口(如果需要)，并且然后用牺牲材料填充存储器和支撑开口。然后在每个沉积的堆叠体中形成(多个)后侧接触通孔沟槽，用导电层替换牺牲材料层，并且然后用另一牺牲材料填充后侧接触通孔沟槽。然后在下面的堆叠体之上形成接下来的堆叠体。当顶部堆叠体形成在下面的堆叠体之上时，执行图14A-26B所示的步骤，并且将存储器堆叠体结构55、后侧接触通孔结构76以及控制栅极接触通孔结构66通过延伸穿过全部堆叠体的相应的开口和沟槽(即，穿过三个或更多个堆叠体)形成。
从而，在本公开的实施例方法中，在形成接下来的堆叠体之前，在每个堆叠体中形成导电控制栅极/字线材料。同样，在形成接下来的堆叠体之前，在每个堆叠体中形成阶梯、存储器开口、支撑开口(如果需要)以及后侧接触沟槽，并用牺牲材料填充。相比之下，将存储器堆叠体结构55、后侧接触通孔结构76(即，源电极或局部互连)和控制栅极接触通孔结构66(即，字线接触结构)通过延伸穿过全部堆叠体形成，在相应的单个步骤中形成全部的堆叠体，并在每个堆叠体中用导电层(即，控制栅电极/字线)替换牺牲材料层。
在每个堆叠体中用导电层替换牺牲材料层允许在装置中形成许多堆叠体并实现大量的装置级，因为当在具有大量装置级的装置中用水平导电层替换水平牺牲材料层时，获得高金属填充比是相对困难的。同样，由于在高的装置中阶梯和高深宽比(aspectratio)开口的形成是相对困难的，在形成接下来的上覆的堆叠体之前，在每个堆叠体中形成阶梯以及存储器开口和支撑开口。相比之下，可以在单个步骤中，在延伸穿过全部堆叠体的相应的开口和沟槽中形成垂直存储器堆叠体结构55、后侧接触通孔结构76以及控制栅极接触通孔结构66，以降低工艺成本。
示例性结构可以包含单片三维存储器装置，其包含包括第一交替堆叠体的下部堆叠体结构(132，146，165)、包括第二交替堆叠体的上部堆叠体结构(232，246，265，70，72)以及多个存储器堆叠体结构55，第一交替堆叠体包含第一绝缘层132和第一导电层146且位于基板(9，10)之上，第二交替堆叠体包含第二绝缘层232和第二导电层246且位于下部堆叠体结构(132，146，165)之上，并且多个存储器堆叠体结构55延伸穿过下部堆叠体结构(132，146，165)和上部堆叠体结构(232，246，265，70，72)。存储器堆叠体结构55中的每一个位于存储器开口中且包括下部阻挡电介质21和上部阻挡电介质41，下部阻挡电介质21接触存储器开口的下部部分的侧壁，并且上部阻挡电介质41接触存储器开口的上部部分(即，堆叠体间存储器开口)的侧壁，并如图18的插图所示，在一个实施例中，上部阻挡电介质21不与下部阻挡电介质21物理接触。
上部阻挡电介质41的底部表面可以完全在由下部阻挡电介质21的顶部表面的内周所限定的区域内。存储器开口的下部部分的侧壁通过第二交替堆叠体(232，246)的水平底部表面邻接于存储器开口的上部部分的侧壁，第二交替堆叠体(232，246)的水平底部表面可以为例如最底部第二绝缘体层232的底部表面，如图18的插图所示。采用不同工艺来形成下部阻挡电介质21和上部阻挡电介质41。从而，上部阻挡电介质41和下部阻挡电介质21组分和厚度中的至少一个可以彼此不同。在一个实施例中，存储器开口的下部部分的侧壁和存储器开口的上部部分的侧壁可以为锥形的。
在一个实施例中，多个存储器堆叠体结构55中的每一个可以包括存储器膜50，存储器膜50包含存储器材料层54和隧穿电介质层56。在一个实施例中，每个存储器材料层54可以接触上部堆叠体结构(232，246，265，70，72)的水平表面，所述水平表面可以为例如最底部第二绝缘体层232的底部表面。在一个实施例中，存储器材料层54中的一个与上部堆叠体结构(232，246，265，70，72)的水平表面之间的接触区域可以具有环形的形状，即，其中具有孔的实质上圆形的形状，如图19中的插图所示。
单片三维存储器装置还可以包含半导体沟道，半导体沟道包含位于存储器堆叠体结构55内的垂直部分60和与位于下部堆叠体之下的源极区61邻接的水平部分(即，半导体材料层10的表面部分)。半导体沟道的每个垂直部分的上部部分与漏极区63接触。在一个实施例中，至少一个支撑柱结构55’可以延伸穿过下部堆叠结构和上部堆叠体结构的阶梯表面，并且可以包括与多个存储器堆叠体结构55’相同的材料组。在一个实施例中，至少一个支撑柱结构55’中的每一个可以包括虚设半导体沟道60，虚设半导体沟道60具有与半导体沟道60相同的组分和相同的厚度。虚设半导体沟道不电连接到单片三维存储器装置的驱动电路。
在一个实施例中，位于至少另一第二导电层246之下的每个第二导电层246可以比第二导电层246之中的任何上覆层横向延伸得更远。此外，位于至少另一第一导电层146之下的每个第一导电层146可以比第一导电层146之中的任意上覆层横向延伸得更远。
控制栅极接触通孔结构66可以位于接触区内。控制栅极接触通孔结构66可以至少穿过上部堆叠体结构内的电介质材料部分(即，第二反向阶梯电介质材料部分265)垂直延伸，并且可以接触选自第一导电层和第二导电层(146，246)的相应的导电层。
在一个实施例中，下部堆叠体结构还可以包括第一电介质材料部分，例如，位于第一交替堆叠体(132，146)的第一阶梯表面上和之上的第一反向阶梯电介质材料部分165，并且上部堆叠体结构还可以包括第二电介质材料部分，例如，位于第二交替堆叠体(232，246)的第二阶梯表面上和之上的第二反向阶梯电介质材料部分265。第一阶梯表面和第二阶梯表面可以位于接触区内，并且控制栅极接触通孔结构66的子组延伸穿过第一电介质材料部分和第二电介质材料部分。
在一个实施例中，单片三维存储器结构包括单片三维NAND存储器装置。第一导电层和第二导电层可以包括或可以电连接到单片三维NAND存储器装置的相应的字线。基板(9，10)可以包括硅基板。单片三维NAND存储器装置可以包括硅基板之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一装置级中的至少一个存储器单元可以位于单片三维NAND串的阵列的第二装置级中的另一存储器单元之上。硅基板可以含有集成电路，集成电路包括用于位于其上的存储器装置的驱动电路。单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部部分实质上垂直于基板的顶部表面延伸。单片三维NAND串的阵列可以包括多个电荷储存元件。每个电荷储存元件可以定位为与多个半导体沟道的相应的一个相邻。单片三维NAND串的阵列可以包括具有条形状的多个控制栅电极，所述条形状实质上平行于基板的顶部表面延伸。多个控制栅电极可以至少包括位于第一装置级中的第一控制栅电极和位于第二装置级的中的第二控制栅电极。
尽管前述涉及特定优选的实施例，应当理解，本公开不限于此。本领域普通技术人员将想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在采用本公开中所阐述的特定结构和/或配置的实施例的情况下，应当理解，能够以功能上等效的任何其他兼容结构和/或配置实践本公开，只要这样的替换未被明确禁止或对于本领域普通技术人员已知为不可能。本文所列举的全部出版物、专利申请和专利通过引用以其整体整合于本文。

Claims (5)

1.一种单片三维存储器装置，包括：
下部堆叠体结构，其包括第一交替堆叠体，所述第一交替堆叠体包含第一绝缘层和第一导电层，且位于基板之上；
上部堆叠体结构，其包括第二交替堆叠体，所述第二交替堆叠体包含第二绝缘层和第二导电层，且位于所述下部堆叠体结构之上；以及
多个存储器堆叠体结构，其延伸穿过所述下部堆叠体结构和所述上部堆叠体结构；
其中：
所述存储器堆叠体结构中的每一个位于存储器开口中且包括下部阻挡电介质和上部阻挡电介质，所述下部阻挡电介质与所述存储器开口的下部部分的侧壁接触，并且所述上部阻挡电介质与所述存储器开口的上部部分的侧壁接触且不与所述下部阻挡电介质物理接触，其中所述上部阻挡电介质和所述下部阻挡电介质的组分和厚度中的至少一者彼此不同；
所述存储器开口的下部部分的侧壁通过所述上部堆叠体结构的水平底部表面与所述存储器开口的上部部分的侧壁邻接；
所述多个存储器堆叠体结构中的每一个包括存储器膜，所述存储器膜包含存储器材料层和隧穿电介质层；并且
每个存储器材料层接触所述上部堆叠体结构的水平底部表面。
2.根据权利要求1所述的单片三维存储器装置，其中所述上部阻挡电介质的底部表面完全在由所述下部阻挡电介质的顶部表面的内周所限定的区域内。
3.根据权利要求1所述的单片三维存储器装置，其中所述存储器开口的下部部分的侧壁和所述存储器开口的上部部分的侧壁是锥形的。
4.根据权利要求1所述的单片三维存储器装置，其中所述存储器材料层与所述上部堆叠体结构的水平表面之间的接触区域具有环形形状。
5.根据权利要求1所述的单片三维存储器装置，其中：
所述单片三维存储器结构包括单片三维NAND存储器装置；
所述第一导电层和第二导电层包括或电连接到所述单片三维NAND存储器装置的相应的字线；
所述基板包括硅基板；
所述单片三维NAND存储器装置包括所述硅基板之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一装置级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二装置级中的另一存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括用于位于其上的所述存储器装置的驱动电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶部表面延伸；
多个电荷储存元件，每个电荷储存元件定位为与所述多个半导体沟道中的相应的一个相邻；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述基板的顶部表面延伸的条形状，所述多个控制栅电极至少包括位于所述第一装置级中的第一控制栅电极和位于所述第二装置级中的第二控制栅电极。
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