CN111244102A - 三维存储器及其制备方法 - Google Patents

三维存储器及其制备方法 Download PDF

Info

Publication number
CN111244102A
CN111244102A CN202010049478.9A CN202010049478A CN111244102A CN 111244102 A CN111244102 A CN 111244102A CN 202010049478 A CN202010049478 A CN 202010049478A CN 111244102 A CN111244102 A CN 111244102A
Authority
CN
China
Prior art keywords
layer
semiconductor
channel hole
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010049478.9A
Other languages
English (en)
Inventor
李太申
徐伟
周文斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010049478.9A priority Critical patent/CN111244102A/zh
Publication of CN111244102A publication Critical patent/CN111244102A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请提供一种三维存储器及其制备方法。所述制备方法包括：提供半导体结构，所述半导体结构包括衬底和设于所述衬底上的第一堆叠结构；在所述半导体结构上形成第一沟道孔，并在所述第一沟道孔中填充绝缘材料；在所述第一堆叠结构上形成第二堆叠结构；在所述第二堆叠结构上形成第二沟道孔，所述第二沟道孔露出所述绝缘材料；去除所述绝缘材料，在所述第一沟道孔的底部形成半导体塞。本申请提供的制备方法解决了现有的三维存储器制备方法导致的三维存储器的半导体塞存在缺陷的问题。

Description

三维存储器及其制备方法
技术领域
本申请涉及半导体技术领域，特别涉及一种三维存储器及其制备方法。
背景技术
三维存储器是实现数据在三维空间中的存储和传递，大幅提高存储设备的存储能力的存储器。现有的三维存储器由于制备方法的限制，生产出来的三维存储器的半导体塞存在缺陷，从而影响半导体塞的调控性能。
发明内容
本申请提供一种三维存储器及其制备方法，解决了现有的三维存储器制备方法导致的三维存储器的半导体塞存在缺陷的问题。
本申请提供一种三维存储器的制备方法，所述制备方法包括：
提供半导体结构，所述半导体结构包括衬底和设于所述衬底上的第一堆叠结构；
在所述半导体结构上形成第一沟道孔，并在所述第一沟道孔中填充绝缘材料；
在所述第一堆叠结构上形成第二堆叠结构；
在所述第二堆叠结构上形成第二沟道孔，所述第二沟道孔露出所述绝缘材料；
去除所述绝缘材料，在所述第一沟道孔的底部形成半导体塞。
其中，所述第一堆叠结构包括蚀刻阻挡层和若干层交替堆叠的牺牲层和绝缘层，所述蚀刻阻挡层位于其中的一层所述牺牲层与相邻的绝缘层之间。
其中，若干层所述牺牲层中，位于最底层的所述牺牲层为底部栅极替换层，所述蚀刻阻挡层位于所述底部栅极替换层背向所述衬底一侧。
其中，所述蚀刻阻挡层的材料为氧化铝。
其中，所述“在所述半导体结构上形成第一沟道孔，并在所述第一沟道孔中填充绝缘材料”包括：
在所述半导体结构上形成第一沟道孔，所述第一沟道孔露出所述蚀刻阻挡层，并在所述第一沟道孔中填充绝缘材料。
其中，所述“去除所述绝缘材料，在所述第一沟道孔的底部形成半导体塞”包括：
去除所述绝缘材料；
蚀刻所述蚀刻阻挡层，以使所述第一沟道孔的底部露出所述衬底；
在所第一沟道孔的底部形成半导体塞。
其中，所述第一堆叠结构还包括第一掩模层，所述“在所述半导体结构上形成第一沟道孔”之前，还包括：
在所述第一堆叠结构背向所述衬底的表面上形成所述第一掩模层。
其中，所述第二堆叠结构包括第二堆栈层和第二掩模层，所述“在所述第一堆叠结构上形成第二堆叠结构”包括：
在所述第一堆叠结构上形成第二堆栈层；
在所述第二堆栈层上形成所述第二掩模层。
其中，所述半导体塞为外延结构。
其中，所述半导体结构还包括掺杂的半导体层，所述制备方法还包括：
在所述衬底上形成掺杂的所述半导体层；
在所述半导体层上形成所述第一堆叠结构。
本申请还提供一种三维存储器，包括：
衬底；
位于所述衬底上的堆叠结构；
穿过所述堆叠结构的柱状结构，所述柱状结构包括穿过所述衬底表层的半导体塞和位于所述半导体塞上的NAND串；
所述堆叠结构包括底部栅极层和位于所述底部栅极层上的蚀刻阻挡层。
其中，所述堆叠结构还包括位于所述底部栅极层与蚀刻阻挡层之间的绝缘层；
所述半导体塞穿过部分所述绝缘层。
其中，所述蚀刻阻挡层为氧化铝。
其中，所述堆叠结构包括第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构；
所述NAND串包括穿过所述第一堆叠结构的第一段和穿过所述第二堆叠结构的第二段；
所述第一段的顶端沿径向凸出于所述第二段。
其中，所述第一段、所述第二段均为圆台状。
其中，所述半导体塞为外延结构。
本申请通过在去除所述第一沟道孔中的绝缘材料之后，在所述第一沟道孔的底壁形成半导体塞，从而避免在去除所述第一沟道孔中的绝缘材料之前形成半导体塞而导致的在去除绝缘材料时，去除绝缘材料的腐蚀剂对半导体塞的腐蚀，从而避免了半导体塞被损坏，保证了三维存储器的半导体塞的电性能，进而保证了三维存储器的调控性能，提高产品生产良率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种三维存储器的制备方法的流程示意图。
图2是图1提供的制备方法的具体流程示意图。
图3～图8是图1提供的制备方法的具体工艺示意图。
图9是本申请实施例提供的另一种三维存储器的制备方法的流程示意图。
图10是图9提供的制备方法的具体流程示意图。
图11～图17是图9提供的制备方法的具体工艺示意图。
图18是本申请实施例提供的一种三维存储器的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在三维存储器的制备工艺中，堆叠结构的层数过多，通常采用两次蚀刻沟道孔的工艺。蚀刻下层沟道孔后，在下层沟道孔的底部形成半导体塞后填充绝缘材料，再继续沉积堆叠结构，在堆叠结构上形成上层沟道孔，上层沟道孔露出绝缘材料，然后用腐蚀剂去除绝缘材料，在腐蚀剂去除绝缘材料的过程中，会对半导体塞也造成腐蚀，使半导体塞被破坏，影响半导体塞的电性能，进而影响三维存储器的制备良率。
鉴于此，本申请提供了一种三维存储器的制备方法。首先，提供半导体结构，所述半导体结构包括衬底和设于所述衬底上的第一堆叠结构。接着，在所述半导体结构上形成第一沟道孔，并在所述第一沟道孔中填充绝缘材料。接着，在所述第一堆叠结构上形成第二堆叠结构。然后，在所述第二堆叠结构上形成第二沟道孔，所述第二沟道孔露出所述绝缘材料。最后，去除所述绝缘材料，在所述第一沟道孔的底部形成半导体塞。本申请避免了半导体塞被损坏，保证了三维存储器的半导体塞的电性能，进而保证了三维存储器的调控性能，提高产品生产良率。
请参阅图1，图1是本申请实施例提供的一种三维存储器的制备方法的流程示意图。如图1所示，所述三维存储器的制备方法包括如下的S110～S150。
S110：提供半导体结构10，所述半导体结构10包括衬底11和设于所述衬底11上的第一堆叠结构12。
在一种可能的示例中，请参阅图2，上述步骤S110，提供半导体结构10，可包括如下的S111～S115。
具体的，请参阅图3，所述半导体结构10还包括半导体层13，所述第一堆叠结构12包括底部栅极替换层121、第一堆栈层122和第一掩模层123。
S111：提供衬底11。
具体的，衬底11的材质例如为硅，当然还可以为其他含硅的衬底11，例如绝缘体上硅(Silicon-on-insulator，SOI)、锗化硅(SiGe)、碳化硅(SiC)等。
S112：在所述衬底11上形成所述半导体层13。
具体的，所述半导体层13的材料可与所述衬底11的材料相同，所述半导体层13内可通过离子注入等工艺形成三维存储器件所需的p-型/n-型或深或浅的各种势阱。当然，其他实施例中，可直接在所述衬底11内通过离子注入等工艺形成三维存储器件所需的p-型/n-型或深或浅的各种势阱。
S113：在所述半导体层13上形成所述底部栅极替换层121。
具体的，所述底部栅极替换层121设于所述半导体层13背向所述衬底11的表面。所述底部栅极替换层121为牺牲层，牺牲层会在后续工艺中替换成栅极层。牺牲层可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，在衬底11的表面上沉积。本实施例中，牺牲层例如由氮化硅构成。当然，其他实施例中，牺牲层还可以由无定型硅、多晶硅或氧化铝等材料构成。
S114：在所述底部栅极替换层121上形成所述第一堆栈层122。
具体的，在所述底部栅极替换层121的绝缘层背向所述牺牲层的表面形成所述第一堆栈层122，所述第一堆栈层122为若干牺牲层/绝缘层交替的交叠层，第一堆栈层122的牺牲层和底部栅极替换层121的牺牲层的材料相同，第一堆栈层122的绝缘层例如由氧化硅构成。本实施例中，底部栅极替换层121和第一堆栈层122采用同一道工序完成。当然，在其他实施例中，绝缘层还可以由氮氧化硅等材料构成。
S115：在所述第一堆栈层122背向所述衬底11的表面上形成所述第一掩模层123。
具体的，在第一堆栈层122表面形成第一掩模层123之前，在所述半导体结构10的台阶区形成第一介质层124，第一介质层124背向衬底11的表面与第一堆栈层122背向衬底11的表面平齐。所述第一掩模层123包括第一子掩模层1231和第二子掩模层1232，所述第一子掩模层1231和第二子掩模层1232依次形成于第一介质层124和第一堆栈层122背向衬底11的表面。本实施例中，所述第一子掩模层1231由氧化硅构成，第二子掩模层1232由氮化硅构成。当然，其他实施例中，第一掩模层123仅仅只有一层，且第一掩模层123由氧化硅构成。
S120：在所述半导体结构10上形成第一沟道孔20，并在所述第一沟道孔20中填充绝缘材料21。
具体的，请参阅图4，所述第一沟道孔20依次贯穿第一掩模层123、第一堆栈层122、底部栅极替换层121和半导体层13并露出所述衬底11。本实施例中，填充于第一沟道孔20中的绝缘材料21为氮化硅。当然，在其他实施例中，绝缘材料21还可以是其他绝缘材料21。
S130：在所述第一堆叠结构12上形成第二堆叠结构14。
具体的，请参阅图5，在沉积第二堆叠结构14之前，将第二子掩模层1232去除，然后在所述第一子掩模层1231上形成第二堆叠结构14。所述第二堆叠结构14包括第二堆栈层141、第二介质层142和第二掩模层143。具体的，在所述第一堆叠结构12上的第一子掩模层1231上形成第二堆栈层141，然后在第二堆栈层141的台阶区形成第二介质层142，在第二介质层142和所述第二堆栈层141上形成所述第二掩模层143。本实施例中，第二堆栈层141和第一堆栈层122结构相同，所述第二掩模层143由氧化硅构成。
S140：在所述第二堆叠结构14上形成第二沟道孔30，所述第二沟道孔30露出所述绝缘材料21。
具体的，请参阅图6，所述第二沟道孔30依次贯穿第二掩模层143和第二堆栈层141露出绝缘材料21。也就是说，第二沟道孔30和第一沟道孔20对准设置。
S150：去除所述绝缘材料21，在所述第一沟道孔20的底部形成半导体塞22。
具体的，请参阅图7和图8，去除所述绝缘材料21后在第一沟道孔20中露出的衬底11上形成半导体塞22，本实施例中，半导体塞22为外延结构，接着在所述半导体塞22上形成导电结构23，以填充所述第一沟道孔20和所述第二沟道孔30，以形成三维存储器。
本申请通过在去除所述第一沟道孔20中的绝缘材料21之后，在所述第一沟道孔20的底壁形成半导体塞22，从而避免在去除所述第一沟道孔20中的绝缘材料21之前形成半导体塞22而导致的在去除绝缘材料21时，去除绝缘材料21的腐蚀剂对半导体塞22的腐蚀，从而避免了半导体塞22被损坏，保证了三维存储器的半导体塞22的电性能，进而保证了三维存储器的调控性能，提高产品生产良率。
请参阅图9，图9是本申请实施例提供的另一种三维存储器的制备方法的流程示意图。如图9所示，所述三维存储器的制备方法包括如下的S210～S250。
S210：提供半导体结构10，所述半导体结构10包括衬底11和设于所述衬底11上的第一堆叠结构12。
在一种可能的示例中，请参阅图10，上述步骤S210，提供半导体结构10，可包括如下的S211～S215。
具体的，请参阅图11，所述半导体结构10还包括半导体层13和蚀刻阻挡层16，所述第一堆叠结构12包括底部栅极替换层121、第一堆栈层122和第一掩模层123。
S211：提供衬底11。
具体的，衬底11的材质例如为硅，当然还可以为其他含硅的衬底11，例如绝缘体上硅(Silicon-on-insulator，SOI)、锗化硅(SiGe)、碳化硅(SiC)等。
S212：在所述衬底11上形成所述半导体层13。
具体的，所述半导体层13的材料可与所述衬底11的材料相同，所述半导体层13内可通过离子注入等工艺形成三维存储器件所需的p-型/n-型或深或浅的各种势阱。当然，其他实施例中，可直接在所述衬底11内通过离子注入等工艺形成三维存储器件所需的p-型/n-型或深或浅的各种势阱。
S213：在所述半导体层13上形成所述底部栅极替换层121。
具体的，所述底部栅极替换层121设于所述半导体层13背向所述衬底11的表面。所述底部栅极替换层121为牺牲层，牺牲层会在后续工艺中替换成栅极层，然后在底部栅极替换层121上形成绝缘层125，牺牲层和绝缘层125依次层叠设于所述半导体层13上，牺牲层和绝缘层125可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次在衬底11的表面上交替沉积。本实施例中，牺牲层例如由氮化硅构成，绝缘层125例如由氧化硅构成，当然，其他实施例中，牺牲层还可以由无定型硅、多晶硅或氧化铝等材料构成，绝缘层125还可以由氮氧化硅等材料构成。
S214：在所述绝缘层125上依次形成所述蚀刻阻挡层16和所述第一堆栈层122。
具体的，在所述绝缘层125背向所述牺牲层的表面形成蚀刻阻挡层16，然后，在所述蚀刻阻挡层16背向所述底部栅极替换层121的表面形成所述第一堆栈层122，所述第一堆栈层122为若干牺牲层/绝缘层交替的交叠层，第一堆栈层122的牺牲层和底部栅极替换层121的材料相同，第一堆栈层122的绝缘层和绝缘层125的材料相同。本实施例中，蚀刻阻挡层16的材料为氧化铝。蚀刻阻挡层16用于阻挡后续工艺中蚀刻第一沟道孔20的腐蚀剂，以使第一沟道孔20停止于蚀刻阻挡层16，避免后续去除绝缘材料21的腐蚀剂过渡腐蚀底部栅极替换层121、半导体层13及衬底11，影响三维存储器电性能的问题。当然，在其他实施例中，蚀刻阻挡层16的材料还可以是其他材料。蚀刻阻挡层16还可以形成于所述半导体层13上，底部栅极替换层121和第一堆栈层122依次形成于所述蚀刻阻挡层16上，或者蚀刻阻挡层16形成于所述衬底11上，半导体层13、底部栅极替换层121和第一堆栈层122依次形成于蚀刻阻挡层16上。
S215：在所述第一堆栈层122背向所述衬底11的表面上形成所述第一掩模层123。
具体的，在第一堆栈层122表面形成第一掩模层123之前，在所述半导体结构10的台阶区形成第一介质层124，第一介质层124背向衬底11的表面与第一堆栈层122背向衬底11的表面平齐。所述第一掩模层123包括第一子掩模层1231和第二子掩模层1232，所述第一子掩模层1231和第二子掩模层1232依次形成于第一介质层124和第一堆栈层122背向衬底11的表面。本实施例中，所述第一子掩模层1231由氧化硅构成，第二子掩模层1232由氮化硅构成。当然，其他实施例中，第一掩模层123仅仅只有一层，且第一掩模层123由氧化硅构成。
S220：在所述半导体结构10上形成第一沟道孔20，并在所述第一沟道孔20中填充绝缘材料21。
具体的，请参阅图12，在所述半导体结构10上形成第一沟道孔20，所述第一沟道孔20露出所述蚀刻阻挡层16，并在所述第一沟道孔20中填充绝缘材料21。也就是说，所述第一沟道孔20依次贯穿第一掩模层123、第一堆栈层122并露出所述蚀刻阻挡层16。本实施例中，蚀刻阻挡层16用于阻挡蚀刻第一沟道孔20的腐蚀剂，以使第一沟道孔20停止于蚀刻阻挡层16，避免后续去除绝缘材料21的腐蚀剂过渡腐蚀底部栅极替换层121、半导体层13及衬底11，影响三维存储器电性能的问题。填充于第一沟道孔20中的绝缘材料21为氮化硅。当然，在其他实施例中，绝缘材料21还可以是其他绝缘材料21。
S230：在所述第一堆叠结构12上形成第二堆叠结构14。
具体的，请参阅图13，在沉积第二堆叠结构14之前，将第二子掩模层1232去除，然后在所述第一子掩模层1231上形成第二堆叠结构14。所述第二堆叠结构14包括第二堆栈层141、第二介质层142和第二掩模层143。具体的，在所述第一堆叠结构12上的第一子掩模层1231上形成第二堆栈层141，然后在第二堆栈层141的台阶区形成第二介质层142，在第二介质层142和所述第二堆栈层141上形成所述第二掩模层143。本实施例中，第二堆栈层141和第一堆栈层122结构相同，所述第二掩模层143由氧化硅构成。
S240：在所述第二堆叠结构14上形成第二沟道孔30，所述第二沟道孔30露出所述绝缘材料21。
具体的，请参阅图14，所述第二沟道孔30依次贯穿第二掩模层143和第二堆栈层141露出绝缘材料21。也就是说，第二沟道孔30和第一沟道孔20对准设置。
S250：去除所述绝缘材料21，在所述第一沟道孔20的底部形成半导体塞22。
具体的，请参阅图15-图17，去除所述绝缘材料21后，继续蚀刻所述蚀刻阻挡层16，以使所述第一沟道孔20的底部露出所述衬底11，即继续蚀刻阻挡层16，以使第一沟道孔20贯穿蚀刻阻挡层16、底部栅极替换层121和半导体层13并露出衬底11。然后在第一沟道孔20中露出的衬底11上形成半导体塞22，本实施例中，半导体塞22为外延结构，接着在所述半导体塞22上形成导电结构23，以填充所述第一沟道孔20和所述第二沟道孔30，以形成三维存储器。
本申请通过在去除所述第一沟道孔20中的绝缘材料21之后，在所述第一沟道孔20的底壁形成半导体塞22，从而避免在去除所述第一沟道孔20中的绝缘材料21之前形成半导体塞22而导致的在去除绝缘材料21时，去除绝缘材料21的腐蚀剂对半导体塞22的腐蚀，从而避免了半导体塞22被损坏，保证了三维存储器的半导体塞22的电性能，进而保证了三维存储器的调控性能，提高产品生产良率。同时，本申请在底部栅极替换层121和第一堆栈层122之间设置了蚀刻阻挡层16，以避免去除绝缘材料21的腐蚀剂腐蚀底部栅极替换层121、半导体层13及衬底11，保证了三维存储器的电性能。
请参阅图18，图18是本申请实施例提供的一种三维存储器100的结构示意图。所述三维存储器100包括衬底11和堆叠结构，所述堆叠结构包括第一堆叠结构12和第二堆叠结构14，所述衬底11、所述第一堆叠结构12和所述第二堆叠结构14依次层叠设置，所述第一堆叠结构12具有第一沟道孔20，所述第二堆叠结构14具有第二沟道孔30，所述第一沟道孔20露出所述衬底11，所述第一沟道孔20和所述第二沟道孔30连通，所述第一沟道孔20和所述第二沟道孔30内形成有柱状结构24，所述柱状结构24包括穿过所述衬底11表层的半导体塞241和位于所述半导体塞241上的NAND串242，所述第一堆叠结构12包括底部栅极层121、位于所述底部栅极层121上的蚀刻阻挡层16及位于所述底部栅极层121与蚀刻阻挡层16之间的绝缘层125，所述半导体塞241穿过部分所述绝缘层125。本实施例中，所述半导体塞241为外延结构。所述蚀刻阻挡层16的材料为氧化铝。当然，在其他实施例中，所述蚀刻阻挡层16还可设于底部栅极层121和衬底11之间。所述蚀刻阻挡层16的材料不限于氧化铝。
所述NAND串242包括穿过所述第一堆叠结构12的第一段2421和穿过所述第二堆叠结构14的第二段2422，所述第一段2421的顶端沿径向凸出于所述第二段2422，所述第一段2421、所述第二段2422均为圆台状。
本申请的蚀刻阻挡层16用于阻挡蚀刻第一沟道孔20的腐蚀剂，以使在蚀刻第一沟道孔20停止于蚀刻阻挡层16，半导体塞241在所述第二沟道孔30形成之后形成，从而避免在去除所述第一沟道孔20中的绝缘材料之前形成半导体塞241而导致的在去除绝缘材料时，去除绝缘材料的腐蚀剂对半导体塞241的腐蚀，从而避免了半导体塞241被损坏，保证了三维存储器100的半导体塞241的电性能，进而保证了三维存储器100的调控性能，提高产品生产良率。
以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于申请所涵盖的范围。

Claims (16)

1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供半导体结构，所述半导体结构包括衬底和设于所述衬底上的第一堆叠结构；
在所述半导体结构上形成第一沟道孔，并在所述第一沟道孔中填充绝缘材料；
在所述第一堆叠结构上形成第二堆叠结构；
在所述第二堆叠结构上形成第二沟道孔，所述第二沟道孔露出所述绝缘材料；
去除所述绝缘材料，在所述第一沟道孔的底部形成半导体塞。
2.如权利要求1所述的制备方法，其特征在于，所述第一堆叠结构包括蚀刻阻挡层和若干层交替堆叠的牺牲层和绝缘层，所述蚀刻阻挡层位于其中的一层所述牺牲层与相邻的绝缘层之间。
3.如权利要求2所述的制备方法，其特征在于，若干层所述牺牲层中，位于最底层的所述牺牲层为底部栅极替换层，所述蚀刻阻挡层位于所述底部栅极替换层背向所述衬底一侧。
4.如权利要求2-3任一项所述的制备方法，其特征在于，所述蚀刻阻挡层的材料为氧化铝。
5.如权利要求4所述的制备方法，其特征在于，所述“在所述半导体结构上形成第一沟道孔，并在所述第一沟道孔中填充绝缘材料”包括：
在所述半导体结构上形成第一沟道孔，所述第一沟道孔露出所述蚀刻阻挡层，并在所述第一沟道孔中填充绝缘材料。
6.如权利要求5所述的制备方法，其特征在于，所述“去除所述绝缘材料，在所述第一沟道孔的底部形成半导体塞”包括：
去除所述绝缘材料；
蚀刻所述蚀刻阻挡层，以使所述第一沟道孔的底部露出所述衬底；
在所第一沟道孔的底部形成半导体塞。
7.如权利要求6所述的制备方法，其特征在于，所述第一堆叠结构还包括第一掩模层，所述“在所述半导体结构上形成第一沟道孔”之前，还包括：
在所述第一堆叠结构背向所述衬底的表面上形成所述第一掩模层。
8.如权利要求7所述的制备方法，其特征在于，所述第二堆叠结构包括第二堆栈层和第二掩模层，所述“在所述第一堆叠结构上形成第二堆叠结构”包括：
在所述第一堆叠结构上形成第二堆栈层；
在所述第二堆栈层上形成所述第二掩模层。
9.如权利要求8所述的三维存储器，其特征在于，所述半导体塞为外延结构。
10.如权利要求1所述的制备方法，其特征在于，所述半导体结构还包括掺杂的半导体层，所述制备方法还包括：
在所述衬底上形成掺杂的所述半导体层；
在所述半导体层上形成所述第一堆叠结构。
11.一种三维存储器，其特征在于，包括：
衬底；
位于所述衬底上的堆叠结构；
穿过所述堆叠结构的柱状结构，所述柱状结构包括穿过所述衬底表层的半导体塞和位于所述半导体塞上的NAND串；
所述堆叠结构包括底部栅极层和位于所述底部栅极层上的蚀刻阻挡层。
12.如权利要求11所述的三维存储器，其特征在于，
所述堆叠结构还包括位于所述底部栅极层与蚀刻阻挡层之间的绝缘层；
所述半导体塞穿过部分所述绝缘层。
13.如权利要求12所述的三维存储器，其特征在于，所述蚀刻阻挡层为氧化铝。
14.如权利要求11所述的三维存储器，其特征在于，所述堆叠结构包括第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构；
所述NAND串包括穿过所述第一堆叠结构的第一段和穿过所述第二堆叠结构的第二段；
所述第一段的顶端沿径向凸出于所述第二段。
15.如权利要求14所述的三维存储器，其特征在于，所述第一段、所述第二段均为圆台状。
16.如权利要求11所述的三维存储器，其特征在于，所述半导体塞为外延结构。
CN202010049478.9A 2020-01-16 2020-01-16 三维存储器及其制备方法 Pending CN111244102A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010049478.9A CN111244102A (zh) 2020-01-16 2020-01-16 三维存储器及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010049478.9A CN111244102A (zh) 2020-01-16 2020-01-16 三维存储器及其制备方法

Publications (1)

Publication Number Publication Date
CN111244102A true CN111244102A (zh) 2020-06-05

Family

ID=70876988

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010049478.9A Pending CN111244102A (zh) 2020-01-16 2020-01-16 三维存储器及其制备方法

Country Status (1)

Country Link
CN (1) CN111244102A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755457A (zh) * 2020-07-09 2020-10-09 长江存储科技有限责任公司 三维存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374825A (zh) * 2014-08-13 2016-03-02 爱思开海力士有限公司 半导体器件及其制造方法
CN105405849A (zh) * 2014-09-12 2016-03-16 旺宏电子股份有限公司 半导体元件
CN107810552A (zh) * 2015-08-25 2018-03-16 桑迪士克科技有限责任公司 使用含有牺牲填充材料的腔制造多级存储器堆叠体结构的方法
CN109920790A (zh) * 2017-03-08 2019-06-21 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
CN110034124A (zh) * 2019-05-15 2019-07-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110634760A (zh) * 2019-09-12 2019-12-31 长江存储科技有限责任公司 一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374825A (zh) * 2014-08-13 2016-03-02 爱思开海力士有限公司 半导体器件及其制造方法
CN105405849A (zh) * 2014-09-12 2016-03-16 旺宏电子股份有限公司 半导体元件
CN107810552A (zh) * 2015-08-25 2018-03-16 桑迪士克科技有限责任公司 使用含有牺牲填充材料的腔制造多级存储器堆叠体结构的方法
CN109920790A (zh) * 2017-03-08 2019-06-21 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
CN110034124A (zh) * 2019-05-15 2019-07-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110634760A (zh) * 2019-09-12 2019-12-31 长江存储科技有限责任公司 一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755457A (zh) * 2020-07-09 2020-10-09 长江存储科技有限责任公司 三维存储器

Similar Documents

Publication Publication Date Title
EP3651204B1 (en) Three-dimensional memory device containing non-epitaxial support pillars in the support openings
US9786681B1 (en) Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
US9543320B2 (en) Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
US9711524B2 (en) Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
US9768192B1 (en) Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US9530787B2 (en) Batch contacts for multiple electrically conductive layers
US9305934B1 (en) Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US9530785B1 (en) Three-dimensional memory devices having a single layer channel and methods of making thereof
KR20170027924A (ko) 반도체 메모리 소자
CN112951841B (zh) 三维存储器及其制备方法
CN111492481B (zh) 三维存储器件和制作方法
US11315945B2 (en) Memory device with lateral offset
CN111463219A (zh) 一种3d nand存储器件及其制造方法
CN112909005B (zh) 一种三维存储器及其制备方法
CN111244098B (zh) 三维存储器及其制备方法
CN111244102A (zh) 三维存储器及其制备方法
US20200381453A1 (en) Vertical type semiconductor devices and methods of manufacturing the same
US11538826B2 (en) Semiconductor device with improved word line resistance
CN110854123B (zh) 三维存储器的制备方法
CN114038861A (zh) 一种3d nand存储器件及其制造方法
CN111146201B (zh) 三维存储器及其制备方法
CN111180456B (zh) 三维存储器的制备方法及三维存储器
CN111192878B (zh) 三维存储器的制备方法及三维存储器
CN114121970A (zh) 三维存储器及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200605

RJ01 Rejection of invention patent application after publication