CN111180456B - 三维存储器的制备方法及三维存储器 - Google Patents

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CN111180456B CN202010006210.7A CN202010006210A CN111180456B CN 111180456 B CN111180456 B CN 111180456B CN 202010006210 A CN202010006210 A CN 202010006210A CN 111180456 B CN111180456 B CN 111180456B
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Abstract

本申请提供一种三维存储器的制备方法及三维存储器，所述制备方法包括：提供半导体结构，其中，所述半导体结构包括衬底、设于所述衬底上的外延层和设于所述外延层上的堆叠结构，所述半导体结构还具有贯穿所述堆叠结构的栅极隔槽，所述栅极隔槽露出所述外延层；通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层。本申请的三维存储器的制备方法解决了横向生长的外延结构影响底部选择栅极的电性能，以致三维存储器的制备良率降低的问题。

Description

三维存储器的制备方法及三维存储器
技术领域
本申请涉及半导体技术领域，特别涉及一种三维存储器的制备方法及三维存储器。
背景技术
三维存储器是实现数据在三维空间中的存储和传递，大幅提高存储设备的存储能力的存储器。现有的三维存储器的外延结构采用横向生长方式，很好的规避了后续工艺导致的相关问题，但是横向生长的外延结构受现有工艺方法限制，会影响底部选择栅极的电性能，降低三维存储器的制备良率。
发明内容
本申请提供一种三维存储器的制备方法及三维存储器，解决了横向生长的外延结构影响底部选择栅极的电性能，以致三维存储器的制备良率降低的问题。
本申请提供一种三维存储器的制备方法，所述制备方法包括：
提供半导体结构，其中，所述半导体结构包括衬底、设于所述衬底上的外延层和设于所述外延层上的堆叠结构，所述半导体结构还具有贯穿所述堆叠结构的栅极隔槽，所述栅极隔槽露出所述外延层；
通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层。
其中，所述“提供半导体结构”包括：
提供所述衬底；
在所述衬底上依次形成待换层和所述堆叠结构；
蚀刻所述堆叠结构以形成所述栅极隔槽，所述栅极隔槽露出所述待换层；
将所述待换层替换成所述外延层。
其中，在步骤所述“在所述衬底上依次形成所述待换层和所述堆叠结构”和步骤所述“蚀刻所述堆叠结构以形成所述栅极隔槽，所述栅极隔槽露出所述待换层”之间，所述制备方法包括：
蚀刻所述堆叠结构以形成沟道孔，所述沟道孔露出所述衬底；
在所述沟道孔中形成NAND串。
其中，所述NAND串包括导电结构和设于所述导电结构外周的周壁，所述“将所述待换层替换成所述外延层”包括：
去除所述待换层，形成空隙，露出所述NAND串的所述周壁；
在所述空隙中形成所述外延层。
其中，所述“在所述空隙中形成所述外延层”之前，所述制备方法包括：
去除所述周壁在所述待换层的部分，露出部分所述导电结构，以使所述导电结构与后续工艺中的所述外延层接触。
其中，所述堆叠结构包括牺牲层和绝缘层，所述“在所述空隙中形成所述外延层”之后，所述制备方法包括：
将所述牺牲层替换成栅极层。
其中，所述“通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层”包括：
通过所述栅极隔槽对所述外延层进行第一掺杂；
对所述半导体结构进行加热，以使所述外延层形成所述掺杂外延层。
其中，在所述“通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层”之后，所述制备方法包括：
在所述栅极隔槽中形成阵列共源极。
其中，所述“在所述栅极隔槽中形成阵列共源极”包括：
对所述栅极隔槽的底部进行第二掺杂；
在所述栅极隔槽中形成导电体。
本申请还提供一种三维存储器，所述三维存储器包括衬底、掺杂外延层和堆叠结构，所述掺杂外延层和所述堆叠结构依次形成于衬底上，所述堆叠结构具有栅极隔槽，所述栅极隔槽露出所述掺杂外延层。
本申请提供的三维存储器的制备方法通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层，保证了外延层的掺杂浓度，有效避免了外延层对底部选择栅极的电性能的影响，提高了三维存储器的制备良率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种三维存储器的制备方法的流程示意图。
图2是图1提供的制备方法的工艺结构示意图。
图3是图1提供的制备方法的具体流程示意图。
图4是图1提供的制备方法的具体流程示意图。
图5-图9是图1提供的制备方法的工艺结构示意图。
图10是本申请实施例提供的另一种三维存储器的制备方法的流程示意图。
图11-图12是图10提供的制备方法的具体流程示意图。
图13-图14是图12提供的制备方法的工艺结构示意图。
图15是本申请实施例提供的一种三维存储器的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在沟道孔侧边生长外延结构是一种外延结构横向生长方式，不同于在沟道孔里面直接纵向生长外延结构，这种沟道孔侧边生长的外延结构能够很好的避免外延结构外延生长时因为工艺条件而造成外延结构损坏和生长的密度高度差所带来的一系列问题，从而使三维存储器能做更多层的堆叠结构，提供更多存储单元。但是现有的横向生长的外延结构的掺杂是通过底层硅基底扩散上去的，外延结构的掺杂浓度和梯度均不能达到要求，从而会影响临近的底部选择栅极的电性能，如出现短沟道效应，造成底部栅极电泄露及不同位置的底部选择栅极电压差异的问题，严重影响了三维存储器的电性能及制备良率。
鉴于此，本申请提供了一种三维存储器的制备方法。该方法首先提供半导体结构，其中，所述半导体结构包括衬底、设于所述衬底上的外延层和设于所述外延层上的堆叠结构，所述半导体结构还具有贯穿所述堆叠结构的栅极隔槽，所述栅极隔槽露出所述外延层。然后通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层。该方法解决了外延层的掺杂浓度和梯度的问题，有效提高了三维存储器的电性能和制备良率。
请参阅图1，图1是本申请实施例提供的一种三维存储器的制备方法的流程示意图。如图1所示，所述三维存储器的制备方法包括如下的S110～S120。
S110：请参阅图4，提供半导体结构10，其中，所述半导体结构10包括衬底11、设于所述衬底11上的外延层14和设于所述外延层14上的堆叠结构13，所述半导体结构10还具有贯穿所述堆叠结构13的栅极隔槽15，所述栅极隔槽15露出所述外延层14。
在一种可能的示例中，请参阅图3，上述步骤S110，提供半导体结构10，可包括如下的S111～S114。
S111：提供所述衬底11。
具体的，请参阅图2，衬底11的材质例如为硅，本实施例中，所述衬底11包括下衬底111和上衬底112，所述上衬底112为注入离子后的衬底11部分，换言之，上衬底112通过掺杂形成阱区，例如P型掺杂。当然衬底11还可以为其他含硅的衬底11，例如绝缘体上硅(Silicon-on-insulator，SOI)、锗化硅(SiGe)、碳化硅(SiC)等。
S112：在所述衬底11上依次形成待换层12和所述堆叠结构13。
具体的，请参阅图2，首先在上衬底112上形成待换层12，然后在所述待换层12上形成绝缘层131/牺牲层132交叠的堆叠结构13。本实施例中，待换层12和牺牲层132采用相同材料形成，例如由氮化硅构成，绝缘层131例如由氧化硅构成。待换层12、绝缘层131和牺牲层132可以采用化学气相沉积、原子层沉积或其他合适的沉积方法形成。当然，其他实施例中，待换层12和牺牲层132还可以由无定型硅、多晶硅或氧化铝等材料构成，绝缘层131还可以由氮氧化硅等材料构成。
S113：蚀刻所述堆叠结构13以形成所述栅极隔槽15，所述栅极隔槽15露出所述待换层12。
具体的，请参阅图2，在蚀刻所述堆叠结构13形成栅极隔槽15之前，蚀刻所述堆叠结构13以形成沟道孔16，所述沟道孔16露出所述衬底11，然后在所述沟道孔16中形成NAND串17。本实施例中，所述NAND串17包括导电结构171和设于所述导电结构171外周的周壁172，通过在沟道孔16的孔壁依次形成阻挡材料层1721、存储材料层1722和氧化材料层1723以形成所述周壁172，然后在所述沟道孔16中填充导电结构171。其中，阻挡材料层1721和氧化材料层1723的示例性材料为氧化硅，存储材料层1722的示例性材料为氮化硅，这三层均可以通过采用CVD、ALD或其他合适的沉积方法沉积形成，以使周壁172形成了由氧化硅-氮化硅-氧化硅(ONO)三层堆叠而成的叠层结构。
接着，蚀刻所述堆叠结构13以形成所述栅极隔槽15，所述栅极隔槽15贯穿堆叠结构13并露出所述待换层12。
S114：将所述待换层12替换成所述外延层14。
在一种可能的示例中，请参阅图4，上述步骤S114，将所述待换层12替换成所述外延层14，可包括如下的S1141～S1142。
S1141：去除所述待换层12，形成空隙a，露出所述NAND串17的所述周壁172。
具体的，请参阅图5，向所述栅极隔槽15中灌腐蚀液，以去除所述待换层12，从而在堆叠结构13和上衬底112之间形成空隙a，以使所述NAND串17的所述周壁172和上衬底112均露出空隙a。然后，去除所述周壁172在所述待换层12的部分，即，通过空隙a去除NAND串17的部分周壁172，包括去除部分阻挡材料层1721、存储材料层1722和氧化材料层1723，露出部分所述导电结构171，以使所述导电结构171与后续工艺中的所述外延层14接触。可通过多次湿法刻蚀来依次去除部分阻挡材料层1721、存储材料层1722和氧化材料层1723。
S1142：在所述空隙a中形成所述外延层14。
具体的，请参阅图6，使用生长工艺来形成所述外延层14，外延层14位于栅极隔槽15处形成凹陷。例如从上衬底112和NAND串17的露出的部分进行选择性外延生长(Selective Epitaxial Growth,SEG)，形成外延层14。当然还可以使用沉积的方式来形成外延层14。
请参阅图7，在形成外延层14之后再将所述牺牲层132替换成栅极层133。
S120：通过所述栅极隔槽15对所述外延层14进行第一掺杂以形成掺杂外延层18。
具体的，请参阅图8-图9，在对所述外延层14进行第一掺杂之前，在栅极隔槽15的槽壁上形成保护层19，以避免掺杂工艺对堆叠结构13进行掺杂。然后通过所述栅极隔槽15对所述外延层14进行第一掺杂，例如P型掺杂。由于所述外延层14露出所述栅极隔槽15，通过所述栅极隔槽15对所述外延层14进行第一掺杂能更好的控制外延层14的掺杂浓度和梯度，具有更好的掺杂效果。最后，对所述半导体结构10进行加热，以使所述外延层14形成所述掺杂外延层18。
本申请提供的三维存储器的制备方法通过所述栅极隔槽15对所述外延层14进行第一掺杂以形成掺杂外延层18，保证了外延层14的掺杂浓度，有效避免了由于外延层14的掺杂浓度和梯度不够而导致的底部选择栅极产生短沟道效应等影响电性能的问题，提高了三维存储器的电性能和制备良率。
请参阅图10，图10是本申请实施例提供的一种三维存储器的制备方法的流程示意图。如图10所示，所述三维存储器的制备方法包括如下的S210～S230。
S210：请参阅图4，提供半导体结构10，其中，所述半导体结构10包括衬底11、设于所述衬底11上的外延层14和设于所述外延层14上的堆叠结构13，所述半导体结构10还具有贯穿所述堆叠结构13的栅极隔槽15，所述栅极隔槽15露出所述外延层14。
在一种可能的示例中，请参阅图11，上述步骤S210，提供半导体结构10，可包括如下的S211～S214。
S211：提供所述衬底11。
具体的，请参阅图2，衬底11的材质例如为硅，本实施例中，所述衬底11包括上衬底112和下衬底111，所述上衬底112为注入离子后的衬底11部分，换言之，上衬底112通过掺杂形成阱区，例如P型掺杂。当然衬底11还可以为其他含硅的衬底11，例如绝缘体上硅(Silicon-on-insulator，SOI)、锗化硅(SiGe)、碳化硅(SiC)等。
S212：在所述衬底11上依次形成待换层12和所述堆叠结构13。
具体的，请参阅图2，首先在上衬底112上形成待换层12，然后在所述待换层12上形成绝缘层131/牺牲层132交叠的堆叠结构13。本实施例中，待换层12和牺牲层132采用相同材料形成，例如由由氮化硅构成，绝缘层131例如由氧化硅构成。待换层12、绝缘层131和牺牲层132可以采用化学气相沉积、原子层沉积或其他合适的沉积方法形成。当然，其他实施例中，待换层12和牺牲层132还可以由无定型硅、多晶硅或氧化铝等材料构成，绝缘层131还可以由氮氧化硅等材料构成。
S213：蚀刻所述堆叠结构13以形成所述栅极隔槽15，所述栅极隔槽15露出所述待换层12。
具体的，请参阅图2，在蚀刻所述堆叠结构13形成栅极隔槽15之前，蚀刻所述堆叠结构13以形成沟道孔16，所述沟道孔16露出所述衬底11，然后在所述沟道孔16中形成NAND串17。本实施例中，所述NAND串17包括导电结构171和设于所述导电结构171外周的周壁172，通过在沟道孔16的孔壁依次形成阻挡材料层1721、存储材料层1722和氧化材料层1723以形成所述周壁172，然后在所述沟道孔16中填充导电结构171。其中，阻挡材料层1721和氧化材料层1723的示例性材料为氧化硅，存储材料层1722的示例性材料为氮化硅，这三层均可以通过采用CVD、ALD或其他合适的沉积方法沉积形成，以使周壁172形成了由氧化硅-氮化硅-氧化硅(ONO)三层堆叠而成的叠层结构。
接着，蚀刻所述堆叠结构13以形成所述栅极隔槽15，所述栅极隔槽15贯穿堆叠结构13并露出所述待换层12。
S214：将所述待换层12替换成所述外延层14。
在一种可能的示例中，请参阅图12，上述步骤S214，将所述待换层12替换成所述外延层14，可包括如下的S2141～S2142。
S2141：去除所述待换层12，形成空隙a，露出所述NAND串17的所述周壁172。
具体的，请参阅图5，向所述栅极隔槽15中灌腐蚀液，以去除所述待换层12，从而在堆叠结构13和上衬底112之间形成空隙a，以使所述NAND串17的所述周壁172和上衬底112均露出空隙a。然后，去除所述周壁172在所述待换层12的部分，即，通过空隙a去除NAND串17的部分周壁172，包括去除部分阻挡材料层1721、存储材料层1722和氧化材料层1723，露出部分所述导电结构171，以使所述导电结构171与后续工艺中的所述外延层14接触。可通过多次湿法刻蚀来依次去除阻挡材料层1721、存储材料层1722和氧化材料层1723。
S2142：在所述空隙a中形成所述外延层14。
具体的，请参阅图6，使用生长工艺来形成所述外延层14，外延层14位于栅极隔槽15处形成凹陷。例如从上衬底112和NAND串17的露出的部分进行选择性外延生长(Selective Epitaxial Growth,SEG)，形成外延层14。当然还可以使用沉积的方式来形成外延层14。
请参阅图7，在形成外延层14之后再将所述牺牲层132替换成栅极层133。
S220：通过所述栅极隔槽15对所述外延层14进行第一掺杂以形成掺杂外延层18。
具体的，图8-图9，在对所述外延层14进行第一掺杂之前，在栅极隔槽15的槽壁上形成保护层19，以避免掺杂工艺对堆叠结构13进行掺杂。然后通过所述栅极隔槽15对所述外延层14进行第一掺杂，例如P型掺杂。由于所述外延层14露出所述栅极隔槽15，通过所述栅极隔槽15对所述外延层14进行第一掺杂能更好的控制外延层14的掺杂浓度和梯度，具有更好的掺杂效果。最后，对所述半导体结构10进行加热，以使所述外延层14形成所述掺杂外延层18。
S230：在所述栅极隔槽15中形成阵列共源极20。
具体的，请参阅图13和图14，首先对所述栅极隔槽15的底部进行第二掺杂，例如N型掺杂。具体的，对所述栅极隔槽15的底部对应的掺杂外延层18的凹陷处进行N型掺杂，以形成掺杂结构21。掺杂结构21被掺杂外延层18包裹，有效提高了掺杂结构21和掺杂外延层18之间的电压，降低了表面电压压迫，提高产品的电性能及制备良率。然后去除保护层19，在所述栅极隔槽15中形成导电体22，从而形成三维存储器。导电体22包括阻隔层221和设于所述阻隔层221中的导电材料222，首先在栅极隔槽15的槽壁上形成阻隔层221，然后在栅极隔槽15中填充导电材料222，从而形成三维存储器。
本申请提供的三维存储器的制备方法通过所述栅极隔槽15对所述外延层14进行第一掺杂以形成掺杂外延层18，保证了外延层14的掺杂浓度，有效避免了由于外延层14的掺杂浓度和梯度不够而导致的底部选择栅极产生短沟道效应等影响电性能的问题，提高了三维存储器的电性能和制备良率。
请参阅图15，图15是本申请实施例提供的一种三维存储器100的结构示意图。所述三维存储器100包括衬底11、掺杂外延层18和堆叠结构13，所述掺杂外延层18和所述堆叠结构13依次形成于衬底11上，所述堆叠结构13具有沟道孔16和栅极隔槽15，所述沟道孔16中形成有NAND串17，所述NAND串17包括导电结构171和设于所述导电结构171外周的周壁172，所述导电结构171位于所述掺杂外延层18的部分露出所述周壁172并与所述掺杂外延层18接触。所述栅极隔槽15露出所述掺杂外延层18。本实施例中，掺杂外延层18通过P型掺杂形成。本申请三维存储器100通过在所述衬底11上形成掺杂外延层18，保证了外延层14的掺杂浓度，从而有效避免了外延层14对底部选择栅极的电性能的影响，提高了三维存储器100的电性能及制备良率。
所述三维存储器100还包括形成于栅极隔槽15底部的掺杂结构21和形成于栅极隔槽15中的导电体22，本实施例中，所述掺杂结构21通过N型掺杂形成。掺杂结构21背向栅极隔槽15的表面与外延掺杂层连接，换言之，掺杂结构21设于掺杂外延层18上，从而提高了掺杂结构21和掺杂外延层18之间的电压，降低了表面电压压迫，提高了三维存储器100的电性能和制备良率。
以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于申请所涵盖的范围。

Claims (10)

1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供半导体结构，其中，所述半导体结构包括衬底、设于所述衬底上的外延层和设于所述外延层上的堆叠结构，所述半导体结构还具有贯穿所述堆叠结构的栅极隔槽，所述栅极隔槽露出所述外延层；
通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层。
2.如权利要求1所述的制备方法，其特征在于，所述“提供半导体结构”包括：
提供所述衬底；
在所述衬底上依次形成待换层和所述堆叠结构；
蚀刻所述堆叠结构以形成所述栅极隔槽，所述栅极隔槽露出所述待换层；
将所述待换层替换成所述外延层。
3.如权利要求2所述的制备方法，其特征在于，在步骤所述“在所述衬底上依次形成所述待换层和所述堆叠结构”和步骤所述“蚀刻所述堆叠结构以形成所述栅极隔槽，所述栅极隔槽露出所述待换层”之间，所述制备方法包括：
蚀刻所述堆叠结构以形成沟道孔，所述沟道孔露出所述衬底；
在所述沟道孔中形成NAND串。
4.如权利要求3所述的制备方法，其特征在于，所述NAND串包括导电结构和设于所述导电结构外周的周壁，所述“将所述待换层替换成所述外延层”包括：
去除所述待换层，形成空隙，露出所述NAND串的所述周壁；
在所述空隙中形成所述外延层。
5.如权利要求4所述的制备方法，其特征在于，所述“在所述空隙中形成所述外延层”之前，所述制备方法包括：
去除所述周壁在所述待换层的部分，露出部分所述导电结构，以使所述导电结构与后续工艺中的所述外延层接触。
6.如权利要求5所述的制备方法，其特征在于，所述堆叠结构包括牺牲层和绝缘层，所述“在所述空隙中形成所述外延层”之后，所述制备方法包括：
将所述牺牲层替换成栅极层。
7.如权利要求1-6任一项所述的制备方法，其特征在于，所述“通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层”包括：
通过所述栅极隔槽对所述外延层进行第一掺杂；
对所述半导体结构进行加热，以使所述外延层形成所述掺杂外延层。
8.如权利要求7所述的制备方法，其特征在于，在所述“通过所述栅极隔槽对所述外延层进行第一掺杂以形成掺杂外延层”之后，所述制备方法包括：
在所述栅极隔槽中形成阵列共源极。
9.如权利要求8所述的制备方法，其特征在于，所述“在所述栅极隔槽中形成阵列共源极”包括：
对所述栅极隔槽的底部进行第二掺杂；
在所述栅极隔槽中形成导电体。
10.一种三维存储器，其特征在于，所述三维存储器由权利要求1至9中任一项所述的制备方法制备得到，所述三维存储器包括衬底、掺杂外延层和堆叠结构，所述掺杂外延层和所述堆叠结构依次形成于衬底上，所述堆叠结构具有栅极隔槽，所述栅极隔槽露出所述掺杂外延层。
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