CN111463218A - 一种3d nand存储器件及其制造方法 - Google Patents
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Abstract
本发明提供一种3D NAND存储器件，在衬底上的堆叠层中形成有贯穿的沟道孔，沟道孔侧壁的栅极层具有缺口，缺口和相邻的绝缘层形成沟槽，在沟槽中形成有存储功能层且存储功能层位于栅极层端面与沟道层之间，这样，存储单元之间通过沟道层连接，各个存储单元的电荷存储层由绝缘层隔离开，防止载流子沿沟道方向迁移，减小各存储单元间的相互影响，提高存储器件的保持特性。
Description
技术领域
本发明涉及半导体器件及制造领域，特别涉及一种3D NAND存储器件及其制造方法。
背景技术
3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和绝缘层结合垂直沟道管组成。随着对存储密度要求的不断提高，堆叠结构的堆叠层数不断增加，为了减小应力影响及控制成本，堆叠层中每一单层的厚度不断减薄，从而导致各存储单元间的相互影响增强，进而降低存储器件的特性。
发明内容
有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方法，减小各存储单元间的相互影响，提高存储器件的特性。
为实现上述目的，本发明有如下技术方案：
一种3D NAND存储器件，包括：
衬底；
所述衬底上的堆叠层，所述堆叠层包括交替层叠的绝缘层和栅极层；
贯穿所述堆叠层的沟道孔，所述沟道孔侧壁的栅极层具有缺口，所述缺口和相邻层的绝缘层形成沟槽；
所述沟道孔中的沟道层；
所述沟槽中的存储功能层且所述存储功能层位于所述栅极层端面与所述沟道层之间。
可选的，所述存储功能层包括由栅极层端部至沟道层依次层叠的电荷阻挡层、电荷存储层以及电荷隧穿层。
可选的，所述电荷阻挡层还延伸至所述沟槽的上表面和下表面，所述电荷存储层以及电荷隧穿层填充所述沟槽，且所述电荷隧穿层形成于所述电荷存储层的端部。
可选的，所述电荷隧穿层的材料为氧化物。
可选的，所述存储沟槽的深度为500-200埃。
一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底上形成有堆叠层，所述堆叠层包括交替层叠的绝缘层和牺牲层；
形成贯穿所述堆叠层的沟道孔，所述沟道孔侧壁上的牺牲层具有缺口，所述缺口和相邻层的绝缘层形成沟槽；
在所述沟槽中形成存储功能层且所述存储功能层位于牺牲层端部与沟道层之间；
在所述沟道孔中形成沟道层；
将所述牺牲层替换为栅极层。
可选的，在所述沟槽中形成存储功能层包括：
在所述沟槽中由牺牲层端部向沟道层依次形成电荷阻挡层、电荷存储层以及电荷隧穿层。
可选的，所述在所述沟槽中由牺牲层端部向沟道层依次形成电荷阻挡层、电荷存储层以及电荷隧穿层包括：
在所述沟槽中形成电荷阻挡层，所述电荷阻挡层延伸至所述沟槽的上表面和下表面；
在所述沟槽中填充电荷存储层和电荷隧穿层且所述电荷隧穿层形成于所述电荷存储层的端部。
可选的，所所述电荷隧穿层形成于所述电荷存储层的端部的方法包括：
氧化靠近所述沟道孔的部分所述电荷存储层，以在所述电荷存储层的端部形成电荷隧穿层。
可选的，所述在所述沟道孔中形成沟道层包括：
刻蚀去除沟道孔底部的所述电荷阻挡层和所述电荷存储层；
在沟道孔中沉积沟道层材料，形成沟道层。
本发明实施例提供的3D NAND存储器件，在衬底上的堆叠层中形成有贯穿的沟道孔，沟道孔侧壁的栅极层具有缺口，缺口和相邻的绝缘层形成沟槽，在沟槽中形成有存储功能层且存储功能层位于栅极层端面与沟道层之间，这样，存储单元之间通过沟道层连接，各个存储单元的电荷存储层由绝缘层隔离开，防止载流子沿沟道方向迁移，减小各存储单元间的相互影响，提高存储器件的保持特性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了现有技术的3D NAND存储器件的结构示意图；
图2示出了根据本发明实施例3D NAND存储器件的制造方法的流程示意图；
图3-12示出了根据本发明实施例的制造方法形成3D NAND存储器件的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
正如背景技术中的描述，随着对存储密度要求的不断提高，堆叠结构的堆叠层数不断增加，为了减小应力影响及控制成本，堆叠层中每一单层的厚度不断减薄，垂直方向上每个存储单元之间的间距缩短，各存储单元之间的相互影响增强，电子在电荷存储层内沿沟道方向迁移，降低存储器件的保持特性。
参考图1所示，现有的3D NAND存储器件，该存储器件的衬底100上形成由氧化硅121和氮化硅122交替层叠的堆叠结构，堆叠结构中形成有沟道孔120，该沟道孔120侧壁和底部依次形成沉积包括电荷阻挡层131、电荷存储层132和电荷隧穿层133的存储功能层130，而后采用干法刻蚀工艺刻蚀沟道孔120底部的存储功能层130直至打通沟道孔120底部的外延层110，而后在沟道孔120中的存储功能层130侧壁和底部以及露出的外延层110上形成沟道层134，但是随着对存储密度要求的不断提高，存储器堆叠层中的堆叠层数不断增加，垂直方向上每个存储单元之间的间距不断缩短，在临近编擦状态下的各存储单元之间的相互影响增强，电子在电荷存储层132内沿沟道方向扩展(spreading)现象明显，降低了存储器件的保持(retention)特性。
为此，本申请提供一种3D NAND存储器件，参考图3-11所示，该存储器件包括：
衬底200；
所述衬底200上的堆叠层220，所述堆叠层220包括交替层叠的绝缘层221和栅极层222’；
贯穿所述堆叠层220的沟道孔212，所述沟道孔212侧壁的栅极层222’具有缺口，所述缺口和相邻层的绝缘层221形成沟槽223；
所述沟道孔212中的沟道层234；
所述沟槽223中的存储功能层230且所述存储功能层230位于栅极层222’端部与沟道层212之间。
在本申请实施例中，衬底200为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上硅锗)等。在本实施例中，所述衬底200为体硅衬底。衬底200中可以形成有阱区，阱区为存储器件的阵列共源区(图未示出)，可以通过P型或N型重掺杂形成。
堆叠层220用于在其中形成垂直于衬底方向的存储单元串，堆叠层220可以包括绝缘层221和栅极层222’，堆叠层220可以由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multiple deck)依次层叠形成，堆叠层220中的栅极层222’的层数越多，形成的存储单元串中包括的存储单元就越多，器件的集成度就越高。
本申请实施例中，牺牲层222用于为后续形成的栅极层222’占据位置，绝缘层221位于相邻的牺牲层222之间，牺牲层222与衬底200之间以及顶层的牺牲层222上，在具体的实施例中，绝缘层221可以为氧化硅，牺牲层222可以为氮化硅，后续牺牲层222被栅极层222’取代后，形成包括绝缘层221和栅极层222’的堆叠层，绝缘层221位于相邻的栅极层222’之间、栅极层222’和衬底200之间，以进行电学隔离。
本实施例中，堆叠层中的栅极层222’可以包括存储单元的栅极层以及选择栅的栅极层，选择栅可以包括源极选择栅(Source Selection Gate，SSG)和/或漏极选择栅(DrainSelection Gate，DSG)，其中，存储单元栅极层222’的层数例如可以为16层，32层，48层，64层，72层，96层，128层等。
本申请实施例中，参考图11所示，堆叠层220中形成有贯穿的沟道孔212，沟道孔212侧壁的栅极层222’具有缺口，缺口和相邻层的绝缘层221形成沟槽223，本实施例中，沟道孔212的底部还形成有外延结构210，存储单元的栅极层具有缺口，堆叠层220中的底层栅极层可以作为下选择管器件的栅极，选择栅的栅极层与沟道孔中的外延结构210接触，作为下选择管器件的栅极，外延结构210可以作为下选择管器件的沟道。该外延结构210可以通过在衬底200上外延生长半导体材料形成，例如单晶硅。
本实施例中，形成沟道孔212的工艺可以为，在堆叠层220上形成硬掩模层，在硬掩模层上方旋涂光刻胶层，通过曝光显影等工艺形成图案化的光刻胶层，该光刻胶层固化的图案可以由3D NAND存储器制造工艺中用于形成沟道孔的掩模版确定。而后，利用刻蚀工艺将光刻胶图案转移至硬掩模层上，以硬掩模层为遮蔽刻蚀堆叠层220中的绝缘层221和牺牲层222。例如采用干法刻蚀堆叠层220，以形成暴露衬底200的沟道孔212，而后可以去除硬掩模层和光刻胶层。
本实施例中，进一步刻蚀沟道孔212侧壁的牺牲层222形成缺口，在进一步刻蚀牺牲层222的过程中，牺牲层222相对于绝缘层221具有较高的刻蚀选择比，可以选择湿法刻蚀，例如，利用磷酸(H3PO4)溶液去除沟道孔212侧壁部分的牺牲层222。在刻蚀去除部分牺牲层221的过程中对绝缘层221的损耗较小，保证绝缘层221以及后续形成的栅极层222’的形貌较好。在后续去除牺牲层222形成栅极层222’之后，缺口和相邻的绝缘层形成沟槽223。
在具体的实施例中，沟槽223的深度可以为500-200埃，沟槽223的深度为牺牲层222或者栅极层222’的缺口沿衬底200方向上的长度，随着沟槽223自沟道孔212侧壁向牺牲层222或栅极层222’延伸，沟槽223的深度不断增大。
本申请实施例中，沟槽223中形成有存储功能层230，沟道孔212中形成有沟道层234，存储功能层230位于牺牲层222端部与沟道层234之间，在后续去除牺牲层222形成栅极层222’之后，存储功能层230位于栅极层222’端部与沟道层234之间，这样，每一个存储单元对应独立的栅极层222’，存储单元之间只有沟道层234连接，绝缘层221将各个存储单元隔离开，避免载流子沿沟道方向的迁移，减小横向扩展(lateral spreading)现象，减小在不同编擦状态下各存储单元之间的相互影响，提高器件的性能。
本申请实施例中，存储功能层230形成于栅极层222’的端部和沟道层234之间，绝缘层221的侧壁上并未形成有存储功能层230，避免绝缘层221端部存在存储功能层230时，该存储功能层230存入电子的现象，减小编程时的耦合(coupling)效应。
本实施例中，存储功能层230包括由栅极层222’端部至沟道层234依次层叠的电荷阻挡层231、电荷存储层232以及电荷隧穿层(Tunneling layer)233，沟道层234形成于沟道孔212的侧壁以及底部，与外延结构210接触，沟道层234之间还可以形成有绝缘材料填充的填充层235。本实施例中，电荷隧穿层233的厚度小于电荷存储层232的厚度，电荷隧穿层233的厚度也可以小于电荷阻挡层231的厚度。电荷阻挡层231、电荷存储层232以及电荷隧穿层233可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层234可以为多晶硅层，填充层235可以为氧化硅层。
本实施例中，沟槽223中形成的电荷阻挡层231可以延伸至沟槽223的上表面和下表面，电荷存储层232以及电荷隧穿层233填充沟槽223且电荷隧穿层233形成于电荷存储层232的端部。在具体的实施例中，电荷阻挡层231的材料与牺牲层222有一定的刻蚀选择比，避免后续去除牺牲层222形成栅极层222’的过程中对电荷阻挡层231造成较大的损失，电荷阻挡层231的材料例如可以为HK(AlO)、SiO2等宽禁带材料，电荷存储层232可以为氮化硅(SiN)、氮氧化硅(SiON)、SiN/SiON复合材料或者HK(HFO)材料。
本实施例中，电荷隧穿层233的材料可以为氧化物，可以通过氧化部分电荷存储层232形成，具体的，可以为，在采用原子层沉积(ALD)或化学气相沉积(CVD)沉积形成电荷存储层232之后，氧化靠近沟道孔212的部分电荷存储层232，例如可以通过热氧化或ISSG(In-Site Steam Generation，原位水气生成)氧化，以在电荷存储层232的端部形成电荷隧穿层233。该工艺避免由于分步沉积形成电荷阻挡层231、电荷存储层232以及电荷隧穿层233的过程中，各层界面之间产生大量缺陷的问题，而且通过氧化靠近沟道层234的部分存储功能层232，以在电荷存储层232的端部形成电荷隧穿层233，不需要通过沉积工艺形成电荷隧穿层233，避免由于电荷存储层232中的N元素在沉积过程中逃逸造成界面缺陷(interfacetrap)较高的问题，提高器件循环(cycling)以及保持(retention)效果。
本实施例中，刻蚀沟道孔212底部的电荷阻挡层231和电荷存储层232以打开外延结构210，这样避免由于沟道孔212深宽比较大而造成的沟道孔212底部叠层难以刻蚀的问题，能够完全打开沟道孔212底部的叠层露出外延结构210，降低暴露外延结构210的工艺难度，使得沟道层234与外延结构210良好接触。
以上对本申请实施例的3D NAND存储器件的结构进行了详细的描述，此外，本申请还提供了实现上述存储器件的制造方法，以下将结合流程图对具体的实施例进行详细的描述。
参考图2所示，在步骤S01中，提供衬底200，衬底200上形成有堆叠层210，堆叠层210包括交替层叠的绝缘层221和牺牲层222。
本申请实施例中，衬底200可以为半导体衬底，例例如可以为Si衬底、Ge衬底、SiGe衬底、SOI或GOI等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI等。在本实施例中，所述衬底200为体硅衬底。
参考图3所示，可以采用化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atomic Layer Deposition,ALD)或其他合适的沉积方式，依次交替沉积绝缘层221和牺牲层222，形成堆叠层220。在具体的实施例中，绝缘层221可以为氧化硅，牺牲层222可以为氮化硅。
在步骤S02中，形成贯穿堆叠层220的沟道孔212，沟道孔212侧壁上的牺牲层222具有缺口，缺口和相邻的绝缘层221形成沟槽223，参考图4所示，图4为堆叠结构的局部示意图。
本实施例中，在堆叠层220上形成硬掩模层，在硬掩模层上方旋涂光刻胶层，通过曝光显影等步骤形成图案化的光刻胶层，实现沟道孔位置的确定，将光刻胶上的图案转移至硬掩模层上，以图案化的硬掩模层为遮蔽，刻蚀所述堆叠层220，形成暴露衬底200的沟道孔212，可以采用干法刻蚀，例如采用RIE(反应离子刻蚀)，也可以采用湿法刻蚀。在对沟道孔212进行刻蚀的过程中，可以刻蚀到衬底200停止，也可以刻蚀部分衬底200，而后去除硬掩模层和光刻胶层。
在一些实施例中，在刻蚀形成贯穿堆叠层220的沟道孔212之后，在沟道孔212底部选择性外延生长(Selective Epitaxial Griwth)外延结构210，参考图3所示，该外延结构210通过在衬底200上外延生长半导体材料形成，可以作为存储单元串的下选择器件的沟道，堆叠层210中的底层栅极层作为下选择器件的栅极。
在堆叠层210中形成沟道孔212之后，进一步刻蚀沟道孔212侧壁的部分牺牲层222。在进一步刻蚀沟道孔212侧壁的部分牺牲层222的过程中，牺牲层222和绝缘层221具有较高的湿法刻蚀选择比，例如可以为30：1甚至更高。刻蚀部分牺牲层222后，沟道孔212侧壁的牺牲层222具有缺口，缺口与相邻的绝缘层221形成沟槽223，参见图4所示。在具体的实施例中，牺牲层222可以为氮化硅，绝缘层221可以为氧化硅，在去除牺牲层222的过程中可以选择对氮化硅和氧化硅的高选择比的酸液，实现去除氮化硅的同时，避免氧化硅的去除，例如可以采用磷酸(H3PO4)，通过控制反应时间等进行牺牲层222的部分去除。
在步骤S03中，在沟槽223中形成存储功能层230且所述存储功能层230位于牺牲层222端面与沟道层234之间，参考图5-图8所示。
本实施例中，在沟槽223中形成电荷存储层230，由牺牲层222端部向沟道层234依次形成电荷阻挡层231、电荷存储层232以及电荷隧穿层233。具体的可以为，在沟槽223内沉积电荷阻挡层231，参考图5所示，电荷阻挡层231延伸至沟槽223的上表面和下表面以及牺牲层222的端部，电荷阻挡层231的材料例如可以为HK(AlO)或者SiO2等宽禁带材料。而后采用化学气相沉积或者原子层沉积在沟槽223中填充电荷存储层232和电荷隧穿层233，电荷存储层232的材料例如可以为SiN、SiON、SiN/SiON复合材料或HK(HFO)等材料，以在沟槽223中形成存储功能层230。
本实施例中，在沟槽223中填充电荷存储层232和电荷隧穿层233的工艺可以为，采用化学气相沉积或原子层沉积在沟槽223中填充电荷存储层232材料。在沟槽223中填充电荷存储层232材料的过程中会在沟道孔212的侧壁以及底部形成电荷存储层232，参考图6所示，可以采用干法刻蚀去除沟道孔212侧壁上的电荷存储层232和电荷阻挡层231。在刻蚀去除沟道孔212侧壁上的电荷阻挡层231和电荷存储层232之后，暴露出沟槽223中的电荷存储层232，参考图7所示。
本实施例中，可以通过刻蚀沟槽223中的部分电荷存储层232以及电荷阻挡层231，从而在填充电荷阻挡层231以及电荷存储层232的沟槽223中形成凹槽，而后在凹槽中填充氧化物材料形成电荷隧穿层233，电荷隧穿层233与堆叠层220中的绝缘层221接触，并将电荷存储层232限制在绝缘层221之间，参考图8所示。在具体的实施例中，可以先通过湿法刻蚀去除沟槽223中的部分电荷存储层232，而后去除沟槽223中的电荷阻挡层231，从而在沟槽223中形成凹槽。
本实施例中，可以氧化靠近沟道孔212的部分电荷存储层，例如可以通过热氧化或ISSG(In-Site Steam Generation，原位水气生成)氧化，从而形在电荷存储层232的端部形成电荷隧穿层233，参考图9所示。本实施例中，通过氧化靠近沟道孔212的部分电荷存储层232形成电荷隧穿层233，不需要额外的沉积工艺，避免由于电荷存储层232中的N元素在沉积过程中逃逸造成界面缺陷(interface trap)较高的问题，提高器件循环(cycling)以及保持(retention)效果。
在步骤S04中，在沟道孔212在形成沟道层234，参考图10所示。
本实施例中，在刻蚀沟道孔212底部的电荷阻挡层221和电荷存储层222之后，暴露出外延结构210，而后在沟道孔212中沉积沟道层材料，从而在存储功能层230、绝缘层221的侧壁以及沟道孔121的底部形成沟道层234。本实施例中，通过氧化部分电荷存储层232，以在电荷存储层232的端部形成电荷隧穿层233。在打开外延结构210的过程中，只需要刻蚀沟道孔212底部的电荷阻挡层221和电荷存储层222，避免由于沟道孔212深宽比较大而造成的沟道孔212底部叠层难以刻蚀的问题，能够完全打开沟道孔212底部的叠层露出外延结构210，降低暴露外延结构210的工艺难度，使得沟道层234与外延结构210良好接触。沟道层234之间还可以形成有绝缘材料的填充层235，在具体的实施例中，沟道层234可以为多晶硅层，填充层235可以为氧化硅层。
在步骤S05中，将牺牲层222替换为栅极层222’，参考图12所示。
本实施例中，参考图10所示，在堆叠层220中形成栅线缝隙310，参考图11所示，可以采用RIE刻蚀所述堆叠层220，从而在堆叠层220中形成暴露衬底220的栅线缝隙310，可以刻蚀到衬底200时停止，也可以刻蚀部分衬底200。
在形成栅线缝隙310后，通过栅线缝隙310将堆叠层220中的牺牲层222去除，可以选择对牺牲层222和绝缘层221的高选择比的酸液进行牺牲层222的去除。在去除牺牲层222之后，对原来牺牲层222的区域进行金属填充形成栅极层222’，参考图12所示，填充的金属可以为钨，也可以是其他可以作为栅极的金属。本实施例中，可以在金属填充之前沉积高K栅介质层材料，从而在绝缘层221和栅极层222’之间形成高K栅介质层(图未示出)。
本申请实施例中，在栅极层222’端部和沟道层234之间形成存储功能层230，使得每一个存储单元对应独立的栅极层222’，存储单元之间只有沟道层234连接，绝缘层221将各个存储单元的电荷存储层232隔离开，避免载流子沿沟道方向的迁移，减小横向扩展(lateral spreading)现象，减小在不同编擦状态下各存储单元之间的相互影响，提高器件的性能。
此外，由于存储功能层230形成于栅极层222’的端部和沟道层234之间，绝缘层221的侧壁上并未形成有存储功能层230，避免在绝缘层221位置存在存储功能层230时，该存储功能层230存入电子的现象，减小编程时的耦合(coupling)效应。
之后还可以完成器件的其他加工工艺，例如共源极工艺以及栅线缝隙填充工艺。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种3D NAND存储器件，其特征在于，包括：
衬底；
所述衬底上的堆叠层，所述堆叠层包括交替层叠的绝缘层和栅极层；
贯穿所述堆叠层的沟道孔，所述沟道孔侧壁的栅极层具有缺口，所述缺口和相邻层的绝缘层形成沟槽；
所述沟道孔中的沟道层；
所述沟槽中的存储功能层且所述存储功能层位于栅极层端部与所述沟道层之间。
2.根据权利要求1所述的器件，其特征在于，所述存储功能层包括由栅极层端部至沟道层依次层叠的电荷阻挡层、电荷存储层以及电荷隧穿层。
3.根据权利要求2所述的器件，其特征在于，所述电荷阻挡层还延伸至所述沟槽的上表面和下表面，所述电荷存储层以及电荷隧穿层填充所述沟槽，且所述电荷隧穿层形成于所述电荷存储层的端部。
4.根据权利要求3所述的器件，其特征在于，所述电荷隧穿层的材料为氧化物。
5.根据权利要求1-4所述的器件，其特征在于，所述存储沟槽的深度为500-200埃。
6.一种3D NAND存储器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有堆叠层，所述堆叠层包括交替层叠的绝缘层和牺牲层；
形成贯穿所述堆叠层的沟道孔，所述沟道孔侧壁上的牺牲层具有缺口，所述缺口和相邻层的绝缘层形成沟槽；
在所述沟槽中形成存储功能层且所述存储功能层位于牺牲层端部与沟道层之间；
在所述沟道孔中形成沟道层；
将所述牺牲层替换为栅极层。
7.根据权利要求6所述的制造方法，其特征在于，在所述沟槽中形成存储功能层包括：
在所述沟槽中由牺牲层端部向沟道层依次形成电荷阻挡层、电荷存储层以及电荷隧穿层。
8.根据权利要求7所述的制造方法，其特征在于，所述在所述沟槽中由牺牲层端部向沟道层依次形成电荷阻挡层、电荷存储层以及电荷隧穿层包括：
在所述沟槽中形成电荷阻挡层，所述电荷阻挡层延伸至所述沟槽的上表面和下表面；
在所述沟槽中填充电荷存储层和电荷隧穿层且所述电荷隧穿层形成于所述电荷存储层的端部。
9.根据权利要求8所述的制造方法，其特征在于，所述电荷隧穿层形成于所述电荷存储层的端部的方法包括：
氧化靠近所述沟道孔的部分所述电荷存储层，以在所述电荷存储层的端部形成电荷隧穿层。
10.根据权利要求9所述的制造方法，其特征在于，所述在所述沟道孔中形成沟道层包括：
刻蚀去除沟道孔底部的所述电荷阻挡层和所述电荷存储层；
在沟道孔中沉积沟道层材料，形成沟道层。
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|---|---|---|---|---|
| CN112992910A (zh) * | 2021-03-24 | 2021-06-18 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102959693A (zh) * | 2010-06-30 | 2013-03-06 | 桑迪士克科技股份有限公司 | 超高密度垂直与非记忆器件及其制造方法 |
| US20160111434A1 (en) * | 2014-10-21 | 2016-04-21 | SanDisk Technologies, Inc. | Three dimensional nand string memory devices and methods of fabrication thereof |
| CN107507831A (zh) * | 2017-08-31 | 2017-12-22 | 长江存储科技有限责任公司 | 一种3d nand存储器的存储单元结构及其形成方法 |
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2020
- 2020-04-17 CN CN202010304604.0A patent/CN111463218A/zh active Pending
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