CN110034124A - 一种3d nand存储器件及其制造方法 - Google Patents

一种3d nand存储器件及其制造方法 Download PDF

Info

Publication number
CN110034124A
CN110034124A CN201910403108.8A CN201910403108A CN110034124A CN 110034124 A CN110034124 A CN 110034124A CN 201910403108 A CN201910403108 A CN 201910403108A CN 110034124 A CN110034124 A CN 110034124A
Authority
CN
China
Prior art keywords
layer
stack
substrate
barrier layer
channel hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910403108.8A
Other languages
English (en)
Inventor
刘毅华
刘峻
范鲁明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201910403108.8A priority Critical patent/CN110034124A/zh
Publication of CN110034124A publication Critical patent/CN110034124A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种3D NAND存储器件及其制造方法，首先提供衬底，衬底上依次形成有阻挡层以及第一堆叠层，第一堆叠层由绝缘层和牺牲层交替层叠而成，以阻挡层作为刻蚀停止层，对第一堆叠层进行刻蚀形成沟道孔，去除沟道孔底部的阻挡层，完成对沟道孔的刻蚀。在本申请实施例中，在对第一堆叠层进行刻蚀的过程中，阻挡层对衬底形成了保护作用，这样去除阻挡层之后，衬底未被损伤，从而减少后续工艺，提高器件性能。

Description

一种3D NAND存储器件及其制造方法
技术领域
本发明涉及半导体领域及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的存储器件结构。
在3D NAND的制造工艺中，如图1所示，现在衬底100上形成绝缘层1101和牺牲层1102的堆叠层110，在堆叠层110中形成贯穿堆叠层的沟道孔120，在沟道孔中形成存储层从而构成存储单元串；之后，在堆叠层上形成贯穿堆叠层的共源极沟槽(图未示出)，通过共源极沟槽可以将多个不同的存储器件分隔开，并通过共源极沟槽将堆叠层中的牺牲层替换为导电层，作为所形成存储器件的控制栅极。
现有技术中，在堆叠层110中形成贯穿堆叠层110的沟道孔120时，通常通过各向异性的干法刻蚀来实现，然而对沟道孔120的刻蚀均匀性不能保证，同时会对堆叠层110下的衬底100造成损伤，影响后续工艺和器件性能。
发明内容
有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方法，提高了刻蚀均匀性，简化后续工艺，提高器件性能。
为实现上述目的，本发明有如下技术方案：
本申请实施例提供了一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底上依次形成有阻挡层和第一堆叠层，所述第一堆叠层由绝缘层和牺牲层交替层叠而成；
以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻蚀形成沟道孔；
去除所述沟道孔底部的阻挡层。
可选的，所述阻挡层为多晶硅层。
可选的，所述衬底和所述阻挡层之间还形成有所述第二堆叠层，所述第二堆叠层包括依次形成的绝缘层和牺牲层，所述方法还包括：
去除所述沟道孔底部的第二堆叠层。
可选的，所述第二堆叠层为下选择管BSG层。
可选的，所述方法还包括：
以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻蚀形成共源极沟槽；
去除所述共源极沟槽中的阻挡层。
可选的，所述方法还包括：
对所述沟道孔底部的衬底通过离子注入掺杂。
本申请实施例还提供了一种3D NAND存储器件，包括：
衬底；
所述衬底上依次形成的阻挡层以及第一堆叠层，所述第一堆叠层由绝缘层和栅极层交替层叠而成；
贯穿所述第一堆叠层和所述阻挡层的沟道孔以及共源极沟槽。
可选的，所述阻挡层为多晶硅层。
可选的，所述衬底和所述阻挡层之间还形成有所述第二堆叠层，所述第二堆叠层包括依次形成的绝缘层和栅极层，所述沟道孔和所述共源极沟槽还贯穿所述第二堆叠层。
可选的，所述第二堆叠层为下选择管BSG层。
本发明实施例提供了一种3D NAND存储器件及其制造方法，首先提供衬底，衬底上依次形成有阻挡层以及第一堆叠层，第一堆叠层由绝缘层和牺牲层交替层叠而成，以阻挡层作为刻蚀停止层，对第一堆叠层进行刻蚀形成沟道孔，去除沟道孔底部的阻挡层，完成对沟道孔的刻蚀。在本申请实施例中，在对第一堆叠层进行刻蚀的过程中，阻挡层对衬底形成了保护作用，这样去除阻挡层之后，衬底未被损伤，从而减少后续工艺，提高器件性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为现有技术中的3D NAND存储器件的示意图；
图2为实际操作中的3D NAND存储器件的示意图；
图3示出了根据本发明实施例提供的一种3D NAND存储器件的制造方法的流程示意图；
图4-9为根据本发明实施例的制造方法形成存储器件过程中的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，现有技术中，在堆叠层中形成贯穿堆叠层的沟道孔，通常通过各向异性的干法刻蚀来实现，然而对沟道孔的刻蚀均匀性不能保证，同时会对堆叠层下的衬底造成损伤。
参考图2所示，通过一次各向异性的干法刻蚀形成沟道孔120时，沟道孔120中央区域的刻蚀速度较快，而边缘区域的刻蚀速度较慢，因此在中央区域相对边缘区域较深，由于堆叠层110的层数较多，刻蚀形成的沟道孔120较深，导致沟道孔120内不同位置的深度差异明显。在进行沟道孔120的刻蚀时，通常会保证沟道孔120的边缘区域刻蚀到衬底100处，这样在沟道孔120的中央区域的衬底会被部分刻蚀。
对于有损伤的衬底，需要通过单晶外延工艺(SEG)来生长源区，而SEG工艺的操作复杂，成本较高。如何降低沟道孔刻蚀过程中对衬底的损伤，简化后续工艺，是本领域亟待解决的问题。
基于以上技术问题，本申请实施例提供了一种3D NAND存储器件及其制造方法，首先提供衬底，衬底上依次形成有阻挡层以及第一堆叠层，第一堆叠层由绝缘层和牺牲层交替层叠而成，以阻挡层作为刻蚀停止层，对第一堆叠层进行刻蚀形成沟道孔，去除沟道孔底部的阻挡层，完成对沟道孔的刻蚀。在本申请实施例中，在对第一堆叠层进行刻蚀的过程中，阻挡层对衬底形成了保护作用，这样去除阻挡层之后，衬底未被损伤，从而减少后续工艺，提高器件性能。
下面结合附图对本申请实施例提供的3D NAND存储器件及其制造方法进行详细说明。
参考图3所示为本申请实施例提供的一种3D NAND存储器件及其制造方法的流程图，该方法包括以下步骤：
S101，提供衬底100，衬底100上依次形成有阻挡层130和第一堆叠层110，第一堆叠层110由绝缘层1101和牺牲层1102交替层叠而成，参考图4和图5所示。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。如图4所示，在本实施例中，所述衬底100为体硅衬底，用于支撑在其上的器件结构，同时能够改善薄膜特性。
阻挡层130是形成于衬底100上的，可以对衬底100形成保护作用。阻挡层130例如可以是多晶硅，当然也可以是其他材料。
第一堆叠层110是形成于阻挡层130上的，第一堆叠层110的层数决定了垂直方向上的存储单元的个数，第一堆叠层110的层数例如可以为8层、32层、64层等，层数越多，集成度越高。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积牺牲层1102和绝缘层1101，形成第一堆叠层110。其中，绝缘层1101可以是氧化硅层，牺牲层1102可以是氮化硅层。
作为本申请另一种可能的实现方式，在衬底100和阻挡层130之间，还可以形成第二堆叠层140，参考图5所示，第二堆叠层140可以由牺牲层和绝缘层层叠而成，当然，牺牲层也可以是氮化硅层，绝缘层也可以是氧化硅层。第二堆叠层140中的牺牲层和绝缘层的层数可以分别为一层，也可以为更多层。通常来说，第二堆叠层140中可以包括一层牺牲层和一层绝缘层，在后续的工艺中，第二堆叠层140可以作为下选择管(Bottom Selective Gate，BSG)层，用于形成下选择管。
S102，以阻挡层130作为刻蚀停止层，对第一堆叠层110进行刻蚀形成沟道孔120，参考图6所示。
沟道孔120是垂直于衬底100表面的纵向孔，在本申请实施例中，可以通过对第一堆叠层110进行刻蚀来形成沟道孔120。
具体的，可以在第一堆叠层110上旋涂光刻胶层，通过曝光显影等步骤形成图案化的光刻胶层，实现沟道孔120位置的确定，光刻胶图案可以由掩膜板确定，掩膜版例如可以为3D NAND存储器制造工艺中用于形成沟道孔120的掩膜版；进行沟道孔120的刻蚀，以图案化的光刻胶层为掩蔽，通过刻蚀第一堆叠层110，形成暴露阻挡层130的沟道孔120，刻蚀方法可以是干法刻蚀，例如可以采用RIE(反应离子刻蚀)，也可以是湿法刻蚀；去除光刻胶层并进行晶片的清洗，对光刻胶的去除可以是进行在此曝光和显影处理，也可以是其他去除方式。
在阻挡层130和衬底100之间没有形成第二堆叠层140的情况下，由于第一堆叠层110和衬底100之间还形成有阻挡层130，而阻挡层130作为刻蚀停止层，因此阻挡层130作为对衬底100的保护层，在对第一堆叠层110进行刻蚀的过程中，不会对衬底100造成损伤。
在阻挡层130和衬底100之间形成有第二堆叠层140的情况下，参考图6所示，对第一堆叠层110进行刻蚀后，形成沟道孔120，在刻蚀的过程中，可以对阻挡层130有部分刻蚀，而阻挡层130对其下的第二堆叠层140构成保护作用。
S103，去除沟道孔120底部的阻挡层130，参考图7和图8所示。
以阻挡层130作为刻蚀停止层，已经对第一堆叠层110进行了刻蚀形成了沟道孔120，而沟道孔120的底部还形成有阻挡层130，因此需要去除沟道孔120底部的阻挡层130，以暴露阻挡层130下的衬底100或第二堆叠层140。
去除阻挡层130可以通过各项异性的干法刻蚀进行，在阻挡层130和衬底100之间没有形成第二堆叠层140的情况下，阻挡层130可以与其下的衬底100具有选择比，在去除阻挡层130的过程中，不会对衬底100造成损伤，实现了阻挡层130对衬底100的保护作用。
在阻挡层130和衬底100之间形成有第二堆叠层140的情况下，参考图7所示，阻挡层130可以与其下的第二堆叠层140具有选择比，在去除阻挡层130的过程中，不会对第二堆叠层140造成损伤，从而在去除阻挡层130后，还可以去除对应于沟道孔120的部分第二堆叠层140，即位于沟道孔120底部的第二堆叠层。由于第二堆叠层140的厚度要远远小于现有技术中的堆叠层的厚度，因此在去除第二堆叠层140的过程中沟道孔120中不同区域的刻蚀差异不明显，因此可以在对第二堆叠层140刻蚀完成后，停止于衬底100表面，不会对衬底100造成损伤，参考图8所示。
这种情况下，相当于将沟道孔120的刻蚀过程分为两个过程，第一个过程为对第一堆叠层110的刻蚀，第二过程为对第二堆叠层140，而第二堆叠层140的厚度要小于现有技术中的堆叠层的厚度，这样相比于现有技术中通过对堆叠层的一次刻蚀来说，本申请实施例中每次刻蚀的层数较少，沟道孔120内中央区域和边缘区域的刻蚀差异较小，因此减少对衬底100的损伤。
由于上述对沟道孔120的刻蚀过程中，并没有对衬底100造成损伤或损伤较少，因此在沟道孔120底部的衬底100中进行掺杂时，可以不必通过繁琐昂贵的SEG工艺，而只要通过离子注入即可完成掺杂，因此通过本申请实施例提供的方法，可以简化沟道孔120刻蚀之后的工艺流程。
在完成对沟道孔120的刻蚀之后，还可以进行沟道孔120中存储层的形成，参考图9所示，存储层可以包括电荷捕获层150和沟道层160，电荷捕获层150例如可以为ONO结构，即氧化物、氮化物和氧化物的叠层，沟道层160例如可以为多晶硅层。
在沟道孔120中形成存储层后，还可以以阻挡层130为刻蚀停止层，对第一堆叠层进行刻蚀，形成共源极沟槽。具体的，可以在第一堆叠层上旋涂光刻胶层；接着，通过曝光显影等步骤形成图案化的光刻胶层，所述光刻胶图案由掩膜板确定；而后，进行刻蚀工艺，例如可以采用RIE(反应离子刻蚀)，刻蚀所述第一堆叠层，形成暴露阻挡层130的共源极沟槽；最后，去除光刻胶层并进行晶片的清洗。
在形成共源极沟槽后，还可以将牺牲层1102替换为栅极层1103，在共源极沟槽的底部形成掺杂区170，在共源极沟槽的侧壁形成氧化物薄膜180，并通过填充层190填充共源极沟槽。
本发明实施例提供了一种3D NAND存储器件的制造方法，首先提供衬底，衬底上依次形成有阻挡层以及第一堆叠层，第一堆叠层由绝缘层和牺牲层交替层叠而成，以阻挡层作为刻蚀停止层，对第一堆叠层进行刻蚀形成沟道孔，去除沟道孔底部的阻挡层，完成对沟道孔的刻蚀。在本申请实施例中，在对第一堆叠层进行刻蚀的过程中，阻挡层对衬底形成了保护作用，这样去除阻挡层之后，衬底未被损伤，从而减少后续工艺，提高器件性能。
基于以上3D NAND存储器件的制造方法，本申请实施例还提供了一种3D NAND存储器件，参考图9所示，该存储器件包括：
衬底100；
所述衬底100上依次形成的阻挡层130以及第一堆叠层110，所述第一堆叠层110由绝缘层和栅极层1103交替层叠而成；
贯穿所述第一堆叠层110和所述阻挡层130的沟道孔120；
贯穿所述第一堆叠层110和所述阻挡层130的共源极沟槽。
可选的，所述阻挡层130为多晶硅层。
可选的，所述衬底100和所述阻挡层130之间还形成有所述第二堆叠层140，所述第二堆叠层140包括依次形成的绝缘层和栅极层，所述沟道孔120和所述共源极沟槽还贯穿所述第二堆叠层140。
可选的，所述第二堆叠层140为下选择管BSG层。
本发明实施例提供了一种3D NAND存储器件，包括提供衬底，衬底上依次形成的阻挡层以及第一堆叠层，第一堆叠层由绝缘层和牺牲层交替层叠而成，贯穿第一堆叠层和阻挡层的沟道孔以及共源极沟槽。在本申请实施例中，在对第一堆叠层进行刻蚀的过程中，阻挡层对衬底形成了保护作用，这样去除阻挡层之后，衬底未被损伤，从而减少后续工艺，提高器件性能。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种3D NAND存储器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上依次形成有阻挡层和第一堆叠层，所述第一堆叠层由绝缘层和牺牲层交替层叠而成；
以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻蚀形成沟道孔；
去除所述沟道孔底部的阻挡层。
2.根据权利要求1所述的方法，其特征在于，所述阻挡层为多晶硅层。
3.根据权利要求1所述的方法，其特征在于，所述衬底和所述阻挡层之间还形成有所述第二堆叠层，所述第二堆叠层包括依次形成的绝缘层和牺牲层，所述方法还包括：
去除所述沟道孔底部的第二堆叠层。
4.根据权利要求3所述的方法，其特征在于，所述第二堆叠层为下选择管BSG层。
5.根据权利要求1-4任意一项所述的方法，其特征在于，还包括：
以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻蚀形成共源极沟槽；
去除所述共源极沟槽中的阻挡层。
6.根据权利要求1-4任意一项所述的方法，其特征在于，还包括：
对所述沟道孔底部的衬底通过离子注入掺杂。
7.一种3D NAND存储器件，其特征在于，包括：
衬底；
所述衬底上依次形成的阻挡层以及第一堆叠层，所述第一堆叠层由绝缘层和栅极层交替层叠而成；
贯穿所述第一堆叠层和所述阻挡层的沟道孔以及共源极沟槽。
8.根据权利要求7所述的存储器件，其特征在于，所述阻挡层为多晶硅层。
9.根据权利要求7所述的存储器件，其特征在于，所述衬底和所述阻挡层之间还形成有所述第二堆叠层，所述第二堆叠层包括依次形成的绝缘层和栅极层，所述沟道孔和所述共源极沟槽还贯穿所述第二堆叠层。
10.根据权利要求9所述的存储器件，其特征在于，所述第二堆叠层为下选择管BSG层。
CN201910403108.8A 2019-05-15 2019-05-15 一种3d nand存储器件及其制造方法 Pending CN110034124A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910403108.8A CN110034124A (zh) 2019-05-15 2019-05-15 一种3d nand存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910403108.8A CN110034124A (zh) 2019-05-15 2019-05-15 一种3d nand存储器件及其制造方法

Publications (1)

Publication Number Publication Date
CN110034124A true CN110034124A (zh) 2019-07-19

Family

ID=67242208

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910403108.8A Pending CN110034124A (zh) 2019-05-15 2019-05-15 一种3d nand存储器件及其制造方法

Country Status (1)

Country Link
CN (1) CN110034124A (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162077A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 半导体结构及其形成方法
CN111180461A (zh) * 2020-01-03 2020-05-19 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
CN111244102A (zh) * 2020-01-16 2020-06-05 长江存储科技有限责任公司 三维存储器及其制备方法
CN111755457A (zh) * 2020-07-09 2020-10-09 长江存储科技有限责任公司 三维存储器
CN112289803A (zh) * 2020-10-22 2021-01-29 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112437983A (zh) * 2020-04-14 2021-03-02 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
WO2021208194A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11158622B1 (en) 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2021237883A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11393844B2 (en) 2020-04-14 2022-07-19 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN112437983B (zh) * 2020-04-14 2024-05-24 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180019258A1 (en) * 2010-10-05 2018-01-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods forming the same
CN109496360A (zh) * 2018-10-09 2019-03-19 长江存储科技有限责任公司 用于减少三维存储器件中的半导体插塞中的缺陷的方法
CN109659308A (zh) * 2017-10-12 2019-04-19 爱思开海力士有限公司 半导体器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180019258A1 (en) * 2010-10-05 2018-01-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods forming the same
CN109659308A (zh) * 2017-10-12 2019-04-19 爱思开海力士有限公司 半导体器件及其制造方法
CN109496360A (zh) * 2018-10-09 2019-03-19 长江存储科技有限责任公司 用于减少三维存储器件中的半导体插塞中的缺陷的方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162077A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 半导体结构及其形成方法
CN111162077B (zh) * 2020-01-02 2022-07-22 长江存储科技有限责任公司 半导体结构及其形成方法
CN111180461A (zh) * 2020-01-03 2020-05-19 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
CN111244102A (zh) * 2020-01-16 2020-06-05 长江存储科技有限责任公司 三维存储器及其制备方法
US11393844B2 (en) 2020-04-14 2022-07-19 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN112437983B (zh) * 2020-04-14 2024-05-24 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
CN112437983A (zh) * 2020-04-14 2021-03-02 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
WO2021208194A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2021208195A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11695000B2 (en) 2020-05-27 2023-07-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2021237883A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11158622B1 (en) 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN111755457A (zh) * 2020-07-09 2020-10-09 长江存储科技有限责任公司 三维存储器
CN112289803A (zh) * 2020-10-22 2021-01-29 长江存储科技有限责任公司 3d存储器件及其制造方法

Similar Documents

Publication Publication Date Title
CN110034124A (zh) 一种3d nand存储器件及其制造方法
CN107564915B (zh) 一种3d nand存储器件及其制造方法
CN107680972B (zh) 一种3d nand存储器件及其制造方法
CN109920792B (zh) 一种3d nand存储器件的制造方法
CN110246846A (zh) 一种3d nand存储器件及其制造方法
CN109727995A (zh) 形成三维存储器的方法以及三维存储器
CN105826273A (zh) 闪存器件及其制造方法
CN104752361B (zh) 半导体结构的形成方法
CN110211966A (zh) 一种3d nand存储器件及其制造方法
CN108511454A (zh) 一种3d nand存储器及其制备方法
CN109244075A (zh) 3d存储器件的制造方法
JP2013179165A (ja) 半導体装置の製造方法及び半導体装置
US20220415916A1 (en) Memory device with improved data retention
CN107863348A (zh) 一种3d nand存储器件及其制造方法
CN108630691A (zh) 三维存储器及其制造方法
CN110600473A (zh) 三维存储结构及其制作方法
CN108962912A (zh) 一种三维半导体存储器及其制备方法
CN109872997A (zh) 一种3d nand存储器件及其制造方法
CN106129008A (zh) 快闪存储器的形成方法
CN107591407B (zh) 一种3d nand存储器及其制造方法
CN109244076A (zh) 3d存储器件
CN109768049A (zh) 一种3d nand存储器件及其制造方法
CN108550577A (zh) 三维存储器以及三维存储器的制造方法
CN109935547A (zh) 一种3d nand存储器件及其制造方法
US20170263629A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190719