CN109768049A - 一种3d nand存储器件及其制造方法 - Google Patents

Abstract

本发明提供一种3D NAND存储器件及其制造方法，在形成堆叠层之后，在堆叠层的台阶区形成分区台阶，而分区台阶的端部具有冗余台阶区，该冗余台阶区具有多个同级台阶，进而，在冗余台阶区上形成阱区接触部。这样，由于冗余台阶区具有多个同级台阶，这些同级台阶中仅有一部分用于接触的形成，可以利用其它的同级台阶的区域来形成阱区的接触，无需在堆叠层之外设置额外的区域形成阱区接触部，从而，减少器件面积，进一步提高3D NAND存储器件的集成度。

Description

一种3D NAND存储器件及其制造方法

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件 及其制造方法。

背景技术

NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在 电子产品中得到了广泛的应用。

平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容 量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储 器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储 区、边缘区域为台阶结构，核心存储区用于形成串存储单元，堆叠层中的导 电层作为每一层存储单元的栅线，栅线通过台阶上的接触引出，从而实现堆 叠式的3D NAND存储器件。

随着3D NAND存储器件的不断发展，堆叠层的层数不断增加，分区台阶 (SDS，Staircase Divide Scheme)结构应运而生，其是在沿堆叠层侧壁的双向 方向甚至三维方向形成复合台阶，可以减小台阶的占用面积，但如何进一步 提高器件集成度，仍是3D NAND存储器件发展中研究重点。

发明内容

有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方 法，进一步提高器件的集成度。

为实现上述目的，本发明有如下技术方案：

一种3D NAND存储器件的制造方法，包括：

提供衬底，所述衬底中形成有阱区，所述阱区上形成有堆叠层，所述堆 叠层包括核心存储区以及台阶区，所述衬底表面所在平面包括正交的第一轴 和第二轴，所述第一轴为沿所述核心存储区延伸的轴；

在所述台阶区形成分区台阶，所述分区台阶包括n个分区，沿第一轴方 向在所述分区台阶的端部具有冗余台阶区，所述冗余台阶区具有多个连续的 同级台阶，n为大于1的自然数；

在所述核心存储区中形成存储单元串；

在所述冗余台阶区中形成阱区接触部。

可选地，所述分区台阶形成于底层绝缘层之上，所述阱区接触部的阱区 接触孔与伪沟道孔的通孔一同形成。

可选地，所述阱区接触孔的直径大于所述通孔的直径。

可选地，在所述冗余台阶区中形成阱区接触部包括：

一并在所述冗余台阶区中形成阱区接触孔以及在所述分区台阶的中部形 成伪沟道孔的通孔；

进行介质材料的填充，以在所述通孔中形成伪沟道孔以及在所述阱区接 触孔内壁上形成介质层；

去除所述阱区接触孔底壁上的介质层；

在所述阱区接触孔中形成阱区接触部。

可选地，所述层叠层由绝缘层和牺牲层交替堆叠；在形成伪沟道孔之后， 去除所述阱区接触孔底壁上的介质层之前，还包括：

在所述核心存储区中形成栅线缝隙；以及，

去除所述阱区接触孔底壁上的介质层之后，还包括：

利用栅线缝隙去除所述堆叠层中的牺牲层；

进行填充，以在去除所述牺牲层的区域形成栅极层，同时在所述阱区接 触孔中形成阱区接触部。

可选地，在所述台阶区的底层绝缘层之上形成分区台阶，包括：

采用核心存储区与台阶区独立的分区设计模板或者核心存储区与台阶区 相连的分区设计模板，进行多次光刻胶的修剪及堆叠层刻蚀，以在所述台阶 区的底层绝缘层之上形成分区台阶。

一种3D NAND存储器件，包括：

衬底，所述衬底中形成有阱区；

所述阱区上由绝缘层和栅极层交替层叠形成的堆叠层，所述堆叠层包括 核心存储区以及台阶区，所述衬底表面所在平面包括正交的第一轴和第二轴， 所述第一轴为沿所述核心存储区延伸的轴；

所述核心存储区中的沟道孔，所述沟道孔中形成有存储单元串；

所述台阶区的分区台阶，所述分区台阶包括n个分区，沿第一轴方向在 所述分区台阶的端部具有冗余台阶区，所述冗余台阶区具有多个连续的同级 台阶，n为大于1的自然数；

所述冗余台阶区中形成有阱区接触部。

可选地，还包括：在所述分区台阶的中部的伪沟道孔。

可选地，阱区接触部位于阱区接触孔中，所述阱区接触部底部与衬底中 的阱区相接触，所述阱区接触孔侧壁形成有介质层。

可选地，所述分区台阶包括的n个分区，第1分区位于中心，第2分区 至第n分区沿第二轴的两个方向依次排布，且沿所述第一轴朝向所述核心存 储区方向，各分区的台阶依次递增n级，沿所述第二轴的两个方向，每一层 的台阶从第n分区至第1分区依次递增1级。

本发明实施例提供的3D NAND存储器件及其制造方法，在形成堆叠层之 后，在堆叠层的台阶区形成分区台阶，而分区台阶的端部具有冗余台阶区， 该冗余台阶区具有多个同级台阶，进而，在冗余台阶区上形成阱区接触部。 这样，由于冗余台阶区具有多个同级台阶，这些同级台阶中仅有一部分用于 接触的形成，可以利用其它的同级台阶的区域来形成阱区的接触，无需在堆 叠层之外设置额外的区域形成阱区接触部，从而，减少器件面积，进一步提 高3D NAND存储器件的集成度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不 付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1A和图1B分别示出了现有技术的3D NAND存储器件俯视结构示意 图及剖面结构示意图；

图1示出了根据本发明实施例3D NAND存储器件的制造方法的流程示意 图；

图2-14示出了根据本发明实施例的制造方法形成存储器件过程中的结构 示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发 明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以 在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体 实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便 于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意 图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包 含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，在3D NAND存储器件的应用中，堆叠层的层数 不断增加，为了减少台阶的占用面积，提出了分区台阶(SDS，Staircase Divide Scheme)技术，而在此基础上，如何进一步提高器件集成度，仍是3D NAND 存储器件发展中研究重点。

参考图1A和图1B所示，现有技术的3D NAND存储器件，存储器件的 存储区域包括核心存储区10和核心存储区10周围的台阶区20、22，其中， 沿一方向X上的台阶区20用于形成栅极的接触，而另一方向Y上的台阶区 为伪台阶(Dummy Stair-case)，并不真正用于形成栅极的接触。存储区域形 成在阱区HVPW之上，同时，存储区域的外侧还额外设置有阱区HVPW的外 围区域，用于形成阱区接触部30，也就是说，现有技术中需要额外设置外围 区域的器件面积，用于将阱区HVPW引出，本申请的一个方面即是通过减少 该部分的器件面积，进一步提高器件的集成度。

此外，为了接触的形成，需要将该用于形成阱区接触部的阱区部分暴露 出来，因此，在台阶刻蚀时，最终刻蚀停止于衬底上，在刻蚀过程中，一方 面容易造成顶部台阶的过刻蚀(Over etch)及底部台阶的刻蚀不足(Under etch)，另一方面，最后暴露外围区域的刻蚀工艺控制中，采用时间控制，会 在外围硅衬底区域出现均匀程度不一的过刻蚀沟槽(Gouging/Sub-Trench)， 不仅缩小了工艺窗口，且容易导致阱区的硅体损失及后期导电接触不均匀， 影响器件性能。

为此，本申请提出了一种3D NAND存储器件及其制造方法，在分区台阶 的基础上，进一步减小器件占用面积，提高器件集成度。以下将结合流程图 图1和附图对具体的实施例进行详细的描述。

参考图1所示，在步骤S01，提供衬底100，所述衬底100中形成有阱区， 所述阱区上形成有堆叠层110，所述堆叠层110包括核心存储区以及台阶区， 所述衬底100表面所在平面包括正交的第一轴X和第二轴Y，所述第一轴X 沿所述核心存储区延伸的轴，参考图1和图2所示。

在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬 底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上 锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以 为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等， 还可以为叠层结构，例如Si/SiGe等，还可以其它外延结构，例如SGOI(绝 缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。

该阱区为核心存储区中存储器件的阵列共源区(Array Common Source)， 可以通过P型或N型重掺杂来形成，在本实施例中，该阱区为P型重掺杂阱 区(HVPW)，在P型重掺杂阱区外围还形成有相反掺杂的外围阱区，N型重 掺杂阱区(HVNW)，该外围阱区形成在核心存储区及台阶区之外的区域。

堆叠层110可以由交替层叠的牺牲层102和绝缘层104形成，在垂直于 衬底方向的沟道孔的通孔刻蚀时，牺牲层102和绝缘层104具有几乎1:1的干 法刻蚀选择比；在将平行于衬底方向的牺牲层102替代为栅极层时，牺牲层 102和绝缘层104具有很高的湿法刻蚀选择比，例如可以为30:1甚至更高。 堆叠层的层数可以根据具体的需要来确定，具体的应用中，将堆叠层110中 牺牲层102和绝缘层104的层数以对数(Pair)计，可以为(a×2^m+b×2ⁿ+x) 对，其中，a,b,m,n，x均为大于等于零的整数，a×2^m及b×2ⁿ表达了存储 器栅极层(Gateline/Word-line)层数，如：16层，32层，48层，64层，72 层，96层，128层等；x表达了选择栅及伪栅极层(Dummy Gateline/Word-line) 层数，选择栅可以包括源极选择栅(SourceSelection Gate)和/或漏极选择栅 (Drain Selection Gate)，可以由器件操作需求而决定x设定值。根据工艺以及 存储单元数量的不同需求，该堆叠层110可以单个堆叠(Singledeck)来形成， 单个堆叠的层数例如可以为(a×2^m+x)对；也可以通过多个子堆叠(Multiple deck)依次层叠形成，形成的堆叠侧层数例如可以为(a×2^m+b×2ⁿ+x)对。

在本实施例中，牺牲层例如可以为氮化硅(Si₃N₄)，绝缘层例如可以为氧 化硅(SiO₂)。在本申请实施例中，参考图2所示，在堆叠层110中靠近衬底 100的首个牺牲层102为底层牺牲层1021，被栅极层替代后，形成一个源极 选择栅，其具体个数由器件操作需求决定。

在堆叠层110包括核心存储区和台阶区，核心存储区通常在堆叠层的中 部区域，台阶区通常在核心存储区的四周，其中一个方向上核心存储区两侧 的台阶用于形成栅极接触，另外一个方向上的台阶并不用于形成接触，为伪 台阶。核心存储区将用于形成存储单元串，台阶区将用于栅极层的接触 (Contact)。

此外，为了便于描述，参考图3-4所示，本申请中将三维(3D)方向分 别定义为第一轴X、第二轴Y和第三轴，其中，第一轴X和第二轴Y为衬底 100表面所在平面中正交的两个轴，第一轴X为沿所述核心存储区延伸的轴， 核心存储区延伸的轴也即核心存储区向用于形成栅极接触(Gateline Contact) 的阶梯延伸方向所在的轴，第三轴Z为垂直于衬底100表面所在平面的轴。

在步骤S02，在所述台阶区形成分区台阶130，所述分区台阶130包括n 个分区(130-1—130-n)，沿第一轴X方向在所述分区台阶130的端部具有冗 余台阶区130d，所述冗余台阶区130d具有多个同级台阶，其中，n为大于1 的自然数，参考图3-5所示。

在该步骤中，形成了分区台阶(Staircase Divide Scheme，SDS)130，分 区台阶130在第一轴X和第二轴Y方向上都形成有台阶，从而，可以减小台 阶占地面积，提高器件集成度，根据不同的需要，分区台阶130可以具有不 同的分区，例如3分区、4分区或者更多分区等。在本实施例中，形成的分区 台阶中，第1分区130-1位于中心，第2分区至第n分区(130-2—130-n)沿 第二轴Y的两个方向(Y1、Y2)依次排布，且沿所述第一轴X朝向所述核心存储区方向，各分区(130-1—130-n)的台阶依次递增n级，沿所述第二轴Y 的两个方向(Y1、Y2)，每一层130c的台阶从第n分区至第1分区依次递增 1级。在其他实施例中，分区方式和数量不做限定。

在具体的应用中，可以采用不同的分区板，通过在X方向和Y方向上光 刻胶的多次修剪(Trim)，每一次修剪后紧跟一次堆叠层110的刻蚀，从而， 形成分区台阶130，由于分区板的不同，最终形成的分区台阶130的形貌会略 有不同，但都在第一轴X和第二轴Y方向上都形成有递增的台阶。为了便于 理解，以下将以两种典型的分区板为例，对分区台阶130的形成以及结构进 行说明。

在一些实施例中，参考图3、图3A以及图4所示，其中，图3为分区板 示意图，图3A为光刻胶修剪过程的示意图，图4为形成的分区台阶的立体结 构示意图，在该实施例中，如图3所示，采用核心存储区core与台阶区SDS 独立的分区设计模板，如图3A所示，在该分区模板下，进行多次光刻胶的修 剪及堆叠层刻蚀之后，形成了Y方向上的具有级差的多个分区(130-1— 130-5)，各分区在X方向形成依次递增的台阶。在该分区模板下，形成的第1 分区130-1位于中心，其它分区(130-2—130-n)沿周向依次分布且包围前一 分区。

在本申请实施例中，分区台阶中的同一层130c是指不同分区的同一相对 层级，例如：如果是三分区，则分区台阶中的第4层，对于第1分区至第n 分区都是相对于初始层递增了3次后的层，但该层中不同分区之间台阶130t 的级数不同，其中，一级台阶130t的厚度包括一层牺牲层和一层绝缘层，一 个台阶130t的台阶面用于形成一个接触，以将该级台阶所在的栅极层(牺牲 层替换后)引出。依此类推，如果是四分区，则分区台阶中的第5层，对于第1分区至第n分区都是相对于初始层递增了4次后的层。

在本申请实施例中，采用光刻胶修剪形成X和Y方向上的台阶，在分区 台阶130的中部，每个分区在同一层中有两个同级台阶，除了中心区域的第1 分区130-1，其它分区中同一层中的两个同级台阶分别位于中心的两侧，每个 台阶可以用于形成一个接触；而在分区台阶130沿第一轴X方向的端部处形 成有冗余台阶区130d，冗余台阶区130d具有多个连续分布的同级台阶，这些 同级台阶都可以用于连接到该级对应的栅极层，但实际应用中，仅需要一个 台阶130t的面积即可以形成接触，其它的同级台阶为冗余台阶，本申请实施例中，正是利用该冗余台阶来形成阱区的接触，进一步提高器件的集成度。

在另一些实施例中，参考图3和图3A所示，图3为分区板示意图，图 3A为光刻胶修剪过程的示意图，在该实施例中，采用核心存储区core与台阶 区SDS相连的分区设计模板，如图3A所示，在该分区板下，进行多次光刻 胶的修剪及堆叠层刻蚀之后，形成了Y方向上的具有级差的多个分区(130-1 —130-5)，各分区在X方向形成依次递增的台阶。在该分区模板下，形成的 第1分区130-1位于中心。如图3A所示，在该分区模板下，形成的第1分区 130-1位于中心且在靠近核心存储区的端部为一字分布，其它分区(130-2—130-n)依次分布且沿远离核心存储区一侧的外周包围前一分区。同样地，该 分区模板形成的沿第一轴X方向的端部处形成有冗余台阶区130d，冗余台阶 区130d具有多个连续分布的同级台阶。

在本申请实施例中，更优地，参考图6所示，形成的分区台阶130位于 底层绝缘层1401之上，也就是说，在形成分区台阶130的刻蚀停止在底层绝 缘层1401。由于，后续可以将阱区接触部形成于冗余台阶区，无需在形成台 阶时暴露出额外的区域形成阱区接触部，因此，该步骤中，在形成分区台阶 130的刻蚀停止在底层绝缘层1401，这有助于提高刻蚀过程的均匀性，降低 台阶制造工艺的难度。

需要说明的是，在后续步骤的示意图中，图6-图14为各制造过程中器件 沿图3A或图5A中AA向的剖视图。

在步骤S03，在所述核心存储区中形成存储单元串152，参考图8所示。

存储单元串152为沿第三轴Z方向上存储单元层，在牺牲层被替换为栅 极层之后，其中的每一层栅极层与存储单元串构成一个存储单元。在本申请 实施例中，存储单元串152下还形成有外延结构150，该外延结构150通过衬 底外延生长形成，作为存储单元串152的下选通管器件的沟道，底层牺牲层 1021替换后的底层栅极作为选通管器件的栅极，此外，存储单元串152上还 形成有多晶硅层156，以用于形成存储单元串152的上选通管器件。

在具体的应用中，可以通过如下步骤来形成存储单元串152。首先，参考 图7所示，在所述分区台阶130上形成覆盖层140，覆盖层140可以通过沉积 及平台化工艺形成，覆盖层140的材料例如可以为氧化硅。

而后，在核心存储区中形成沟道孔，可以通过刻蚀技术进行核心存储区 的堆叠层110的刻蚀，直到暴露出衬底100的表面，形成沟道孔。接着，在 沟道孔底部的衬底100表面上生长外延结构150，可以通过选择性外延生长 (Selective Epitaxial Growth)，先在沟道孔底部原位生长出外延结构150。

而后，在沟道孔中形成存储单元串152，其中，存储单元串152包括依次 形成于沟道孔中的存储功能层和沟道层，存储功能层起到电荷存储的作用， 包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层存储功能层，沟道 层形成于存储功能层的侧壁以及沟道孔的底部上，与外延结构150接触，沟 道层之间还可以形成有绝缘材料的填充层，本实施例中，阻挡层、电荷存储 层以及隧穿(Tunneling)层具体可以为ONO叠层，ONO(Oxide-Nitride-Oxide) 叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可 以为氧化硅层。之后，在存储单元串152上形成多晶硅层156，并填充氧化硅 层154。

在步骤S04，在所述冗余台阶区中形成阱区接触部166，参考图14所示。

在冗余台阶区中形成阱区接触部166，无需额外的区域形成阱区接触部， 可以有效地利用台阶区的冗余台阶，提高器件的集成度。

该步骤中，可以在任何合适步骤中形成该阱区接触部166，在本申请优选 的实施例中，分区台阶130的刻蚀停止在底层绝缘层1401，该阱区接触部166 的接触孔可以与分区台阶中部形成伪沟道孔的通孔的步骤中一并形成，更进 一步地，阱区接触部166的接触孔的填充可以在替换牺牲层形成栅极层的同 时完成，这样，在有效利用器件面积的同时，降低制造工艺的复杂度，提高 工艺集成度，降低制造成本，同时，阱区接触孔与伪沟道孔一起刻蚀，二者 具有相同的刻蚀深度，无需在台阶刻蚀时将外围区域的阱区衬底表面暴露出来，制造工艺复杂度大大降低，同时可以有效控制阱区接触部的接触孔衬底 表面的均匀性，提高接触性能，进而提高器件性能。

具体的，首先，在步骤S041，一并在所述冗余台阶区中形成阱区接触孔 160以及在所述分区台阶130的中部形成伪沟道孔的通孔162，参考图9所示。

伪沟道孔为用于形成非存储单元的沟道孔，该伪沟道孔通常为贯穿至衬 底且填充有介质材料的通孔，在牺牲层替换工艺中对台阶起到支撑作用。该 伪沟道孔形成在分区台阶130的中部，沿第一轴X和第二轴Y方向可以呈阵 列排布。

本实施例中，可以通过一次刻蚀工艺，同时在所述冗余台阶区中形成阱 区接触孔160以及在所述分区台阶130的中部形成伪沟道孔的通孔162，如图9所示，具体的应用中，阱区接触孔160较伪沟道孔的通孔162具有更大尺寸， 典型地，阱区接触孔160的直径至少为伪沟道孔的通孔162直接的两倍。

在步骤S042，进行介质材料的填充，以在所述通孔162中形成伪沟道孔 163以及在所述阱区接触孔160内壁上形成介质层164，参考图10所示。

通过一次伪沟道孔的填充工艺，在形成伪沟道孔163的同时，参考图10 所示，在阱区接触孔160内壁上形成介质层164，同时，在氧化硅层154之上 也同时形成有该介质层164，在后续步骤中，该部分介质层164可以被去除或 保留，介质层164的材料例如可以氧化物(oxide)。介质层164可以起到阻挡 阱区接触部166扩散的目的。

在步骤S043，去除所述阱区接触孔160底壁上的介质层164，参考图13 所示。

在步骤S044，在所述阱区接触孔160中形成阱区接触部166，参考图14 所示。

更优地，该步骤S043和S044，可以集成于牺牲层替换的步骤中。

具体的，在步骤S042之后，进行步骤S0421，在所述核心存储区中形成 栅线缝隙174，参考图12所示。

具体的，可以先形成硬掩膜层170以及硬掩膜层170之上的光刻胶层174， 利用光刻技术在光刻胶层174形成栅线缝隙的图案之后，参考图11所示，利 用刻蚀技术，刻蚀所述核心存储区，形成贯通至衬底100表面的栅线缝隙174， 而后，依次去除光刻胶层174以及硬掩膜层170，参考图12所示，从而，在 核心存储区中形成栅线缝隙174。其中，硬掩膜层170例如可以为无定型碳， 或者防反射层(DARC，Dielectric Anti-Reflection Coating)与无定型碳的叠层 等，防反射层例如可以为SiON等。

而后，进行步骤S043，去除所述阱区接触孔160底壁上的介质层164， 参考图13所示。

可以采用各向异性刻蚀，例如反应离子刻蚀技术，将阱区接触孔160底 壁上的介质层164去除。

而后，在步骤S0431，利用栅线缝隙174去除所述堆叠层110中的牺牲层 102，参考图13所示。

在去除牺牲层时，选择对牺牲层和绝缘层高选择比的酸液，利用酸液腐 蚀去除牺牲层，在原牺牲层的位置处形成空缺103，如图13所示，本实施例 中，牺牲层为氮化硅，绝缘层为氧化硅，可以采用磷酸(H₃PO₄)腐蚀去除氮 化硅的牺牲层。

之后，可以进行栅介质层(图未示出)的填充，在去除所述牺牲层的区 域103的表面上形成栅介质层以及在阱区接触孔侧壁上形成栅介质层，栅介 质层可以为高k介质材料，高k介质材料为与氧化硅相比具有更高介电常数 的介质材料，例如可以为Al₂O₃、HfO₂等。

而后，在步骤S0432，进行填充，以在去除所述牺牲层的区域103形成栅 极层105，同时在所述阱区接触孔中形成阱区接触166，参考图14所示。

栅极层105为导电材料，典型地，本申请实施例中，栅极层105可以为 金属材料，金属材料例如可以为W或Co等，在填充金属材料之前，还可以 先形成阻挡层，阻挡层例如可以为TiN等。

在该栅极层的填充中，同时完成步骤S044的阱区接触孔的填充，同时实 现栅极层105以及阱区接触部166的形成，参考图14所示。

之后，可以完成器件其它的加工工艺，例如进行栅线缝隙的填充，以及 台阶上栅极层的接触的形成等。

至此，形成了本申请实施例的3D NAND存储器件，此外，本申请还提供 了上述制造方法形成的3D NAND存储器件，参考图4及图14所示，该存储 器件包括：

衬底100，所述衬底100中形成有阱区；

所述阱区100上由绝缘层104和栅极层105交替层叠形成的堆叠层10， 所述堆叠层110包括核心存储区以及台阶区，所述衬底表面所在平面包括正 交的第一轴X和第二轴Y，所述第一轴X为沿所述核心存储区延伸的轴；

所述核心存储区中的沟道孔，所述沟道孔中形成有存储单元串152；

所述台阶区的分区台阶130，所述分区台阶130包括n个分区(130-1— 130-n)，沿第一轴X方向在所述分区台阶130的端部具有冗余台阶区130d， 所述冗余台阶区130d具有多个同级台阶，其中，n为大于1的自然数；

所述冗余台阶区130d中的阱区接触部166。

进一步地，所述存储单元串152包括所述沟道孔侧壁上的存储器层以及 存储器层上的沟道层。

进一步地，还包括：在所述分区台阶130的中部的伪沟道孔163。

进一步地，还包括：所述核心存储区中的栅线缝隙174。

进一步地，所述分区台阶130形成于底层绝缘层1041之上。

进一步地，第1分区130-1位于中心，第2分区至第n分区(130-2—130-n) 沿第二轴Y的两个方向(Y1、Y2)依次排布，且沿所述第一轴X朝向所述核 心存储区方向，各分区(130-1—130-n)的台阶依次递增n级，沿所述第二轴 Y的两个方向(Y1、Y2)，每一层130c的台阶从第n分区至第1分区依次递 增1级。

进一步地，阱区接触部位于阱区接触孔中，所述阱区接触部底部与衬底 中的阱区相接触，所述阱区接触孔侧壁形成有介质层。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同 相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同 之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所 以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露 如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本 发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技 术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所 做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范 围内。

Claims (10)

1.一种3D NAND存储器件的制造方法，其特征在于，包括：

提供衬底，所述衬底中形成有阱区，所述阱区上形成有堆叠层，所述堆叠层包括核心存储区以及台阶区，所述衬底表面所在平面包括正交的第一轴和第二轴，所述第一轴为沿所述核心存储区延伸的轴；

在所述台阶区形成分区台阶，所述分区台阶包括n个分区，沿第一轴方向在所述分区台阶的端部具有冗余台阶区，所述冗余台阶区具有多个连续的同级台阶，n为大于1的自然数；

在所述核心存储区中形成存储单元串；

在所述冗余台阶区中形成阱区接触部。

2.根据权利要求2所述的制造方法，其特征在于，所述分区台阶形成于底层绝缘层之上，所述阱区接触部的阱区接触孔与伪沟道孔的通孔一同形成。

3.根据权利要求2所述的制造方法，其特征在于，所述阱区接触孔的直径大于所述通孔的直径。

4.根据权利要求3所述的制造方法，其特征在于，在所述冗余台阶区中形成阱区接触部包括：

一并在所述冗余台阶区中形成阱区接触孔以及在所述分区台阶的中部形成伪沟道孔的通孔；

进行介质材料的填充，以在所述通孔中形成伪沟道孔以及在所述阱区接触孔内壁上形成介质层；

去除所述阱区接触孔底壁上的介质层；

在所述阱区接触孔中形成阱区接触部。

5.根据权利要求4所述的制造方法，其特征在于，所述层叠层由绝缘层和牺牲层交替堆叠；在形成伪沟道孔之后，去除所述阱区接触孔底壁上的介质层之前，还包括：

在所述核心存储区中形成栅线缝隙；以及，

去除所述阱区接触孔底壁上的介质层之后，还包括：

利用栅线缝隙去除所述堆叠层中的牺牲层；

进行填充，以在去除所述牺牲层的区域形成栅极层，同时在所述阱区接触孔中形成阱区接触部。

6.根据权利要求1-5中任一项所述的制造方法，其特征在于，在所述台阶区的底层绝缘层之上形成分区台阶，包括：

采用核心存储区与台阶区独立的分区设计模板或者核心存储区与台阶区相连的分区设计模板，进行多次光刻胶的修剪及堆叠层刻蚀，以在所述台阶区的底层绝缘层之上形成分区台阶。

7.一种3D NAND存储器件，其特征在于，包括：

衬底，所述衬底中形成有阱区；

所述阱区上由绝缘层和栅极层交替层叠形成的堆叠层，所述堆叠层包括核心存储区以及台阶区，所述衬底表面所在平面包括正交的第一轴和第二轴，所述第一轴为沿所述核心存储区延伸的轴；

所述核心存储区中的沟道孔，所述沟道孔中形成有存储单元串；

所述台阶区的分区台阶，所述分区台阶包括n个分区，沿第一轴方向在所述分区台阶的端部具有冗余台阶区，所述冗余台阶区具有多个连续的同级台阶，n为大于1的自然数；

所述冗余台阶区中形成有阱区接触部。

8.根据权利要求6所述的器件，其特征在于，还包括：在所述分区台阶的中部的伪沟道孔。

9.根据权利要求6所述的器件，其特征在于，阱区接触部位于阱区接触孔中，所述阱区接触部底部与衬底中的阱区相接触，所述阱区接触孔侧壁形成有介质层。

10.根据权利要求6所述的器件，其特征在于，所述分区台阶包括的n个分区，第1分区位于中心，第2分区至第n分区沿第二轴的两个方向依次排布，且沿所述第一轴朝向所述核心存储区方向，各分区的台阶依次递增n级，沿所述第二轴的两个方向，每一层的台阶从第n分区至第1分区依次递增1级。