CN107731826A - 半导体存储装置 - Google Patents

Abstract

实施方式提供配线的布局容易的半导体存储装置。实施方式的半导体存储装置包括：半导体基板；多个晶体管，形成于所述半导体基板的上表面，沿着第1方向排列，且最小周期为第1周期；积层体，设置于所述半导体基板上且具有多片电极膜；第1触点，下端连接于所述电极膜；及第2触点，贯通所述积层体，且下端连接于所述晶体管的源极、漏极中的一个。所述积层体的第1部分的形状为在每个所述电极膜形成着阶面的阶梯状。在所述第1部分，沿着所述第1方向设定着第1区域及第2区域。配置于所述第2区域的所述阶面的所述第1方向上的长度比所述第1周期长。配置于所述第1区域的所述阶面的所述第1方向上的长度比所述第1周期短。

Description

半导体存储装置

[相关申请案]

本申请案享有以美国临时专利申请案62/374,034号(申请日：2016年8月12日)及日本专利申请案2017-16330号(申请日：2017年1月31日)为基础申请案的优先权。本申请案通过参照这些基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

近年来，提出将存储单元三维地集成而成的积层型半导体存储装置。此种积层型半导体存储装置中，在半导体基板上设置着电极膜与绝缘膜交替地积层而成的积层体，且设置着贯通积层体的半导体柱。由此，在电极膜与半导体柱的每个交叉部分形成着存储单元晶体管。另一方面，在积层体的周边设置着对是否向电极膜供给电位进行切换的晶体管。积层体的端部被加工成阶梯状，触点连接于各电极膜，该触点经由上层配线而连接于晶体管。此种半导体存储装置中，如果电极膜的积层数增加，那么上层配线的条数增加，从而布局的制作将变得困难。

发明内容

实施方式提供一种配线的布局容易的半导体存储装置。

实施方式的半导体存储装置包括：半导体基板；多个晶体管，形成于所述半导体基板的上表面，沿着与所述上表面平行的第1方向排列，所述排列的最小周期为第1周期；积层体，设置于所述半导体基板上；第1触点；第2触点；及第1配线，连接于所述第1触点与所述第2触点之间。所述积层体包括：多片电极膜，沿着上下方向相互隔离地积层；半导体构件，在所述晶体管的除正上方区域外的区域贯通所述多片电极膜；及电荷累积构件，设置于所述半导体构件与所述多片电极膜的一片之间。所述积层体中的配置于所述晶体管的正上方区域的第1部分的形状为在每个所述电极膜形成着阶面的阶梯状。在所述第1部分，沿着所述第1方向设定两个第1区域及配置于所述两个第1区域间的第2区域。在各所述第1区域配置着多个所述阶面。在所述第2区域配置着一个所述阶面。配置于所述第2区域的所述阶面的所述第1方向上的长度比所述第1周期长。配置于所述第1区域的所述阶面的所述第1方向上的长度比所述第1周期短。所述第1触点的下端在所述阶面连接于所述多片电极膜的一片。所述第2触点贯通所述积层体，下端连接于所述晶体管的源极、漏极中的一个。

附图说明

图1是表示第1实施方式的半导体存储装置的剖视图。

图2是表示第1实施方式的半导体存储装置的配线部的俯视图。

图3是表示第1实施方式的半导体存储装置的基板面的俯视图。

图4是表示图1的区域A的局部放大剖视图。

图5是表示第2实施方式的半导体存储装置的俯视图。

图6是图5所示的B-B'线处的剖视图。

图7是图5所示的C-C'线处的剖视图。

图8是表示图6的区域D的局部放大剖视图。

图9是表示第3实施方式的半导体存储装置的俯视图。

图10是图9所示的E-E'线处的剖视图。

图11是图9所示的F-F'线处的剖视图。

图12是表示第4实施方式的半导体存储装置的俯视图。

图13是表示第5实施方式的半导体存储装置的积层体的俯视图。

图14是表示第5实施方式的半导体存储装置的半导体基板的俯视图。

图15是表示第5实施方式的半导体存储装置的剖视图。

图16是表示第6实施方式的半导体存储装置的积层体的俯视图。

图17是表示第6实施方式的半导体存储装置的半导体基板的俯视图。

图18是表示第6实施方式的半导体存储装置的剖视图。

图19是表示第7实施方式的半导体存储装置的积层体的俯视图。

图20是表示第7实施方式的半导体存储装置的半导体基板的俯视图。

图21是表示第7实施方式的半导体存储装置的剖视图。

图22是表示第8实施方式的半导体存储装置的积层体的俯视图。

图23是表示第8实施方式的半导体存储装置的半导体基板的俯视图。

图24是表示第8实施方式的半导体存储装置的剖视图。

图25是表示第9实施方式的半导体存储装置中的形成着晶体管的芯片的俯视图。

图26是表示第9实施方式的半导体存储装置中的形成着积层体的芯片的俯视图。

图27是表示第9实施方式的半导体存储装置的剖视图。

图28是表示第9实施方式的第1变化例的半导体存储装置中的形成着晶体管的芯片的俯视图。

图29是表示第9实施方式的第1变化例的半导体存储装置中的形成着积层体的芯片的俯视图。

图30是表示第9实施方式的第1变化例的半导体存储装置的剖视图。

图31是表示第9实施方式的第2变化例的半导体存储装置中的形成着晶体管的芯片的俯视图。

图32是表示第9实施方式的第2变化例的半导体存储装置中的形成着积层体的芯片的俯视图。

图33是表示第9实施方式的第2变化例的半导体存储装置的剖视图。

具体实施方式

(第1实施方式)

首先，对第1实施方式进行说明。

图1是表示本实施方式的半导体存储装置的剖视图。

图2是表示本实施方式的半导体存储装置的配线部的俯视图。

图3是表示本实施方式的半导体存储装置的基板面的俯视图。

图4是表示图1的区域A的局部放大剖视图。

本实施方式的半导体存储装置例如为非易失性半导体存储装置，例如为积层型NAND闪存。

如图1～图3所示，本实施方式的半导体存储装置1中设置着半导体基板10。以下，本说明书中，为了方便说明而采用XYZ正交座标系。将与半导体基板10的上表面10a平行且相互正交的2个方向设为“X方向”及“Y方向”，将与半导体基板10的上表面垂直的方向设为“Z方向”。而且，将Z方向中的从半导体基板10朝向后述的积层体30的方向称作“上”，将其相反方向称作“下”，但该表述是方便说明，与重力的方向无关。

半导体基板10例如由硅的单晶形成。在半导体基板10的上层部分的一部分形成着例如p型阱21。在阱21的上层部分的一部分呈格子状设置着STI(Shallow TrenchIsolation，浅沟槽隔离)26，将阱21的上层部分划分为多个主体区域21a。主体区域21a沿着X方向及Y方向排列成矩阵状。在各主体区域21a的上表面，也就是，半导体基板10的上表面10a中的由STI26包围的区域，设置着场效型晶体管20。在各主体区域21a的Y方向两端部的上部，相互隔离地形成着n型扩散区域22及23。扩散区域22及23是晶体管20的源极、漏极区域。而且，阱21上设置着栅极绝缘膜24，栅极绝缘膜24上设置着栅极电极25。

X方向上的晶体管20的排列周期大致固定。更详细来说，在半导体基板10的上表面10a中的特定的区域内设置着多个晶体管20，该区域内，X方向上的晶体管20的排列周期为固定。本说明书中，将该排列周期称作“最小排列周期”。本实施方式中，该区域仅示出一个，有时也如后述第9实施方式那样，设置着多个。该情况下，相邻的区域间的距离大于由最小排列周期决定的晶体管20间的间隔。

在半导体基板10上且晶体管20上，从下向上设置着触点27、下层配线28及源极线29。另外，下层配线28设置着多层，也可经由穿孔触点(via contact)而相互连接。触点27的下端连接于扩散区域22，上端连接于下层配线28。源极线29设置于下层配线28上，其形状为沿着XY平面扩展的板状。

在源极线29上设置着积层体30。在积层体30中，绝缘膜31及电极膜32沿着Z方向交替地积层。绝缘膜31例如由硅氧化物(SiO)等绝缘性材料形成，电极膜32例如由导入了钨(W)或杂质的多晶硅(Si)等导电性材料形成。晶体管20是用以驱动电极膜32的晶体管。在半导体存储装置1中，除设置晶体管20外，例如也可设置着构成周边电路(未图示)的晶体管。

如图2所示，电极膜32被分割为沿着Y方向排列的多个带状部分。各带状部分沿X方向延伸。本实施方式中，最下层的电极膜32的带状部分作为源极侧选择栅极SGS发挥功能，最上层的电极膜32的带状部分作为漏极侧选择栅极SGD发挥功能，除此以外的电极膜32的带状部分作为字线WL发挥功能。另外，从最下层算起的多层电极膜32的带状部分可作为源极侧选择栅极SGS发挥功能，从最上层算起的多层电极膜32的带状部分也可作为漏极侧选择栅极SGD发挥功能。Y方向上的漏极侧选择栅极SGD的排列周期为源极侧选择栅极SGS及字线WL的排列周期的一半。也就是，在1条字线WL的正上方区域配置着2根漏极侧选择栅极SGD。另外，也可在1条字线WL的正下方区域，配置着1根或3根以上的漏极侧选择栅极SGD。

积层体30的X方向的端部30a的形状是在每个电极膜32形成着阶面的阶梯状。阶面是电极膜32的X方向的端部的上表面。在阶面的正上方区域，未配置更上层的电极膜32。端部30a配置于晶体管20的正上方区域。另一方面，积层体30中的X方向的中央部30b未配置于晶体管20的正上方区域。

端部30a的上表面沿着从积层体30中的X方向中央部30b朝向端部30a的方向，中途不上升而阶段性地下降。然后，其下降方式并非周期性的。具体来说，在端部30a，沿着X方向交替地配置着区域R1及区域R2。区域R1中，宽度窄的多个阶面33a沿着X方向排列。另一方面，区域R2中，配置着宽度宽的一个阶面33b。X方向上的阶面33b的长度L2比阶面33a的长度L1长。而且，X方向上，阶面33a的长度L1比晶体管20的最小排列周期P短，阶面33b的长度L2比晶体管20的最小排列周期P长。也就是，L1＜P＜L2。

在半导体基板10上，以覆盖积层体30的方式设置着层间绝缘膜40。在层间绝缘膜40内设置着多个触点41及多个触点42。在各触点41的上端与各触点42的上端之间连接着上层字线43。上层字线43配置于层间绝缘膜40内的比积层体30靠上方处。

触点41沿Z方向延伸，触点41的下端在阶面33a或阶面33b连接于电极膜32。因此，电极膜32中的阶面33a位于区域R1内的电极膜32连接于位于区域R1内的触点41。另一方面，阶面33b位于区域R2内的电极膜32连接于位于区域R2内的触点41。因此，触点41配置于区域R1及区域R2的双方。

触点42配置于区域R2内。触点42沿Z方向延伸，贯通积层体30的端部30a及源极线29。触点42的下端连接于下层配线28。在触点42的周围设置着绝缘膜44。触点42利用绝缘膜44而与电极膜32及源极线29绝缘。

这样，各电极膜32经由触点41、上层字线43、触点42、下层配线28及触点27而连接于晶体管20的扩散区域22。而且，阶面33a位于区域R1内的电极膜32经由区域R1内的触点41及区域R2内的触点42而连接于扩散区域22。阶面33b位于区域R2内的电极膜32经由区域R2内的触点41及区域R2内的触点42而连接于扩散区域22。

另一方面，在积层体30的中央部30b内设置着沿Z方向延伸的硅柱50。硅柱50例如由多晶硅构成，其形状为下端闭合的圆筒形。硅柱50的下端连接于源极线29。硅柱50的上端经由穿孔触点46连接于位线47。位线47配置于积层体30的中央部30b上，且沿Y方向延伸。

如图4所示，硅柱50内设置着例如由硅氧化物构成的芯构件51。另外，也可不设置芯构件51。在硅柱50的侧面上设置着隧穿绝缘膜隧穿绝缘膜52。隧穿绝缘膜52通常为绝缘性，是如果被施加处于半导体存储装置1的驱动电压的范围内的特定电压那么隧穿电流流过的膜。隧穿绝缘膜52例如包含单层的硅层或由氧化硅层、氮化硅层及氧化硅层依次积层而成的ONO膜。

在隧穿绝缘膜52的表面上设置着电荷累积膜53。电荷累积膜53是具有累积电荷的能力的膜，例如由具有电子的捕获部位(trap site)的材料形成，例如由硅氮化物(SiN)形成。

在电荷累积膜53的表面上设置着阻挡绝缘膜54。阻挡绝缘膜54是即便在半导体存储装置1的驱动电压的范围内被施加电压也不会实质流动电流的膜。阻挡绝缘膜54例如是从电荷累积膜53侧积层着氧化硅层及氧化铝层而成的双层膜。

由隧穿绝缘膜52、电荷累积膜53及阻挡绝缘膜54构成能够存储数据的存储膜55。因此，存储膜55配置于硅柱50与电极膜32之间。

由此，在硅柱50与字线WL的每个交叉部分，隔着存储膜55而构成MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属氧化氮氧化硅)构造的存储单元晶体管MC。硅柱50沿着X方向及Y方向排列成矩阵状，字线WL沿着Z方向排列，因而存储单元晶体管MC排列成三维矩阵状。由此，在位线47与源极线29之间，形成着多个存储单元晶体管MC串联连接而成的NAND串。而且，通过对各晶体管20的导通/断开进行切换，而选择性地对字线WL等施加电位，从而能够选择任意的存储单元晶体管MC。

接下来，对本实施方式的效果进行说明。

本实施方式的半导体存储装置1中，将选择字线WL等的晶体管20配置于半导体基板10与积层体30之间。由此，与将晶体管20配置于积层体30的周围的情况相比，能够减小芯片面积。其结果，能够提高半导体存储装置1的集成度，并降低成本。

而且，本实施方式中，在积层体30的X方向端部30a，交替地排列着形成有比晶体管20的最小排列周期P窄的阶面33a的区域R1、及形成有比最小排列周期P宽的阶面33b的区域R2。由此，晶体管20的最小排列周期P与阶面33a及33b的平均的排列周期大致一致，各电极膜32与各晶体管20的连接变得容易。而且，利用上层字线43将配置于区域R1的触点41抽出到区域R2，并经由配置于区域R2且贯通积层体30的触点42而连接于扩散区域22。由此，能够有效利用区域R2而降低触点42的配置密度。其结果，触点41、触点42及上层字线43的布局变得容易。

另外，配置多个晶体管20所需的区域的X方向的长度比端部30a的X方向的长度长，因而即便设置区域R2，半导体存储装置1也不会大型化。

进而，在将积层体30的端部30a加工成阶梯状时，在半导体基板10上的整个面形成积层体30，且在该积层体30上形成抗蚀剂膜，然后，交替地进行以该抗蚀剂膜为掩模的蚀刻与该抗蚀剂膜的细化，由此逐层地将电极膜32部分地除去，而形成阶面。该情况下，抗蚀剂膜的一次的细化量越大，阶面的宽度越广，需要提高抗蚀剂膜的初始高度，而加工变得困难。

因此，本实施方式中，将抗蚀剂膜的形成、细化及蚀刻的多次的重复、以及包含抗蚀剂膜的除去的单元工艺实施多次。由此，利用一次的单元工艺或连续实施的多次的单元工艺，在一个区域R1形成着多个阶面33a。然后，用以形成某区域R1的一次或多次的单元工艺中的最终加工端、与用以形成下一区域R1的一次或多次的单元工艺中的最初的加工端之间为区域R2。这样，与形成均匀的宽度的阶面的情况相比，能够抑制一次的细化量，能够降低抗蚀剂膜的初始高度。其结果，半导体存储装置1的制造变得容易。

(第2实施方式)

接下来，对第2实施方式进行说明。

图5是表示本实施方式的半导体存储装置的俯视图。

图6是图5所示的B-B'线处的剖视图。

图7是图5所示的C-C'线处的剖视图。

图8是表示图6的区域D的局部放大剖视图。

如图5～图7所示，本实施方式的半导体存储装置2与所述第1实施方式的半导体存储装置1(参照图1～图4)相比，代替晶体管20而设置着晶体管20a。在晶体管20a中的两个扩散区域22之间设置着一个扩散区域23。在扩散区域23连接着用以对晶体管20供给源极电位的触点(未图示)。而且，栅极电极25设置着2根，配置于阱21中的扩散区域22与扩散区域23之间的区域的正上方区域。由此，一个晶体管20a内包含独立地进行驱动的两个晶体管元件。

而且，半导体存储装置2中，端部30a的阶梯不仅沿着X方向，也沿着Y方向形成。因此，从Z方向观察，阶面33a及33b排列成栅格状。由此，能够缩短端部30a的X方向上的长度。另外，与所述第1实施方式同样地，端部30a的上表面在Y方向上的任意的位置，沿着从积层体30的中央部30b朝向端部30a的X方向，也就是，远离硅柱50的方向，中途不上升而阶段性地下降。

此外，半导体存储装置2中，将Y方向上排列的多条字线WL在中央部30b的X方向的两侧交替地抽出。也就是，当将沿着Y方向排列的多条字线WL交替地命名为字线WL_A及字线WL_B时，图5～图7所示的端部30a中，触点41仅与字线WL_A连接。另一方面，字线WL_B在积层体30的X方向的相反侧的端部30a(未图示)，连接于触点41。这样，在积层体30的X方向两侧交替地抽出字线WL，由此能够使触点41及上层字线43的布局具有裕度。

如所述那样，图5～图7所示的端部30a中，触点41仅连接于字线WL_A。因此，触点41仅配置于字线WL_A的正上方区域。另一方面，触点42贯通字线WL_B。因此，上层字线43从字线WL_A的正上方区域跨越字线WL_B的正上方区域而延伸。也就是，在上层字线43存在沿Y方向延伸的部分。这样，半导体存储装置2中，配置于字线WL_A的正上方区域的触点41利用上层字线43而抽出到字线WL_B的正上方区域，经由触点42连接于晶体管20a的扩散区域22。由此，能够将触点41及触点42在Y方向上分散地配置，因而触点41、触点42及上层字线43的布局的制约得以缓和。

而且，本实施方式中，也与所述第1实施方式同样地，配置于区域R1的触点41的一部分连接于配置在区域R2的触点42。由此，X方向上的触点42的配置的制约得以缓和。由此，触点41、触点42及上层字线43的布局变得容易。另外，在X方向相反侧的端部30a(未图示)，也同样配置着触点41、触点42及上层字线43。

进而，在各晶体管20a的扩散区域23上设置着触点48。触点48的下端连接于扩散区域23。触点48沿Z方向延伸，贯通源极线29及积层体30的端部30a。其中，触点48与源极线29及电极膜32绝缘。触点48上设置着上层源极线49。触点48的上端连接于上层源极线49。上层源极线49例如沿Y方向延伸。另外，图5及图6中，为了容易观看图，仅示出1条上层源极线49。

如图8所示，本实施方式的半导体存储装置2中，形成着浮动电极型的存储单元晶体管MC。也就是，在由芯构件51、硅柱50及隧穿绝缘膜52构成的柱状体与电极膜32之间，例如设置着由多晶硅等导电性材料构成的浮动栅极电极56。浮动栅极电极56的形状为包围隧穿绝缘膜52的圆环状。浮动栅极电极56作为电荷累积构件发挥功能。浮动栅极电极56与电极膜32之间设置着阻挡绝缘膜54。阻挡绝缘膜54中，例如设置着覆盖浮动栅极电极56的上表面、下表面及电极膜32侧的侧面的氧化铝层54a，覆盖电极膜32的上表面、下表面及浮动栅极电极56侧的侧面的氧化铝层54c，以及配置于氧化铝层54a与氧化铝层54c之间的氧化硅层54b。

接下来，对本实施方式的效果进行说明。

本实施方式中，触点41配置于字线WL_A的正上方区域，触点42配置于字线WL_B的配置区域，触点41的上端与触点42的上端利用上层字线43而连接。由此，能够有效利用本来为无效空间的字线WL_B的配置区域，而将字线WL_A连接于扩散区域22。其结果，能够确保触点41与触点42的间隔，从而容易形成布局。本实施方式中的所述以外的构成及效果与所述第1实施方式相同。

(第3实施方式)

接下来，对第3实施方式进行说明。

图9是表示本实施方式的半导体存储装置的俯视图。

图10是图9所示的E-E'线处的剖视图。

图11是图9所示的F-F'线处的剖视图。

如图9～图11所示，本实施方式的半导体存储装置3中，未设置源极线29(参照图1)，硅柱50的下端连接于半导体基板10。而且，在积层体30的端部30a，在Y方向上相邻的源极侧选择栅极SGS间及字线WL间，形成着沿X方向延伸的狭缝60。狭缝60内未配置电极膜32，而埋入有层间绝缘膜40。而且，晶体管20a仅形成于狭缝60的正下方区域，触点42配置于狭缝60内。另一方面，触点41配置于电极膜32的正上方区域。这样，触点41与触点42在Y方向上隔离。因此，全部上层字线43中存在沿Y方向延伸的部分，一部分上层字线43中也存在沿X方向延伸的部分。而且，本实施方式中，也在积层体30的端部30a，沿着X方向形成着阶梯。

本实施方式的半导体存储装置3中，未设置源极线29，半导体基板10作为源极线发挥功能。由此，能够抑制半导体存储装置4的制造工序数或加工时间，制造变得容易。而且，在积层体30的端部30a设置狭缝60，将晶体管20a配置于狭缝60的正下方区域，由此能够避免栅极电极25、触点27及下层配线28等的晶体管20a的上部构造体及附属构造体与下层侧的电极膜32发生干涉。而且，因配置着触点41的区域与配置着触点42的区域分离，所以触点41及42的配置、以及上层字线43的引绕变得容易。本实施方式中的所述以外的构成及效果与所述第2实施方式相同。

(第4实施方式)

接下来，对第4实施方式进行说明。

图12是表示本实施方式的半导体存储装置的俯视图。

如图12所示，本实施方式的半导体存储装置4中，沿着Y方向排列的多条字线WL连接于一个晶体管20的扩散区域22。例如，连接于Y方向上相邻的2条字线WL的2个触点41与连接于一个晶体管20的扩散区域22的1个触点42连接于1条上层字线43。

根据本实施方式，能够减少晶体管20的个数。本实施方式中的所述以外的构成及效果与所述第1实施方式相同。

(第5实施方式)

接下来，对第5实施方式进行说明。

图13是表示本实施方式的半导体存储装置的积层体的俯视图。

图14是表示本实施方式的半导体存储装置的半导体基板的俯视图。

图15是表示本实施方式的半导体存储装置的剖视图。

如图13～图15所示，本实施方式的半导体存储装置5中，一个存储区块的晶体管20不仅沿着X方向，也沿着Y方向排成多行。而且，一个晶体管20的扩散区域22连接于多个，例如4个电极膜32。触点42配置于区域R2，沿着X方向排成一列。本实施方式中，X方向上的阶面33a的长度L1比晶体管20的最小排列周期P短，阶面33b的长度L2比晶体管20的最小排列周期P长。也就是，L1＜P＜L2成立。

以下，对半导体存储装置5的构成进行详细说明。

半导体存储装置5中，设置着沿着Z方向排列的13层的电极膜32。这些电极膜32从下层侧开始依次设为电极膜32c～32o。其中，最下层的电极膜32c是源极侧选择栅极SGS。一个存储区块中，电极膜32c沿着Y方向排列着4片，且连接于相同的晶体管20。从最下层算起的第二个电极膜32d到从最上层算起的第二个电极膜32n是字线WL。一个存储区块中，电极膜32d～32n分别沿着Y方向排列着4片，且分别连接于相同的晶体管20。

最上层的电极膜32o是漏极侧选择栅极SGD。一个存储区块中，电极膜32o沿着Y方向排列着8片，且连接于互不相同的晶体管20。另外，将属于一个存储区块的8片电极膜32o称作电极膜32o1～32o8。Y方向上的漏极侧选择栅极SGD的排列周期是字线WL的排列周期的一半。因此，在某一条字线WL的正上方区域配置着2根漏极侧选择栅极SGD。

半导体存储装置5中，设置着20个晶体管20。将这些晶体管20设为晶体管20c～20v。而且，将晶体管20c的扩散区域22设为扩散区域22c。进而，将触点27、下层配线28、触点42、上层字线43、触点41中的连接于晶体管20c者分别设为触点27c、下层配线28c、触点42c、上层字线43c、触点41c。关于晶体管20d～20v，也相同。

晶体管20c的扩散区域22c利用触点27c、下层配线28c、触点42c而抽出到大致正上方，利用上层字线43c而沿Y方向抽出，呈U字状绕半周，并经由4个触点41c而连接于4片电极膜32c(源极侧选择栅极SGS)。

从晶体管20c观察，晶体管20d配置于Y方向侧。晶体管20d的扩散区域22d利用下层配线28d抽出到扩散区域22c的正上方区域，利用触点42d抽出到正上方，利用上层字线43d绕上层字线43c的外侧半周，并经由4个触点41d连接于4片电极膜32d(字线WL)。

从晶体管20d观察，晶体管20e配置于X方向侧。晶体管20e的扩散区域22e利用下层配线28e抽出到扩散区域22f的正上方区域，利用触点42e抽出到正上方，利用上层字线43e向上层字线43d的反方向绕半周，并经由4个触点41e连接于4片电极膜32e(字线WL)。

从晶体管20e观察，晶体管20f配置于Y方向侧。晶体管20f的扩散区域22f利用触点27f、下层配线28f、触点42f抽出到大致正上方，利用上层字线43f绕上层字线43e的内侧半周，并经由4个触点41f连接于4片电极膜32f(字线WL)。

这样，晶体管20c～20f分别连接于4片电极膜32c～32f。而且，晶体管20c～20f的扩散区域23分别连接于下层配线39。下层配线39大致沿Y方向延伸。下层配线39的Z方向上的位置与下层配线28的Z方向上的位置相同。下层配线39也可将其干线部作为上层配线，该情况下，经由追加的触点而将下层配线39连接于成为干线部的上层配线。

利用与从晶体管20c～20f到电极膜32c～32f的电流路径相同的绕半周的配线图案，晶体管20g～20j分别连接于4片电极膜32g～32j。而且，利用同样绕半周的配线图案，晶体管20k～20n分别连接于4片电极膜32k～32n。

晶体管20o的扩散区域22o利用触点27o、下层配线28o、触点42o抽出到大致正上方，在利用上层字线43o沿Y方向抽出后，沿X方向抽出，并经由1个触点41o而连接于1片电极膜32o2(漏极侧选择栅极SGD)。从Z方向观察，上层字线43o的形状为L字状。

晶体管20p的扩散区域22p利用下层配线28p抽出到扩散区域22o的正上方区域，利用触点42p抽出到正上方，利用上层字线43p呈L字状引绕在上层字线43o的外侧，经由1个触点41p连接于1片电极膜32o1(漏极侧选择栅极SGD)。

利用与从晶体管20o及20p到电极膜32o2及32o1的电流路径相同的L字状的配线图案，晶体管20q的扩散区域22q连接于电极膜32o4，晶体管20r的扩散区域22r连接于电极膜32o3。

利用同样的L字状的配线图案，晶体管20s的扩散区域22s连接于电极膜32o7，晶体管20t的扩散区域22t连接于电极膜32o8。而且，晶体管20u的扩散区域22u连接于电极膜32o5，晶体管20v的扩散区域22v连接于电极膜32o6。

接下来，对本实施方式的效果进行说明。

本实施方式中，晶体管20不仅在X方向上也在Y方向上排列，因而能够缩短晶体管20的配置区域及积层体30的端部30a的X方向上的长度。

本实施方式中的所述以外的构成及效果与所述第1实施方式相同。

(第6实施方式)

接下来，对第6实施方式进行说明。

图16是表示本实施方式的半导体存储装置的积层体的俯视图。

图17是表示本实施方式的半导体存储装置的半导体基板的俯视图。

图18是表示本实施方式的半导体存储装置的剖视图。

如图16～图18所示，本实施方式的半导体存储装置6中，端部30a的阶梯不仅沿着X方向也沿着Y方向形成。沿着X方向的阶梯跨越沿着Z方向排列的全部的电极膜32而形成，在2片电极膜32的每一片形成一个台阶。沿着Y方向的阶梯仅与1片电极膜32对应地形成，相对于该1片电极膜32形成一个台阶。也就是，当将积层体30中沿着Z方向排列的电极膜32的片数设为n时，沿着X方向，在2片电极膜32的每一片形成着(n/2)段台阶，沿着Y方向，仅形成着与1片电极膜32对应的1段台阶。由此，能够在n片电极膜32的全部形成阶面。如果观察端部30a整体，那么配置着比Y方向上相邻的阶面高1段的阶面的区域H的形状从Z方向观察为梳状。

而且，半导体存储装置6中，沿着Y方向排列的多条字线WL向积层体30的X方向两侧每2条地交替抽出。也就是，在将沿着Y方向排列的多条字线WL设为字线WL_A、字线WL_A、字线WL_B、字线WL_B、字线WL_A、字线WL_A…时，在图16～图18所示的端部30a，触点41仅与字线WL_A连接。另一方面，在相反侧的端部30a(未图示)，触点41连接于字线WL_B。

此外，半导体存储装置6中，与所述第5实施方式的半导体存储装置5(参照图13～图15)同样地，晶体管20不仅沿着X方向，也沿着Y方向排列。而且，一个晶体管20的扩散区域22例如连接于2个电极膜32。

而且，在图16～图18所示的端部30a，触点41配置于字线WL_A的正上方区域。另一方面，触点42配置于贯通字线WL_B的位置。因此，上层字线43从字线WL_A的正上方区域延伸到字线WL_B的正上方区域。因此，在上层字线43存在沿Y方向延伸的部分。触点42沿着X方向排成一列。

关于源极侧选择栅极SGS，也与字线WL同样地，向积层体30的X方向两侧每2根地交替抽出。漏极侧选择栅极SGD向积层体30的X方向两侧每4根地交替抽出。

接下来，对本实施方式的效果进行说明。

本实施方式中，积层体30的端部30a，除形成沿着X方向的主阶梯外，也形成沿着Y方向的副阶梯。由此，能够缩短端部30a的X方向上的长度。

而且，本实施方式中，将电极膜32向积层体30的X方向两侧交替地抽出。由此，与将电极膜32向X方向单侧抽出的情况相比，能够将形成于单方的端部30a的正下方区域的晶体管20的个数设为一半。其结果，上层字线43等的布局的制作变得容易。

进而，本实施方式中，触点41配置于字线WL_A的正上方区域，触点42配置于字线WL_B的配置区域。由此，能够有效利用本来为无效空间的字线WL_B的配置区域，而引绕配线。

本实施方式的所述以外的构成及效果与所述第1实施方式相同。

(第7实施方式)

接下来，对第7实施方式进行说明。

图19是表示本实施方式的半导体存储装置的积层体的俯视图。

图20是表示本实施方式的半导体存储装置的半导体基板的俯视图。

图21是表示本实施方式的半导体存储装置的剖视图。

如图19～图21所示，本实施方式的半导体存储装置7与所述第6实施方式的半导体存储装置6(参照图16～图18)相比，在区域H的形状为岛状这一方面有所不同。如所述那样，区域H是配置着比Y方向上相邻的阶面高1段的阶面的区域。

由此，本实施方式中，与第6实施方式相比，Y方向上相邻的晶体管20间，所连接的电极膜32相反。而且，在从积层体30的中央部30b朝向端部30a的方向上，区域H的中央部30b侧的端缘为上升1段的台阶US。然而，台阶US是因加工上的理由而产生的形状，以台阶US为端面的电极膜32与实际发挥功能的电极膜孤立开而被绝缘，并不电气地发挥功能。关于实际发挥功能的电极膜，与其他实施方式同样地，在从中间部30b朝向端部30a的方向上，中途不上升而阶段性地下降。沿着Y方向排列的阶面也可与沿着X方向排列的阶面同样地，形成着多段。

本实施方式中，能够将沿着Y方向排列的字线WL与漏极侧选择栅极SGD在同一工序中形成，从而能够削减工序数。

本实施方式中的所述以外的构成及效果与所述第6实施方式相同。

(第8实施方式)

接下来，对第8实施方式进行说明。

图22是表示本实施方式的半导体存储装置的积层体的俯视图。

图23是表示本实施方式的半导体存储装置的半导体基板的俯视图。

图24是表示本实施方式的半导体存储装置的剖视图。

如图22～图24所示，本实施方式的半导体存储装置8与所述第7实施方式的半导体存储装置6(参照图19～图21)相比，触点41及42的排列不同。

半导体存储装置8中，关于各个源极侧选择栅极SGS及字线WL，连接于沿着Y方向排列的两个阶面的2个触点41与经由上层字线43连接于这些触点41的2个触点42，沿着Y方向排成一列。也就是，X方向上，2个触点41的位置及2个触点42的位置彼此相等。关于漏极侧选择栅极SGD，连接于沿着Y方向排列的两个阶面的4个触点41沿着Y方向排成一列，连接于该4个触点41的4个触点42也沿着Y方向排成一列。也就是，X方向上的4个触点41的位置彼此相等，4个触点42的位置也彼此相等。然而，X方向上，触点41的位置与触点42的位置互不相同。

本实施方式中的所述以外的构成及效果与所述第7实施方式相同。

(第9实施方式)

接下来，对第9实施方式进行说明。

图25是表示本实施方式的半导体存储装置中的形成着晶体管的芯片的俯视图。

图26是表示本实施方式的半导体存储装置中的形成着积层体的芯片的俯视图。

图27是表示本实施方式的半导体存储装置的剖视图。

如图25～图27所示，本实施方式的半导体存储装置9中，2块芯片101及102经由凸块103而贴合。芯片101中设置着积层体30。芯片102中形成着晶体管20。而且，设置于芯片101的电极膜32经由凸块103而连接于形成在芯片102的晶体管20。半导体存储装置9中，图25所示的芯片102与图26所示的芯片101以各自的上表面侧对向的方式贴合。另外，图27表示包含凸块103的中心的剖面，但为了方便说明，也示出下层配线28及触点42。

以下，更详细地进行说明。

芯片101中，例如设置着包含硅的半导体基板11，在半导体基板11上设置着积层体30，以覆盖积层体30的方式设置着层间绝缘膜40。然而，并未在半导体基板11形成着晶体管20，并未在半导体基板11与积层体30之间设置着源极线29(参照图24)。而且，在积层体30的各电极膜32的阶面上设置着触点41，触点41上设置着上层字线43，触点41的上端连接于上层字线43。然而，未设置触点42(参照图24)。在层间绝缘膜40的上层部分设置着焊垫64，露出于层间绝缘膜40的上表面。焊垫64例如由铜形成。上层字线43与焊垫64之间连接着触点63。

本实施方式中，与所述第6实施方式(参照图16～图18)同样地，电极膜32向积层体30的X方向两侧抽出。也就是，沿着Y方向排列的多根源极侧选择栅极SGS及多条字线WL向积层体30的X方向两侧每2根地交替抽出。而且，沿着Y方向排列的多根漏极侧选择栅极SGD向积层体30的X方向两侧每4根地交替抽出。

而且，Y方向上相邻的2根源极侧选择栅极SGS经由触点41连接于共用的上层字线43，经由1个触点63连接于一个焊垫64。而且，Y方向上相邻的2条字线WL经由触点41而连接于共用的上层字线43，经由1个触点63连接于一个焊垫64。然而，Z方向上的位置互不相同的字线WL连接于互不相同的上层字线43。进而，沿着Y方向排列的4根漏极侧选择栅极SGD经由触点41、上层字线43及触点63而连接于互不相同的焊垫64。这样，各电极膜32经由触点41、上层字线43及触点63连接于任一焊垫64。

另一方面，芯片102中，例如设置着包含硅的半导体基板12，在半导体基板12上设置着层间绝缘膜66。在半导体基板12的上层部分内及层间绝缘膜66内形成着晶体管20，沿着X方向及Y方向排列成矩阵状。晶体管20的构成与所述第1实施方式相同。在层间绝缘膜66的上层部分设置着焊垫67。焊垫67例如由铜形成。焊垫67与下层配线28之间连接着触点42。这样，各晶体管20的扩散区域22经由触点27、下层配线28及触点42连接于任一焊垫67。

芯片101与芯片102以焊垫64与焊垫67对向的方式配置，焊垫64与焊垫67之间接合着凸块103。凸块103为由导电性材料构成的凸块，例如，为焊锡球。利用凸块103，焊垫64电连接于焊垫67，并且芯片101机械连结于芯片102。由此，芯片101的电极膜32连接于芯片102的晶体管20的扩散区域22。

X方向上，当将焊垫64的最小排列周期设为P1、晶体管20的最小排列周期设为P2时，X方向上的阶面T的长度由周期P1及周期P2中的任一较大的周期P＝MAX(P1，P2)所决定。配置于区域R1的阶面33a的长度L1比周期P短。而且，配置于区域R2的阶面33b的长度L2比周期P长。也就是，L1＜P＜L2。

接下来，对本实施方式的效果进行说明。

本实施方式中，设置2块芯片101及102，在芯片101形成积层体30，在芯片102形成晶体管20。由此，与在一块芯片形成晶体管20及积层体30的双方的情况相比，制造容易，且制造成本低。

而且，因无需在芯片101内设置触点42，所以能够简化上层字线43的布局。由此，上层字线43的布局的制作变得容易，并且能够抑制伴随配线的微细化的动作速度的降低、消耗电力的增大及可靠性的降低。

本实施方式中的所述以外的构成及效果与所述第1实施方式相同。

(第9实施方式的第1变化例)

接下来，对第9实施方式的第1变化例进行说明。

图28是表示本变化例的半导体存储装置中的形成着晶体管的芯片的俯视图。

图29是表示本变化例的半导体存储装置中的形成着积层体的芯片的俯视图。

图30是表示本变化例的半导体存储装置的剖视图。

如图28～图30所示，本变化例的半导体存储装置9a中，芯片101与芯片102利用导电性的柱104而接合。柱104例如由铜形成，其形状例如为圆柱形。芯片101及芯片102的构成与所述第9实施方式相同。

本变化例中的所述以外的构成及效果与所述第9实施方式相同。

(第9实施方式的第2变化例)

接下来，对第9实施方式的第2变化例进行说明。

图31是表示本变化例的半导体存储装置中的形成着晶体管的芯片的俯视图。

图32是表示本变化例的半导体存储装置中的形成着积层体的芯片的俯视图。

图33是表示本变化例的半导体存储装置的剖视图。

如图31～图33所示，本变化例的半导体存储装置9b中，芯片101与芯片102直接贴合。例如，利用黏接剂或机械手段将芯片101连结于芯片102，芯片101的焊垫64与芯片102的焊垫67接触。焊垫64与焊垫67也可利用导电性的黏接剂而黏接。芯片101及芯片102的构成与所述第9实施方式相同。

本变化例中的所述以外的构成及效果与所述第9实施方式相同。

根据以上说明实施方式及其变化例，能够实现配线的布局容易的半导体存储装置。

另外，在第1、第3、第4、第9实施方式以及第9实施方式的第1及第2变化例中，也可在积层体30的端部30a沿着Y方向形成阶梯。

以上，对本发明的几个实施方式及其变化例进行了说明，但这些实施方式及变化例是作为示例而提示的，并不意图限定发明的范围。这些新颖的实施方式及变化例能够以其他各种形态来实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求所记载的发明及其等价物的范围内。而且，所述实施方式及变化例也能够相互组合而实施。

[符号的说明]

1、2、3、4、5、6、7、8、9、9a、9b 半导体存储装置

10、11、12 半导体基板

10a 上表面

20、20a、20c～20v 晶体管

21 阱

21a 主体区域

22、22c～22v、23 扩散区域

24 栅极绝缘膜

25 栅极电极

26 STI

27、27c～27v 触点

28、28c～28v 下层配线

29 源极线

30 积层体

30a 端部

30b 中央部

31 绝缘膜

32、32c～32n、32o1～32o8 电极膜

33a、33b 阶面

39 下层配线

40 层间绝缘膜

41、41c～41v、42、42c～42v 触点

43、43c～43v 上层字线

44 绝缘膜

46 穿孔触点

47 位线

48 触点

49 上层源极线

50 硅柱

51 芯构件

52 隧穿绝缘膜

53 电荷累积膜

54 阻挡绝缘膜

54a 氧化铝层

54b 氧化硅层

54c 氧化铝层

55 存储膜

56 浮动栅极电极

60 狭缝

63 触点

64 焊垫

66 层间绝缘膜

67 焊垫

101、102 芯片

103 凸块

104 柱

A 区域

D 区域

H 区域

L1 长度

L2 长度

MC 存储单元晶体管

P 最小排列周期

R1、R2 区域

SGD 漏极侧选择栅极

SGS 源极侧选择栅极

US 台阶

WL 字线

Claims (26)

1.一种半导体存储装置，包括：

半导体基板；

多个晶体管，形成于所述半导体基板的上表面，沿着与所述上表面平行的第1方向排列，所述排列的最小周期为第1周期；

积层体，设置于所述半导体基板上；

第1触点；

第2触点；及

第1配线，连接于所述第1触点与所述第2触点之间；且

所述积层体包括：

多片电极膜，沿着上下方向相互隔离地积层；

半导体构件，在所述多个晶体管的除正上方区域外的区域贯通所述多片电极膜；及

电荷累积构件，设置于所述半导体构件与所述多片电极膜的一片之间；

所述积层体中的配置于所述多个晶体管的正上方区域的第1部分的形状为在每个所述电极膜形成着阶面的阶梯状，

在所述第1部分，沿着所述第1方向设定两个第1区域及配置于所述两个第1区域间的第2区域，

在各所述第1区域配置着多个所述阶面，

在所述第2区域配置着一个所述阶面，

配置于所述第2区域的所述阶面的所述第1方向上的长度比所述第1周期长，

配置于所述第1区域的所述阶面的所述第1方向上的长度比所述第1周期短，

所述第1触点的下端在所述阶面连接于所述多片电极膜的一片，

所述第2触点贯通所述积层体，下端连接于所述晶体管的源极、漏极中的一个。

2.根据权利要求1所述的半导体存储装置，其中

所述第1触点配置于所述第1区域，所述第2触点配置于所述第2区域。

3.根据权利要求1或2所述的半导体存储装置，其中

所述第1配线配置于所述积层体上。

4.根据权利要求1或2所述的半导体存储装置，其中

所述第1配线连接于所述第1触点的上端及所述第2触点的上端。

5.根据权利要求1或2所述的半导体存储装置，其中

所述第2区域设定着多个，

所述第1区域与所述第2区域沿着所述第1方向交替地配置。

6.根据权利要求1或2所述的半导体存储装置，其中

所述第1部分的上表面在与所述上下方向及所述第1方向交叉的第2方向上的任意的位置，沿着远离所述半导体构件的所述第1方向，中途不上升而阶段性地下降。

7.根据权利要求1或2所述的半导体存储装置，其中

所述多个电极膜的一个被分割为沿着与所述上下方向及所述第1方向交叉的第2方向排列的多个带状部分，

所述第1触点连接于所述多个带状部分中的第1带状部分，所述第2触点贯通所述多个带状部分中的第2带状部分。

8.根据权利要求7所述的半导体存储装置，其中

所述第1带状部分与所述第2带状部分相邻。

9.根据权利要求7所述的半导体存储装置，其中

所述第1配线具有沿所述第2方向延伸的部分。

10.根据权利要求1或2所述的半导体存储装置，其中

所述多个电极膜的一个被分割为沿着与所述上下方向及所述第1方向交叉的第2方向排列的多个带状部分，

所述多个带状部分连接于相同的所述晶体管。

11.根据权利要求1或2所述的半导体存储装置，其中

所述积层体被分割为沿着与所述上下方向及所述第1方向交叉的第2方向排列的多个带状部分，

在所述第1部分，在所述带状部分间形成着狭缝，

所述晶体管配置于所述狭缝的正下方区域。

12.根据权利要求1或2所述的半导体存储装置，其中

所述多个晶体管也沿着与所述上下方向及所述第1方向交叉的第2方向排列。

13.根据权利要求1或2所述的半导体存储装置，其中

所述阶面也沿着与所述上下方向及所述第1方向交叉的第2方向排列。

14.根据权利要求1或2所述的半导体存储装置，其中

所述多个电极膜的一个被分割为沿着与所述上下方向及所述第1方向交叉的第2方向排列的多个带状部分，

在所述第1部分，所述第1触点连接于一部分所述带状部分。

15.根据权利要求14所述的半导体存储装置，其中

在所述第1部分，所述第1触点连接于相邻的多根所述带状部分，不连接于相邻的其他多根所述带状部分。

16.根据权利要求1或2所述的半导体存储装置，其中

所述第1触点及所述第2触点配置于所述第1方向上相同的位置。

17.根据权利要求1或2所述的半导体存储装置，其还包括第2配线，所述第2配线连接于所述晶体管的源极、漏极中的另一个，且沿与所述上下方向及所述第1方向交叉的第2方向延伸。

18.根据权利要求1或2所述的半导体存储装置，其还包括导电膜，所述导电膜设置于所述半导体基板与所述积层体之间，且连接着所述半导体构件。

19.根据权利要求18所述的半导体存储装置，其中

所述半导体构件连接于所述半导体基板。

20.根据权利要求1或2所述的半导体存储装置，其中

所述电荷累积构件包含硅及氮。

21.根据权利要求1或2所述的半导体存储装置，其中

所述电荷累积构件为导电性。

22.一种半导体存储装置，包括：

第1芯片；及

第2芯片；

所述第1芯片包括：

第1半导体基板；

积层体，设置于所述第1半导体基板上；

第1触点；及

第1焊垫；

所述积层体包括：

多片电极膜，沿着上下方向相互隔离地积层；

半导体构件，贯通所述多片电极膜；及

电荷累积构件，设置于所述半导体构件与所述多片电极膜的一片之间；

所述第1触点将所述多片电极膜的一片连接于所述第1焊垫；

所述第2芯片包括：

第2半导体基板；

多个晶体管，形成于所述第2半导体基板的上表面；

第2焊垫；及

第2触点，将所述晶体管的源极、漏极中的一个连接于所述第2焊垫；

所述第1芯片与所述第2芯片以所述第1焊垫与所述第2焊垫对向的方式配置，

所述第1焊垫连接于所述第2焊垫。

23.根据权利要求22所述的半导体存储装置，其还包括连接于所述第1焊垫与所述第2焊垫之间的凸块。

24.根据权利要求22所述的半导体存储装置，其还包括连接于所述第1焊垫与所述第2焊垫之间的导电性的柱。

25.根据权利要求22所述的半导体存储装置，其中

所述第1焊垫与所述第2焊垫相接。

26.根据权利要求22至25中任一项所述的半导体存储装置，其中

所述积层体的第1方向的端部的形状为在每个所述电极膜形成着阶面的阶梯状，

在所述端部，沿着所述第1方向设定两个第1区域及配置于所述两个第1区域间的第2区域，

在各所述第1区域配置着多个所述阶面，

在所述第2区域配置着一个所述阶面，

配置于所述第2区域的所述阶面的所述第1方向上的长度比所述第1焊垫的所述第1方向上的最小周期与所述多个晶体管的所述第1方向上的最小周期中的较大的周期长，

配置于所述第1区域的所述阶面的所述第1方向上的长度比所述较大的周期短。