CN116784011A - 半导体存储装置 - Google Patents

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Abstract

本发明的半导体存储装置具备第1、第2芯片。第1芯片具备第1区域及第2区域。第1区域具备多个存储单元、多个位线、多个字线及电连接于多个位线的多个第1贴合电极。第2区域具备电连接于多个字线的多个接点及电连接于多个接点的多个第2贴合电极。多个第1贴合电极具备第1方向上相邻的第3贴合电极及第4贴合电极。多个第2贴合电极具备第1方向上相邻的第5贴合电极及第6贴合电极。第3贴合电极的第1方向上的中心位置到第4贴合电极的第1方向上的中心位置的距离，与第5贴合电极的第1方向上的中心位置到第6贴合电极的第1方向上的中心位置的距离于90％～110％的范围内一致。

Description

半导体存储装置
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有一种具备经由多个贴合电极贴合的第1芯片及第2芯片的半导体存储装置。
[背景技术文献]
[专利文献]
专利文献1：日本专利特开2018-026518号公报
发明内容
[发明所要解决的问题]
本实施方式提供一种能够适当制造的半导体存储装置。
[解决问题的技术手段]
一个实施方式的半导体存储装置具备经由多个贴合电极贴合的第1芯片及第2芯片。第1芯片具备第1区域及第2区域。第1区域具备：多个存储单元；多个位线，连接于多个存储单元；多个字线，连接于多个存储单元；及多个第1贴合电极，是多个贴合电极的一部分，电连接于多个位线。第2区域具备：多个接点，电连接于多个字线；及多个第2贴合电极，是多个贴合电极的一部分，电连接于多个接点。多个第1贴合电极具备第1方向上相邻的第3贴合电极及第4贴合电极。多个第2贴合电极具备第1方向上相邻的第5贴合电极及第6贴合电极。第3贴合电极的第1方向上的中心位置到第4贴合电极的第1方向上的中心位置的距离，与第5贴合电极的第1方向上的中心位置到第6贴合电极的第1方向上的中心位置的距离于90％～110％的范围内一致。
附图说明
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
图2是表示存储器系统10的构成例的示意性侧视图。
图3是表示存储器系统10的构成例的示意性俯视图。
图4是表示本实施方式的半导体存储装置的构成例的示意性分解立体图。
图5是表示芯片CM的构成例的示意性仰视图。
图6是表示芯片CM的构成例的示意性仰视图。
图7是表示芯片CP的构成例的示意性俯视图。
图8是与图6的A-A'线对应的示意性剖视图。
图9是与图6的B-B'线对应的示意性剖视图。
图10是图9的一部分构成的示意性放大图。
图11是图5的一部分构成的示意性放大图。
图12是图7的一部分构成的示意性放大图。
图13是用于对第1实施方式的制造方法进行说明的示意性仰视图。
图14是用于对所述制造方法进行说明的示意性剖视图。
图15是用于对所述制造方法进行说明的示意性仰视图。
图16是用于对所述制造方法进行说明的示意性剖视图。
图17是用于对所述制造方法进行说明的示意性剖视图。
图18是用于对所述制造方法进行说明的示意性剖视图。
图19是用于对所述制造方法进行说明的示意性剖视图。
图20是用于对所述制造方法进行说明的示意性仰视图。
图21是用于对所述制造方法进行说明的示意性剖视图。
图22是用于对所述制造方法进行说明的示意性剖视图。
图23是用于对所述制造方法进行说明的示意性剖视图。
图24是用于对所述制造方法进行说明的示意性剖视图。
图25是用于对所述制造方法进行说明的示意性仰视图。
图26是用于对所述制造方法进行说明的示意性剖视图。
图27是用于对所述制造方法进行说明的示意性剖视图。
图28是用于对所述制造方法进行说明的示意性剖视图。
图29是用于对所述制造方法进行说明的示意性剖视图。
图30是用于对所述制造方法进行说明的示意性仰视图。
图31是用于对所述制造方法进行说明的示意性剖视图。
图32是用于对所述制造方法进行说明的示意性剖视图。
图33是用于对所述制造方法进行说明的示意性剖视图。
图34是用于对所述制造方法进行说明的示意性剖视图。
图35是表示第2实施方式的芯片CM'的构成例的示意性仰视图。
图36是表示第2实施方式的芯片CP'的构成例的示意性俯视图。
图37是用于对第2实施方式的制造方法进行说明的示意性仰视图。
图38是用于对所述制造方法进行说明的示意性仰视图。
图39是表示其它实施方式的芯片CM”的构成例的示意性仰视图。
图40是表示其它实施方式的芯片CP”的构成例的示意性仰视图。
图41是用于对其它实施方式的制造方法进行说明的示意性仰视图。
图42是表示其它实施方式的存储晶粒MD'的构成例的示意性剖视图。
具体实施方式
接着，参考附图，详细地说明实施方式的半导体存储装置。另外，以下实施方式只为一例，并非想要限定本发明而表示的。此外，以下附图是示意性的，为方便说明起见，有省略一部分构成等的情况。此外，有对多个实施方式共通的部分标注同一符号，省略说明的情况。
此外，在本说明书中，在提到“半导体存储装置”的情况下，有时意指存储器晶粒，有时意指存储器芯片、存储卡、SSD(Solid State Drive：固态驱动器)等包含控制器晶粒的存储器系统。此外，有时也意指智能手机、平板终端、个人计算机等包含主计算机的构成。
此外，本说明书中，在提到第1构成“电连接”于第2构成的情况下，可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体构件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
此外，本说明书中，在提到第1构成连接于第2构成及第3构成“之间”的情况下，也有意指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成的情况。
此外，本说明书中，在提到电路等使2条配线等“导通”的情况下，例如，有时意指所述电路包含晶体管等，所述晶体管等设置于2条配线之间的电流路径，所述晶体管等为接通(ON)状态。
此外，在本说明书中，将相对于衬底的正面平行的指定方向称为X方向，将相对于衬底的正面平行、且与X方向垂直的方向称为Y方向，将相对于衬底的正面垂直的方向称为Z方向。
此外，在本说明书中，有时将沿着指定面的方向称为第1方向，将沿着所述指定面与第1方向交叉的方向称为第2方向，将与所述指定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可以与X方向、Y方向、Z方向的任一个对应，也可以不对应。
此外，在本说明书中使用“上”或“下”等表述的情况下，例如，可以将存储器晶粒所含的2片半导体衬底中设置着接合垫电极者设为上侧的半导体衬底，将未设置接合垫电极者设为下侧的半导体衬底。此外，在提到存储器晶粒所含的构成的情况下，例如，也可将沿着所述Z方向靠近上侧的半导体衬底的方向称为上，将沿着Z方向靠近下侧的半导体衬底的方向称为下。此外，在就某构成提到下表面或下端的情况下，可以意指所述构成的下侧的半导体衬底侧的面或端部，在提到上表面或上端的情况下，也可以意指所述构成的上侧的半导体衬底侧的面或端部。此外，也可以将与X方向或Y方向交叉的面称为侧面等。
[第1实施方式]
[存储器系统10]
图1是表示第1实施方式的存储器系统10的构成的示意性框图
存储器系统10根据从主计算机20发送的信号，进行用户数据的读出、写入、抹除等。存储器系统10是例如存储器芯片、存储卡、SSD或其它能够存储用户数据的系统。存储器系统10具备存储用户数据的多个存储器晶粒MD、与连接于这些多个存储器晶粒MD及主计算机20的控制器晶粒CD。控制器晶粒CD例如具备处理器、RAM(Random Access Memory：随机存取存储器)等，进行逻辑地址与实体地址的转换、位错误检测/校正、垃圾收集(压缩)、损耗均衡等处理。
图2是表示本实施方式的存储器系统10的构成例的示意性侧视图。图3是表示所述构成例的示意性俯视图。为方便说明起见，在图2及图3中省略一部分构成。
如图2所示，本实施方式的存储器系统10具备：安装衬底MSB；多个存储器晶粒MD，积层于安装衬底MSB；及控制器晶粒CD，积层于存储器晶粒MD。在安装衬底MSB的上表面中的Y方向的端部区域，设置着接合垫电极PX，其它一部分区域经由粘接剂等粘接于存储器晶粒MD的下表面。于存储器晶粒MD的上表面中的Y方向的端部区域，设置着接合垫电极PX，其它区域经由粘接剂等粘接于其它存储器晶粒MD或控制器晶粒CD的下表面。在控制器晶粒CD的上表面中的Y方向的端部的区域，设置着接合垫电极PX。
如图3所示，安装衬底MSB、多个存储器晶粒MD、及控制器晶粒CD各自具备于X方向排列的多个接合垫电极PX。设置于安装衬底MSB、多个存储器晶粒MD、及控制器晶粒CD的多个接合垫电极PX分别经由接合线B相互连接。
另外，图2及图3所示的构成只是例示，能够适当调整具体构成。例如，在图2及图3所示的例子中，在多个存储器晶粒MD上积层控制器晶粒CD，且这些构成通过接合线B连接。在这种构成中，多个存储器晶粒MD及控制器晶粒CD包含于一个封装内。然而，控制器晶粒CD也可以包含于与存储器晶粒MD不同的封装内。此外，多个存储器晶粒MD及控制器晶粒CD也可以经由贯通电极等而非接合线B相互连接。
[存储器晶粒MD的构造]
图4是表示本实施方式的半导体存储装置的构成例的示意性分解立体图。如图4所示，存储器晶粒MD具备包含存储单元阵列MCA的芯片CM、与包含外围电路的芯片CP。
在芯片CM的上表面设置着多个接合垫电极PX。此外，在芯片CM的下表面设置着多个贴合电极PI1。此外，在芯片CP的上表面设置着多个贴合电极PI2。以下，关于芯片CM，将设置多个贴合电极PI1的面称为正面，将设置多个接合垫电极PX的面称为背面。此外，关于芯片CP，将设置多个贴合电极PI2的面称为正面，将正面的相反侧的面称为背面。在图示的例子中，芯片CP的正面设置于比芯片CP的背面上方，芯片CM的背面设置于比芯片CM的正面上方。
芯片CM及芯片CP以芯片CM的正面与芯片CP的正面对向的方式配置。多个贴合电极PI1分别与多个贴合电极PI2对应设置，配置于能够与多个贴合电极PI2贴合的位置。贴合电极PI1与贴合电极PI2将芯片CM与芯片CP贴合，且作为用于使它们电导通的贴合电极发挥功能。
另外，在图4的例子中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图5是表示芯片CM的构成例的示意性仰视图。图6是表示芯片CM的构成例的示意性仰视图，表示出比设置着多个贴合电极PI1的芯片CM的正面内部的构造。图7是表示芯片CP的构成例的示意性俯视图。图8是与图6的A-A'线对应的示意性剖视图。图9是与图6的B-B'线对应的示意性剖视图。图10是图9的一部分构成的示意性放大图。图11是图5的一部分构成的示意性放大图。图12是图7的一部分构成的示意性放大图。
另外，于图11图示出多个贴合电极PI1。此外，于图11，以虚线图示出贴合于这些多个贴合电极PI1的贴合电极PI2。此外，于图11的一部分区域，图示出后述的配线151。
此外，于图12图示出多个贴合电极PI2。此外，于图12，以虚线图示出贴合于这些多个贴合电极PI2的贴合电极PI1。此外，于图12的一部分区域，图示出后述的配线241。
[芯片CM的构造]
芯片CM例如如图6所示，具备于X及Y方向排列的4个存储单元阵列区域RMCA。存储单元阵列区域RMCA具备：存储器孔区域RMH，设置存储器；与接线区域RHU，相对于存储器孔区域RMH，设置于X方向的一侧(例如图6的左侧)及另一侧(例如图6的右侧)。此外，芯片CM具备相对于这些4个存储单元阵列区域RMCA设置于Y方向的一侧(例如图6的下侧)的外围区域Rp。外围区域RP具备于X方向排列的多个输入输出电路区域RIO。此外，于芯片CM的四边设置着边缘区域RE。
另外，在图示的例子中，接线区域RHU相对于存储器孔区域RMH设置于X方向的一侧及另一侧。然而，这种构成只是例示，能够适当调整具体构成。例如，接线区域RHU也可以设置于存储单元阵列区域RMCA的X方向的中央位置或中央附近的位置。
芯片CM例如如图8及图9所示，具备：基体层LSB；存储单元阵列层LMCA，设置于基体层LSB的下方；及多个配线层140、150、160，设置于存储单元阵列层LMCA的下方。
[芯片CM的基体层LSB的构造]
例如如图8所示，基体层LSB具备：半导体层100；绝缘层101，设置于半导体层100的上表面；及绝缘层102，设置于绝缘层101的上表面。此外，例如如图9所示，于输入输出电路区域RIO，设置着设置于绝缘层101与绝缘层102之间的接合垫电极PX。
半导体层100是例如注入了磷(P)等N型杂质或硼(B)等P型杂质的硅(Si)等半导体层。另外，也可以在半导体层100与绝缘层101之间，例如设置钨(W)等金属或硅化钨(WSi)等硅化物。另外，半导体层100设置于X方向或Y方向上彼此隔开的多个区域。例如，半导体层100分别设置于与参考图6说明的4个存储单元阵列区域RMCA对应的4个区域。
绝缘层101是例如包含氧化硅(SiO2)等绝缘材料的绝缘层。绝缘层101例如如图8及图9所示，遍及全面地覆盖半导体层100的上表面及侧面、以及存储单元阵列层LMCA所含的氧化硅(SiO2)等的绝缘层103的上表面。
绝缘层102是例如包含聚酰亚胺等绝缘材料的钝化层。
接合垫电极PX例如包含铝(Al)等导电性材料。接合垫电极PX例如如图9所示，具备：外部连接区域104，介隔绝缘层101设置于半导体层100的上表面；及内部连接区域105，设置于存储单元阵列层LMCA所含的绝缘层103的上表面。
外部连接区域104是连接于接合线B(图2、图3)的区域。于绝缘层102中的与外部连接区域104对应的部分中的至少一部分，设置着开口。外部连接区域104经由所述开口，于存储器晶粒MD的外侧的区域露出。
内部连接区域105是连接于存储单元阵列层LMCA所含的接点112的区域。另外，内部连接区域105设置于比外部连接区域104下方。
[芯片CM的存储单元阵列层LMCA的构造]
例如如图9所示，于存储单元阵列层LMCA的存储单元阵列区域RMCA，设置着存储单元阵列MCA。存储单元阵列MCA具备于Y方向排列的多个存储器区块BLK、与分别设置于这些多个存储器区块BLK之间的氧化硅(SiO2)等区块间绝缘层106。
存储器区块BLK的包含于存储器孔区域RMH的部分，具备于Z方向排列的多个导电层110、于Z方向延伸的多个半导体层120、及分别设置于多个导电层110及多个半导体层120之间的多个栅极绝缘膜130(图10)。
导电层110例如如图8所示，是于X方向延伸的大致板状的导电层。导电层110也可以包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。此外，导电层110例如也可以包含含磷(P)或硼(B)等杂质的多晶硅等。在于Z方向排列的多个导电层110之间，设置着氧化硅(SiO2)等的绝缘层111。这些多个导电层110例如作为字线及连接于其的多个存储单元的栅极电极等发挥功能。
半导体层120例如作为多个存储单元的通道区域等发挥功能。半导体层120例如是多晶硅(Si)等的半导体层。半导体层120例如具有大致圆柱状的形状。此外，半导体层120的外周面分别由导电层110包围，与导电层110对向。
于半导体层120的下端部，设置着包含磷(P)等N型杂质的未图示的杂质区域。所述杂质区域经由接点121及接点122连接于位线BL。
于半导体层120的上端部，设置着包含磷(P)等N型杂质或硼(B)等P型杂质的未图示的杂质区域。所述杂质区域连接于半导体层100。
栅极绝缘膜130(图10)具有覆盖半导体层120的外周面的大致有底圆筒状的形状。栅极绝缘膜130具备积层于半导体层120及导电层110之间的隧道绝缘膜131、电荷累积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133是例如氧化硅(SiO2)等的绝缘膜。电荷累积膜132是例如氮化硅(Si3N4)等能够累积电荷的膜。隧道绝缘膜131、电荷累积膜132、及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面于Z方向延伸。
另外，于图10表示栅极绝缘膜130具备氮化硅等的电荷累积膜132的例子。然而，栅极绝缘膜130例如也可以具备包含N型或P型杂质的多晶硅等的浮动栅极。
存储器区块BLK的包含于接线区域RHU的部分例如如图8所示，具备于Z方向排列的多个导电层110的X方向上的端部、及于Z方向延伸的多个接点112。
导电层110于接线区域RHU中形成大致阶梯状的构造。也就是说，设置于越下方的导电层110，端部的X方向的位置越靠近存储器孔区域RMH，设置于越上方的导电层110，端部的X方向的位置离存储器孔区域RMH越远。
接点112例如包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。接点112例如具有大致圆柱状的形状。多个接点112的上端分别连接于不同的导电层110。此外，多个接点112的下端分别连接于不同的配线141。
此外，存储单元阵列层LMCA的输入输出电路区域RIO例如如图9所示，具备于Z方向延伸的多个接点112。这些多个接点112的上端如上所述，分别连接于接合垫电极PX的内部连接区域105的下表面。此外，多个接点112的下端分别连接于配线141。
[芯片CM的配线层140、150、160的构造]
配线层140包含多条配线141。这些多条配线141例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。另外，多条配线141中的一部分作为位线BL发挥功能。位线BL例如如图8所示排列于X方向，如图9所示于Y方向延伸。此外，这些多个位线BL分别连接于多个半导体层120。
配线层150包含多条配线151。这些多条配线151例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。
配线层160包含多个贴合电极PI1。这些多个贴合电极PI1例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。
这里，如图11所示，多个贴合电极PI1遍及芯片CM的正面(下表面)全体，于X方向及Y方向矩阵状排列。此外，在图11的例子中，贴合电极PI1于X方向以排列周期PXP排列，于Y方向以排列周期PYP排列。此外，在图11的例子中，贴合电极PI1的X方向的宽度为宽度WXP1，贴合电极PI1的Y方向的宽度为宽度WYP1。另外，于图11，虽例示出设置于存储器孔区域RMH及接线区域RHU的贴合电极PI1，但如图5所例示，即使于其以外的区域(外围区域RP及边缘区域RE)，也以同样的样式设置着多个贴合电极PI1。
另外，贴合电极PI1的X方向的排列周期PXP、Y方向的排列周期PYP、X方向的宽度WXP1、及Y方向的宽度WYP1的偏差，例如可以相对于各自的平均值，落在90％～110％的范围内。
此外，例如于图11，将设置于存储器孔区域RMH的贴合电极PI1的XY平面的中心位置(图像上的重心位置)表示为点pMH。此外，于图11，将与X方向上相邻的2个贴合电极PI1对应的2个点pMH之间的距离表示为距离dMH。此外，例如于图11，将设置于接线区域RHU的贴合电极PI1的XY平面的中心位置(图像上的重心位置)表示为点pHU。此外，于图11，将与X方向上相邻的2个贴合电极PI1对应的2个点pHU之间的距离表示为距离dHU。这里，距离dMH与距离dHU例如可以在90％～110％的范围内一致。
另外，这种关系不仅对X方向上相邻的2个贴合电极PI1成立，对Y方向上相邻的2个贴合电极PI1也成立。此外，这种关系不仅在设置于存储器孔区域RMH的贴合电极PI1与设置于接线区域RHU的贴合电极PI1之间成立，在这些贴合电极PI1、与设置于外围区域RP及边缘区域RE的贴合电极PI1之间也成立。
此外，如图11所示，多条配线151遍及芯片CM的正面(下表面)全体，全部于X方向延伸。另外，在图11中，省略一部分配线151。此外，在图11的例子中，配线151于Y方向以排列周期PY151排列。配线151的Y方向的排列周期PY151为贴合电极PI1的Y方向的排列周期PYP的1/n(n是1以上的整数)。此外，在图11的例子中，配线151的Y方向的宽度为宽度WY151。另外，于图11，例示出设置于存储器孔区域RMH及接线区域RHU的配线151，但即使于其以外的区域(外围区域RP及边缘区域RE)，也以同样的样式设置着多条配线151。
另外，配线151的Y方向的排列周期PY151、及Y方向的宽度WY151的偏差，例如可以相对于各自的平均值，落在90％～110％的范围内。
另外，设置于存储器孔区域RMH的多个贴合电极PI1及多条配线151中的至少一部分，经由接点121、122连接于位线BL(图8)。
此外，设置于接线区域RHU的多个贴合电极PI1及多条配线151中的至少一部分，经由接点112连接于导电层110(图8)。
此外，设置于输入输出电路区域PIO的多个贴合电极PI1及多条配线151中的至少一部分，经由接点112连接于接合垫电极PX(图9)。
[芯片CP的构造]
芯片CP例如如图7所示，具备设置于与4个存储单元阵列区域RMCA(图6)对应的位置的4个电路区域RPC。电路区域RPC具备：感测放大器模块区域RSAM，设置于与存储器孔区域RMH(图6)的一部分对应的位置；及行解码器区域RRD，设置于与2个接线区域RHU对应的位置。此外，芯片CP具备与芯片CM的外围区域RP(图6)对应设置的外围区域RP、及与芯片CM的边缘区域RE对应设置的边缘区域RE。
此外，芯片CP例如如图8及图9所示，具备：半导体衬底200；晶体管层LTR，设置于半导体衬底200的上方；及多条配线层220、230、240、250，设置于晶体管层LTR的上方。
[芯片CP的半导体衬底200的构造]
半导体衬底200是例如包含含硼(B)等P型杂质的P型硅(Si)的半导体衬底。于半导体衬底200的正面设置着半导体衬底区域200S与绝缘区域200I。
[芯片CP的晶体管层LTR的构造]
于半导体衬底200的上表面介隔绝缘层200G设置着电极层210。电极层210包含与半导体衬底200的正面对向的多个电极211。此外，半导体衬底200的各区域及包含于电极层210的多个电极211分别连接于接点201。
半导体衬底200的半导体衬底区域200S作为构成外围电路的多个晶体管Tr的通道区域等发挥功能。
电极层210所含的多个电极211分别作为构成外围电路的多个晶体管Tr的栅极电极等发挥功能。电极211例如具备：包含磷(P)等N型杂质或硼(B)等P型杂质的多晶硅(Si)等的半导体层、与设置于所述半导体层的上表面的钨(W)等金属层。
接点201于Z方向延伸，下端连接于半导体衬底200或电极211的上表面。接点201例如也可以包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜。
另外，设置于半导体衬底200的多个晶体管Tr分别构成外围电路的一部分。
例如，设置于行解码器区域RRD(图7)的多个晶体管Tr，构成将电压选择性地传送到多个导电层110中的任一个的行解码器的一部分。构成行解码器的多个晶体管Tr中的一部分，作为不经由其它晶体管Tr而连接于导电层110的字线开关发挥功能。
此外，例如，设置于感测放大器模块区域RSAM(图7)的多个晶体管Tr测定多个位线BL的电压或电流，并且，构成将电压选择性地传送到多个位线BL中的任一个的感测放大器模块的一部分。构成感测放大器模块的多个晶体管Tr中的一部分作为不经由其它晶体管Tr而连接于位线BL的位线开关发挥功能。
此外，例如，设置于输入输出电路区域RIO(图7)的多个晶体管Tr作为经由多个接合垫电极PX的一部分，进行用户数据、指令数据或地址数据的输入输出的输入输出电路发挥功能。构成输入输出电路的多个晶体管Tr中的一部分，作为不经由其它晶体管Tr而连接于接合垫电极PX的上拉电路的一部分、下拉电路的一部分、或比较器的一部分发挥功能。
[芯片CP的配线层220、230、240、250的构造]
配线层220、230、240、250所含的多条配线，例如电连接于晶体管层LTR中的构成及芯片CM中的构成的至少一个。
配线层220包含多条配线221。这些多条配线221例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。
配线层230包含多条配线231。这些多条配线231例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。
配线层240包含多条配线241。这些多条配线241例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。
配线层250包含多个贴合电极PI2。这些多个贴合电极PI2例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。
这里，如图12所示，多个贴合电极PI2遍及芯片CP的正面(上表面)全体，于X方向及Y方向矩阵状排列。此外，在图12的例子中，贴合电极PI2于X方向以排列周期PXP排列，于Y方向以排列周期PYP排列。此外，在图12的例子中，贴合电极PI2的X方向的宽度为宽度WXP2，贴合电极PI2的Y方向的宽度为宽度WYP2。贴合电极PI2的X方向的宽度WXP2大于贴合电极PI1的X方向的宽度WXP1。此外，贴合电极PI2的Y方向的宽度WYP2大于贴合电极PI1的Y方向的宽度WYP1。另外，于图12，虽然例示出设置于感测放大器模块区域RSAM及行解码器区域RRD的贴合电极PI2，但如图7所例示，即使于其以外的区域(外围区域RP及边缘区域RE)，也以同样的样式设置着多个贴合电极PI2。
另外，贴合电极PI2的X方向的宽度WXP2及Y方向的宽度WYP2的偏差例如可以相对于各自的平均值，落在90％～110％的范围内。
此外，例如于图12，将设置于感测放大器模块区域RSAM的贴合电极PI2的XY平面的中心位置(图像上的重心位置)表示为点pSAM。此外，于图12，将与X方向上相邻的2个贴合电极PI2对应的2个点pSAM之间的距离表示为距离dSAM。此外，例如于图12，将设置于行解码器区域RRD的贴合电极PI2的XY平面的中心位置(重心位置)表示为点pRD。此外，于图12，将与X方向上相邻的2个贴合电极PI2对应的2个点pRD之间的距离，表示为距离dRD。这里，距离dSAM与距离dRD例如可以于90％～110％的范围内一致。
另外，这种关系不仅对X方向上相邻的2个贴合电极PI2成立，对Y方向上相邻的2个贴合电极PI2也成立。此外，这种关系不仅在设置于感测放大器模块区域RSAM的贴合电极PI2与设置于行解码器区域RRD的贴合电极PI2之间成立，在这些贴合电极PI2、与设置于外围区域RP及边缘区域RE的贴合电极PI2之间也成立。
此外，如图12所示，多条配线241遍及芯片CP的正面(上表面)整体，全部于X方向延伸。另外，在图12中，省略一部分配线241。此外，在图12的例子中，配线241于Y方向以排列周期PY241排列。配线241的Y方向的排列周期PY241是贴合电极PI2的Y方向的排列周期PYP的1/m(m为1以上的整数)。此外，在图12的例子中，配线241的Y方向的宽度为宽度WY241。另外，于图12，虽然例示出设置于感测放大器模块区域RSAM及行解码器区域RRD的配线241，但即使于其以外的区域(外围区域RP及边缘区域RE)，也以同样的样式设置着多条配线241。
另外，配线241的Y方向的排列周期PY241、及Y方向的宽度WY241的偏差例如可以相对于各自的平均值，落在90％～110％的范围内。
另外，设置于感测放大器模块区域RSAM的多个贴合电极PI2中的至少一部分，连接于构成感测放大器模块的晶体管Tr。
此外，设置于行解码器区域RRD的多个贴合电极PI2中的至少一部分，连接于作为字线开关发挥功能的晶体管Tr。
此外，设置于输入输出电路区域RIO的多个贴合电极PI2中的至少一部分，连接于构成输入输出电路的晶体管Tr。
[存储器晶粒MD的制造方法]
接着，参考图13～图34，对存储器晶粒MD的制造方法进行说明。图13是用于说明所述制造方法的示意性仰视图。图14、图16～图19、图21～图24、图26～图29、及图31～图34是用于说明所述制造方法的示意性仰视图，表示出与图9对应的部分。图15及图20是用于说明所述制造方法的示意性仰视图，表示出与图11对应的部分。图25及图30是用于说明所述制造方法的示意性仰视图，表示出与图12对应的部分。
于图13，例示出用于制造芯片CM的晶圆WM。于晶圆WM的半导体衬底100A，设置着于X方向或Y方向延伸的多条切割线DL。此外，通过这些多条切割线DL划分的各区域成为存储器晶粒区域RMD。
在所述制造方法中，例如如图14所示，于半导体衬底100A上形成存储单元阵列MCA、接点112及配线层140。
接着，例如如图15及图16所示，于与多条配线151(图9)对应的位置形成沟槽151A。所述步骤例如通过光刻及蚀刻进行。另外，如图15所示，沟槽151A包含切割线DL上在内，以均一密度遍及晶圆WM的正面全体而形成。
接着，例如如图17所示，于晶圆WM的正面形成导电层150A。所述步骤例如通过溅镀等进行。
接着，例如如图18所示，保留形成于沟槽151A内的部分，去除导电层150A。通过所述步骤，形成多条配线151。所述步骤例如通过CMP(Chemical Mechaniacal Polishing：化学机械抛光)等进行。
接着，例如如图19所示，形成覆盖多条配线151的正面的绝缘层等。所述步骤例如通过CVD(Chemical Vapor Deposition：化学气相沉积)等进行。
接着，例如如图20及图21所示，于与多个贴合电极PI1(图9)对应的位置形成沟槽161A。所述步骤例如通过光刻及蚀刻进行。另外，如图20所示，沟槽161A包含切割线DL上在内，以均一密度遍及晶圆WM的正面全体而形成。
接着，例如如图22所示，于晶圆WM的正面形成导电层160A。所述步骤例如通过溅镀等进行。
接着，例如如图23所示，保留形成于沟槽161A内的部分，去除导电层160A。通过所述步骤形成多个贴合电极PI1。所述步骤例如通过CMP等进行。
于图24，例示出用于制造芯片CP的晶圆WP。
于所述制造方法中，例如如图24所示，于半导体衬底200A上形成晶体管层LTR、配线层220及配线层230。
接着，例如如图25及图26所示，于与多条配线241(图9)对应的位置形成沟槽241A。所述步骤例如通过光刻及蚀刻进行。另外，如图25所示，沟槽241A包含切割线DL在内，以均一密度遍及晶圆WP的正面全体而形成。
接着，例如如图27所示，于晶圆WP的正面形成导电层240A。所述步骤例如通过溅镀等进行。
接着，例如如图28所示，保留形成于沟槽241A内的部分，去除导电层240A。通过所述步骤，形成多条配线241。所述步骤例如通过CMP等进行。
接着，例如如图29所示，形成覆盖多条配线241的正面的绝缘层等。所述步骤例如通过CVD等进行。
接着，例如如图30及图31所示，于与多个贴合电极PI2(图9)对应的位置形成沟槽251A。所述步骤例如通过光刻及蚀刻进行。另外，如图30所示，沟槽251A包含切割线DL上在内，以均一密度遍及晶圆WP的正面全体而进行。
接着，例如如图32所示，于晶圆WP的正面形成导电层250A。所述步骤例如通过溅镀等进行。
接着，例如如图33所示，保留形成于沟槽251A内的部分，去除导电层250A。通过所述步骤形成多个贴合电极PI2。所述步骤例如通过CMP等进行。
参考图23说明的步骤及参考图33说明的步骤结束后，例如如图34所示，将晶圆WM与晶圆WP贴合。于所述贴合步骤中，例如，通过将晶圆WM朝向晶圆WP按压而使晶圆WM密接于晶圆WP，进行热处理等。由此，经由贴合电极PI1及贴合电极PI2，将晶圆WM贴合于晶圆WP。
随后，于晶圆WM的背面(上表面)形成参考图9说明的接合垫电极PX等。此外，将晶圆WM及晶圆WP沿着切割线DL(图13)分断。由此，形成存储器晶粒MD。
[效果]
例如于参考图18说明的步骤中，通过CMP等方法去除导电层150A的一部分。在这种步骤中，在晶圆WM正面中的沟槽151A的密度不均一的情况下，有高密度配置着沟槽151A的区域被大幅研削，并于晶圆WM的正面形成凹凸的情况。
此外，例如于参考图23说明的步骤中，通过CMP等方法去除导电层160A的一部分。在这种步骤中，在晶圆WM正面中的沟槽161A的密度不均一的情况下，有高密度配置着沟槽161A的区域被大幅研削，并于晶圆WM的正面形成凹凸的情况。
这里，如参考图34所说明，在存储器晶粒MD的制造步骤中，将晶圆WM与晶圆WP贴合。然而，例如在存储器孔区域RMH中的沟槽151A，161A的密度大于接线区域RHU中的沟槽151A，161A的密度的情况下，设置于存储器孔区域RMH的贴合电极PI1距离设置于感测放大器模块区域RSAM的贴合电极PI2较远，有难以将这些适当地贴合的情况。
因此，在本实施方式中，如参考图15及图20所说明，遍及晶圆WM正面全体，以均一密度形成沟槽151A，161A。根据这种方法，抑制于晶圆WP的正面形成凹凸，能够适当地制造存储器晶粒MD。
此外，在本实施方式中，如参考图25及图30所说明，遍及晶圆WP正面全体，以均一密度形成沟槽241A，251A。根据这种方法，抑制于晶圆WP的正面形成凹凸，能够适当地制造存储器晶粒MD。
此外，在本实施方式中，如参考图12所说明，贴合电极PI2的X方向的宽度WXP2大于贴合电极PI1的X方向的宽度WXP1。此外，贴合电极PI2的Y方向的宽度WYP2大于贴合电极PI1的Y方向的宽度WYP1。根据这种方法，于参考图34进行说明的步骤中，确保晶圆WM与晶圆WP在X方向及Y方向的对位偏移的余裕，能够更适当地制造存储器晶粒MD。
[第2实施方式]
接着，参考图35及图36，对第2实施方式的半导体存储装置进行说明。图35是表示芯片CM'的构成例的示意性仰视图。图36是表示芯片CP'的构成例的示意性俯视图。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样构成。但，第2实施方式的半导体存储装置具备芯片CM'(图35)代替芯片CM。此外，第2实施方式的半导体存储装置具备芯片CP'(图36)代替芯片CP。
第2实施方式的芯片CM'基本上与第1实施方式的芯片CM同样构成。但是，如图35所示，未于芯片CM'的边缘区域RE设置贴合电极PI1。
第2实施方式的芯片CP'基本上与第1实施方式的芯片CP同样构成。但是，如图36所示，未于芯片CP'的边缘区域RE设置贴合电极PI2。
第2实施方式的半导体存储装置的制造方法基本上与第1实施方式的半导体存储装置的制造方法相同。
但是，如参考图15所说明，于第1实施方式的半导体存储装置的制造方法中，沟槽151A形成于切割线DL上。另一方面，如图37所示，于第2实施方式的半导体存储装置的制造方法中，沟槽151A未形成于切割线DL上。
此外，如参考图20所说明，于第1实施方式的半导体存储装置的制造方法中，沟槽161A形成于切割线DL上。另一方面，如图38所示，于第2实施方式的半导体存储装置的制造方法中，沟槽161A未形成于切割线DL上。
另外，虽然省略图示，但于第2实施方式的半导体存储装置的制造方法中，于与图30对应的步骤中，未于切割线DL上形成沟槽241A。此外，于与图30对应的步骤中，未于切割线DL上形成沟槽251A。
这里，于第1实施方式的半导体存储装置的制造方法中，于切割线DL上形成配线151、241及贴合电极PI1、PI2。在这种情况下，于切割时，有设置于切割线DL上的配线151、241及贴合电极PI1、PI2的碎片飞散的情况。这里，例如，在配线151、241及贴合电极PI1、PI2包含铜(Cu)等的情况下，有存储器晶粒MD被配线151、241及贴合电极PI1、PI2的碎片污染的情况。
因此，于第2实施方式的半导体存储装置的制造方法中，未于切割线DL上形成配线151、241及贴合电极PI1、PI2。由此，能够抑制如上所述的存储器晶粒的污染。
此外，于第2实施方式的半导体存储装置的制造方法中，于参考图18、图23、图28及图33说明的步骤中，较切割线DL更大幅地研削存储器晶粒区域RMD，而担心于晶圆WM的正面形成凹凸。
因此，于第2实施方式的半导体存储装置的制造方法中，与第1实施方式的半导体存储装置同样，使贴合电极PI2的X方向的宽度WXP2大于贴合电极PI1的X方向的宽度WXP1。此外，使贴合电极PI2的Y方向的宽度WYP2大于贴合电极PI1的Y方向的宽度WYP1。
根据这种方法，能够使形成于晶圆WM的正面的凹凸的样式、与形成于晶圆WP的正面的凹凸的样式不同。由此，能够将形成于晶圆WM的正面的多个贴合电极PI1、与形成于晶圆WP的正面的多个贴合电极PI2相对较适当地贴合。
[其它实施方式]
以上，已对第1实施方式及第2实施方式的半导体存储装置进行说明。然而，这种构成只是例示，能够适当调整具体构成。
例如，于第1实施方式的半导体存储装置中，如参考图5及图7所说明，于边缘区域RE全体设置着贴合电极PI1、PI2。此外，于第2实施方式的半导体存储装置中，如参考图35及图36所说明，未于边缘区域RE全体设置贴合电极PI1、PI2。然而，这种构成只是例示，能够适当变更具体构成。
例如，于图39及图40，例示于边缘区域RE的一部分设置贴合电极PI1、PI2、且于边缘区域RE的一部分未设置贴合电极PI1、PI2的构成。另外，在图39及图40的例子中，于边缘区域RE中的设置于存储器晶粒MD的Y方向的一侧未设置贴合电极PI1、PI2，而于其以外的区域设置着贴合电极PI1、PI2。然而，这种构成只是例示，能够适当变更具体构成。于制造这种构成时，例如，如图41所示，能够考虑于一部分切割线DL上设置贴合电极PI1、PI2、于一部分切割线DL上未设置贴合电极PI1、PI2。
此外，例如，于第1实施方式的半导体存储装置中，于边缘区域RE设置着配线151、241。此外，例如，于第2实施方式的半导体存储装置中，未于边缘区域RE设置配线151、241。然而，这种构成只是例示，能够适当变更具体构成。例如，于第1实施方式的半导体存储装置中，也可以从边缘区域RE省略配线151及配线241中的至少一个，于第2实施方式的半导体存储装置中，也可以于边缘区域RE设置配线151及配线241中的至少一个。
此外，例如，于第1实施方式及第2实施方式中，配线151、241全部于X方向延伸。然而，这种构成只是例示，能够适当变更具体构成。例如，于第1实施方式或第2实施方式的半导体存储装置中，能够将配线151及配线241中的至少一个设为于Y方向延伸的配线。
此外，例如，于第1实施方式及第2实施方式中，2片芯片(例如芯片CM及芯片CP)经由贴合电极贴合。然而，这种构成只是例示，能够适当变更具体构成。
例如，图42所例示的存储器晶粒MD'具备相互连接的3片芯片CP、CM1、CM2。芯片CM1、CM2与芯片CM或芯片CM'几乎同样地构成。但是，于芯片CM1的上表面未设置基体层LSB，而取代其设置着配线层240'，250'。这些配线层240'，250'与配线层240、250几乎同样构成。
此外，例如，于第1实施方式及第2实施方式中，如参考图11所说明，贴合电极PI2的X方向的宽度WXP2大于贴合电极PI1的X方向的宽度WXP1。此外，贴合电极PI2的Y方向的宽度WYP2大于贴合电极PI1的Y方向的宽度WYP1。然而，例如，贴合电极PI2的X方向的宽度WXP2也可以小于贴合电极PI1的X方向的宽度WXP1。此外，贴合电极PI2的Y方向的宽度WYP2也可以小于贴合电极PI1的Y方向的宽度WYP1。
[其它]
虽已说明本发明的若干个实施方式，但这些实施方式是作为例而提示者，并未想要限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在未脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含于发明的范围或主旨，且包含于专利申请范围所记载的发明及其均等的范围内。
[符号的说明]
CM,CP芯片
MCA 存储单元阵列
PX 接合垫电极
PI1,PI2贴合电极。

Claims (5)

1.一种半导体存储装置，具备
经由多个贴合电极贴合的第1芯片及第2芯片；
所述第1芯片具备第1区域及第2区域；
所述第1区域具备：
多个存储单元；
多个位线，连接于所述多个存储单元；
多个字线，连接于所述多个存储单元；及
多个第1贴合电极，是所述多个贴合电极的一部分，电连接于所述多个位线；且
所述第2区域具备：
多个接点，电连接于所述多个字线；及
多个第2贴合电极，是所述多个贴合电极的一部分，电连接于所述多个接点；且
所述多个第1贴合电极具备第1方向上相邻的第3贴合电极及第4贴合电极；
所述多个第2贴合电极具备所述第1方向上相邻的第5贴合电极及第6贴合电极；
所述第3贴合电极的所述第1方向上的中心位置到所述第4贴合电极的所述第1方向上的中心位置的距离，与所述第5贴合电极的所述第1方向上的中心位置到所述第6贴合电极的所述第1方向上的中心位置的距离于90％～110％的范围内一致。
2.根据权利要求1所述的半导体存储装置，其中
所述多个第1贴合电极及所述多个第2贴合电极
以第1排列周期排列于所述第1方向；且
以第2排列周期排列于与所述第1方向交叉的第2方向。
3.根据权利要求2所述的半导体存储装置，其中
所述第1区域包含设置于所述多个位线、与所述多个第1贴合电极之间的多条第1配线；
所述第2区域包含设置于所述多个接点、与所述多个第2贴合电极之间的多条第2配线；且
所述多条第1配线及所述多条第2配线以所述第1排列周期的1/n(n是1以上的整数)倍的排列周期排列于所述第1方向，或以所述第2排列周期的1/n倍的排列周期排列于所述第2方向。
4.根据权利要求1到3中任一权利要求所述的半导体存储装置，其中
所述第1芯片具备沿着所述第1芯片的外周的至少一部分设置的第3区域；
所述第3区域具备所述多个贴合电极的一部分也就是多个第7贴合电极；且
所述多个第1贴合电极
以第1排列周期排列于所述第1方向；
以第2排列周期排列于与所述第1方向交叉的第2方向；
所述多个第7贴合电极
以所述第1排列周期排列于所述第1方向；
以所述第2排列周期排列于所述第2方向。
5.根据权利要求1到4中任一权利要求所述的半导体存储装置，其中
所述第2芯片具备第4区域及第5区域；
所述第4区域具备：是所述多个贴合电极的一部分，且与所述多个第1贴合电极对应而设置的多个第8贴合电极；
所述第5区域具备：是所述多个贴合电极的一部分，且与所述多个第2贴合电极对应而设置的多个第9贴合电极；且
如果将所述多个第1贴合电极及所述多个第2贴合电极的所述第1方向上的大小设为第1大小，
将所述多个第8贴合电极及所述多个第9贴合电极的所述第1方向上的大小设为第2大小；
那么所述第2大小大于所述第1大小，或所述第2大小小于所述第1大小。
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