TWI840812B - 附接合電極之半導體儲存裝置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 156
- 239000000463 material Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 4
- 229910052760 oxygen Inorganic materials 0.000 claims 4
- 239000001301 oxygen Substances 0.000 claims 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 2
- 239000013256 coordination polymer Substances 0.000 description 56
- 230000002093 peripheral effect Effects 0.000 description 28
- YBTRRYYNHWVJLG-UHFFFAOYSA-N 3-[5-(4-chlorophenyl)-6-methoxyimidazo[1,2-b]isoindol-5-yl]-n,n-diethylpropanamide Chemical compound C1=CC=C(OC)C2=C1C1=NC=CN1C2(CCC(=O)N(CC)CC)C1=CC=C(Cl)C=C1 YBTRRYYNHWVJLG-UHFFFAOYSA-N 0.000 description 27
- 238000009413 insulation Methods 0.000 description 15
- 239000010949 copper Substances 0.000 description 14
- 239000012535 impurity Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 10
- 235000012431 wafers Nutrition 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 101100012902 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FIG2 gene Proteins 0.000 description 2
- 101100233916 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) KAR5 gene Proteins 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 101000827703 Homo sapiens Polyphosphoinositide phosphatase Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 102100023591 Polyphosphoinositide phosphatase Human genes 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Abstract
實施例提供一種高速操作之半導體儲存裝置。
一般而言，根據一項實施例，一種半導體儲存裝置包含第一及第二晶片。該第一晶片在一第一表面上具有第一接合電極。該第二晶片在一第二表面上具有第二接合電極。該第一表面接合至該第二表面，且該等第一接合電極電連接至該等第二接合電極。該等第一及第二晶片之一者具有可連接至一接合線用於資料輸入/輸出之一第一接合墊電極。該等第一接合電極之一第一者電連接至該第一接合墊電極。該第一晶片在該第一表面上具有：一第一絕緣層，其環繞該等第一接合電極之該第一者；及一第二絕緣層，其比該第一絕緣層更遠離該等第一接合電極之該第一者且由不同於該第一絕緣層之材料之一材料形成。
Description
本文中描述之實施例大體上係關於一種半導體儲存裝置。
已知一種包含一第一晶片及接合至該第一晶片之一第二晶片之半導體儲存裝置。該第一晶片包含一半導體基板、複數個電晶體及複數個第一接合電極。該第二晶片包含一記憶體胞元陣列及接合至該複數個第一接合電極之複數個第二接合電極。
實施例提供一種高速操作之半導體儲存裝置。
一般言之，根據一實施例，一種半導體儲存裝置包含：一第一晶片，其包含一半導體基板及複數個電晶體；及一第二晶片，其包含一記憶體胞元陣列。該第一晶片在一第一表面上具有複數個第一接合電極。該第二晶片在一第二表面上具有複數個第二接合電極。該第一表面接合至該第二表面，且該等第一接合電極電連接至該等第二接合電極。該等第一及第二晶片之一者具有可連接至一接合線用於資料輸入/輸出之一第一接合墊電極。該等第一接合電極之一第一者電連接至該第一接合墊電極。該第一晶片在該第一表面上具有：一第一絕緣層，其環繞該等第一接合電極之該第一者；及一第二絕緣層，其比該第一絕緣層更遠離該等第一接合電極之該第一者且由不同於該第一絕緣層之材料之一材料形成。
將參考附圖詳細描述根據實施例之一半導體儲存裝置。以下實施例僅係實例，且不旨在限制本發明。以下圖式係示意性的，且為了描述方便，可省略一些組態及類似者。複數個實施例中之共同部分由相同之元件符號表示，且可省略其等之重複描述。
在本說明書中使用之術語「半導體儲存裝置」可意指一記憶體晶粒，或意指包含諸如一記憶體晶片、一記憶卡或一固態硬碟(SSD)之一控制器晶粒之一記憶體系統。術語「半導體儲存裝置」可意指包含諸如一智慧型手機、一平板終端及一個人電腦之一主機電腦之一組態。
在本說明書中，當一第一組件被稱為「電連接」至一第二組件時，第一組件可直接連接至第二組件，或第一組件可經由一佈線、一半導體部件、一電晶體或類似者連接至第二組件。例如，當三個電晶體串聯連接時，第一電晶體「電連接」至第三電晶體，即便第二電晶體處於一關(OFF)狀態。
在本說明書中，其中第一組件被稱為「連接在」第二組件與第三組件之間的一情況可意指第一組件、第二組件及第三組件串聯連接，且第二組件經由第一組件連接至第三組件。
在本說明書中，其中一電路或類似者被稱為「使兩個佈線及類似者電連接」之一情況可意指，例如，電路或類似者包含一電晶體及類似者，電晶體及類似者設置在兩個佈線及類似者之間的一電流路徑上，且電晶體及類似者變成一開(ON)狀態。
在本說明書中，平行於一基板之一上表面之一預定方向被稱為一X方向，平行於基板之上表面且垂直於X方向之一方向被稱為Y方向，且垂直於基板之上表面之一方向被稱為一Z方向或一厚度方向。
在本說明書中，沿著一預定表面之一方向被稱為一第一方向，沿著預定表面與第一方向相交之一方向被稱為一第二方向，且與預定表面相交之一方向被稱為第三方向。第一方向、第二方向及第三方向可對應於或可不對應於X方向、Y方向及Z方向之任一者。
第一實施例
記憶體系統10
圖1係繪示根據一第一實施例之一記憶體系統10之一組態之一示意性方塊圖。
記憶體系統10根據從一主機電腦20傳輸之一信號執行一讀取操作、一寫入操作、一擦除操作及類似者。記憶體系統10係(例如)一記憶體晶片、一記憶卡、一SSD或能夠儲存使用者資料之其他系統。記憶體系統10包含儲存使用者資料之複數個記憶體晶粒MD，以及連接至複數個記憶體晶粒MD及主機電腦20之一控制器晶粒CD。控制器晶粒CD包含(例如)一處理器及一RAM，且執行諸如一邏輯位址與一實體位址之間的轉換、位元錯誤偵測/校正、垃圾收集(壓縮)及損耗均衡之處理。
圖2繪示根據本實施例之記憶體系統10之一側視圖。圖3繪示根據本實施例之記憶體系統10之一平面圖。為了便於描述，在圖2及圖3中省略一些組件之繪示。
如圖2中繪示，根據本實施例之記憶體系統10包含一安裝基板MSB、堆疊在安裝基板MSB上之複數個記憶體晶粒MD、以及堆疊在記憶體晶粒MD上之一控制器晶粒CD。接合墊電極P
X設置在安裝基板MSB之上表面之在Y方向上之一端部之一區中。安裝基板MSB之上表面之另一區經由一粘合劑或類似者接合至記憶體晶粒MD之下表面。接合墊電極P
X設置在記憶體晶粒MD之上表面之在Y方向上之端部之區中。記憶體晶粒MD之上表面之另一區經由一粘合劑或類似者接合至另一記憶體晶粒MD之下表面或控制器晶粒CD之下表面。接合墊電極P
X設置在控制器晶粒CD之上表面之在Y方向上之一端部之一區中。
如圖3中繪示，安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD之各者包含在X方向上配置之複數個接合墊電極P
X。設置在安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD上之複數個接合墊電極P
X經由接合線B彼此連接。
圖2及圖3中繪示之組件僅僅係一實例，且可視情況調整特定組件。例如，在圖2及圖3中繪示之實例中，控制器晶粒CD堆疊在複數個記憶體晶粒MD上，且此等組件藉由接合線B連接。在此一組態中，複數個記憶體晶粒MD及控制器晶粒CD設置在一個封裝中。或者，控制器晶粒CD可設置在不同於記憶體晶粒MD之一封裝中。此外，複數個記憶體晶粒MD及控制器晶粒CD可經由貫穿電極或類似者而非接合線B彼此連接。
記憶體晶片MD之電路組態
圖4係繪示根據第一實施例之記憶體晶粒MD之組態之一實例之一示意性方塊圖。
圖4繪示複數個控制端子及類似者。複數個控制端子可表示為對應於一高有效信號(正邏輯信號)之控制端子。複數個控制端子可表示為對應於一低有效信號(負邏輯信號)之控制端子。複數個控制端子可表示為對應於高有效信號及低有效信號兩者之控制端子。在圖4中，對應於低有效信號之控制端子之元件符號包含一上劃線。在本說明書中，對應於低有效信號之控制端子之元件符號包含一斜杠(「/」)。圖4之繪示係一實例，且可視情況調整特定形式。例如，高有效信號之一些或全部可設定為低有效信號，或低有效信號之一些或全部可設定為高有效信號。
如圖4中繪示，記憶體晶粒MD包含一記憶體胞元陣列MCA及一周邊電路PC。周邊電路PC包含一電壓產生電路VG、一列解碼器RD、一感測放大器模組SAM及一定序器SQC。周邊電路PC進一步包含一快取記憶體CM、一位址暫存器ADR、一命令暫存器CMR及一狀態暫存器STR。周邊電路PC進一步包含一輸入/輸出控制電路I/O及一邏輯電路CTR。
記憶體胞元陣列MCA包含複數個位元線、複數個字線及複數個記憶體胞元。複數個位元線及複數個字線連接至複數個記憶體胞元。複數個記憶體胞元儲存一個位元或複數個位元之資料。例如，記憶體胞元陣列MCA可包含作為一記憶體胞元之一記憶體電晶體。記憶體電晶體可具有包含一電荷儲存膜或另一記憶體膜之一閘極絕緣膜。
電壓產生電路VG包含(例如)一降壓電路及一升壓電路。降壓電路係(例如)一調節器。升壓電路係(例如)一電荷泵電路。降壓電路及升壓電路之各者連接至電源電壓供應線。一電源電壓V
CC及一接地電壓V
SS被供應至電源電壓供應線。電源電壓供應線連接至(例如)參考圖2及圖3描述之接合墊電極P
X。電壓產生電路VG產生複數個操作電壓，且同時將所產生之操作電壓分別輸出至複數個電壓供應線。在(例如)對記憶體胞元陣列MCA之一讀取操作、一寫入操作及一擦除操作期間，將複數個操作電壓供應至位元線、字線及類似者。根據來自定序器SQC之一控制信號適當地調節操作電壓。
列解碼器RD根據包含在位址暫存器ADR中之位址資料D
ADD中之一列位址RA選擇一字線，且電連接至電壓產生電路VG。
感測放大器模組SAM包含(例如)複數個感測放大器單元。複數個感測放大器單元分別對應於複數個位元線。各感測放大器單元包含連接至位元線之一感測放大器。感測放大器包含一感測電路、一鎖存電路及一電壓轉移電路。感測電路包含一感測電晶體及一資料佈線。感測電晶體之閘極電極連接至位元線。感測電晶體之汲極電極連接至資料佈線。感測電晶體根據位元線之電壓或電流轉變為開狀態。根據感測電晶體之開/關狀態對資料佈線進行充電或放電。鎖存電路根據資料佈線之電壓鎖存「1」或「0」之資料。電壓轉移電路根據由鎖存電路鎖存之資料使位元線電連接至兩個電壓供應線之一者。
快取記憶體CM包含複數個鎖存電路。複數個鎖存電路經由一佈線DBUS連接至感測放大器模組SAM中之鎖存電路。複數個鎖存電路中之資料段DAT隨後轉移至感測放大器模組SAM或輸入/輸出控制電路I/O。
一解碼電路(未繪示)及一開關電路(未繪示)連接至快取記憶體CM。解碼電路對包含在位址暫存器ADR中之位址資料D
ADD中之一行位址CA解碼。開關電路根據解碼電路之輸出信號使對應於行位址CA之鎖存電路電連接至一匯流排DB。
定序器SQC根據儲存在命令暫存器CMR中之命令資料D
CMD向列解碼器RD、感測放大器模組SAM及電壓產生電路VG輸出一內部控制信號。定序器SQC視情況將指示定序器自身之狀態之狀態資料D
ST輸出至狀態暫存器STR。
定序器SQC產生一就緒/忙碌信號，且將所產生之就緒/忙碌信號輸出至一端子RY/(/BY)。在端子RY/(/BY)處於「L」狀態之一週期(忙碌週期)期間，基本上禁止對記憶體晶粒MD之一存取。在端子RY/(/BY)處於「H」狀態之一週期(就緒週期)期間，允許對記憶體晶粒MD之存取。端子RY/(/BY) (例如)由參考圖2及圖3描述之接合墊電極P
X實施。
輸入/輸出控制電路I/O係一高速I/F (介面)電路(未繪示)之一部分。高速I/F電路經由輸入/輸出控制電路I/O輸入及輸出資料。
輸入/輸出控制電路I/O包含資料信號輸入/輸出端子DQ0至DQ7、觸發信號(toggle signal)輸入/輸出端子DQS、/DQS、複數個輸入電路、複數個輸出電路、一移位暫存器及一緩衝器電路。複數個輸入電路包含(例如)一比較器及類似者。複數個輸出電路包含(例如)一片外驅動器(OCD)電路及類似者。複數個輸入電路、複數個輸出電路、移位暫存器及緩衝器電路連接至電源電壓V
CCQ及接地電壓V
SS分別供應至之端子。
資料信號輸入/輸出端子DQ0至DQ7，觸發信號輸入/輸出端子DQS、/DQS，以及電源電壓V
CCQ及接地電壓V
SS供應至之端子由(例如)參考圖2及圖3描述之接合墊電極P
X實施。根據來自邏輯電路CTR之內部控制信號將經由資料信號輸入/輸出端子DQ0至DQ7輸入之資料從緩衝器電路輸出至快取記憶體CM、位址暫存器ADR或命令暫存器CMR。根據來自邏輯電路CTR之內部控制信號將經由資料信號輸入/輸出端子DQ0至DQ7輸出之資料從快取記憶體CM或狀態暫存器STR輸入至緩衝器電路。
邏輯電路CTR經由外部控制端子/CEn、CLE、ALE、/WE、/RE及RE接收來自控制器晶粒CD之一外部控制信號，且回應於接收將內部控制信號輸出至輸入/輸出控制電路I/O。外部控制端子/CEn、CLE、ALE、/WE、/RE及RE (例如)由參考圖2及圖3描述之接合墊電極P
X實施。
記憶體晶粒MD之結構
圖5繪示根據本實施例之一半導體儲存裝置之一分解透視圖。如圖5中繪示，記憶體晶粒MD包含含有一記憶體胞元陣列MCA之一晶片C
M及含有周邊電路之一晶片C
P。
複數個接合墊電極P
X設置在晶片C
M之上表面上。複數個接合電極P
I1設置在晶片C
M之下表面上。複數個接合電極P
I2設置在晶片C
P之上表面上。關於晶片C
M，其上設置複數個接合電極P
I1之一表面被稱為一前表面，且其上設置複數個接合墊電極P
X之一表面被稱為一後表面。關於晶片C
P，其上設置複數個接合電極P
I2之一表面被稱為一前表面，且在前表面之相對側上之一表面被稱為一後表面。在圖5所繪示之實例中，晶片C
P之前表面設置在晶片C
P之後表面上方且晶片C
M之後表面設置在晶片C
M之前表面上方。
晶片C
M及晶片C
P經安置使得晶片C
M之前表面面向晶片C
P之前表面。複數個接合電極P
I1分別設置成對應於複數個接合電極P
I2，及配置在可接合至複數個接合電極P
I2之位置處。接合電極P
I1及接合電極P
I2充當用於將晶片C
M及晶片C
P彼此接合且使晶片C
M及晶片C
P彼此電連接之接合電極。接合墊電極P
X充當參考圖2及圖3描述之接合墊電極P
X。
在圖5之實例中，晶片C
M之邊角a1、a2、a3及a4分別對應於晶片C
P之邊角b1、b2、b3及b4。
圖6繪示晶片C
M之一仰視圖。圖7繪示其上設置複數個接合電極P
I1之晶片C
M之前表面之一內部結構。圖8繪示晶片C
P之一平面圖。圖9繪示對應於圖7中之線IX-IX’之晶片C
M之一示意性橫截面圖。圖10繪示對應於圖7中之線X-X’之晶片C
M之一示意性橫截面圖。圖11繪示圖10中之晶片C
M之一部分之一放大圖。圖12繪示晶片C
M之另一部分之一透視圖。圖13及圖14繪示晶片C
P之部分之透視圖。
晶片C
M之結構
例如，如圖7中繪示，晶片C
M包含配置在X方向及Y方向上之四個記憶體胞元陣列區R
MCA。記憶體胞元陣列區R
MCA包含其中設置記憶體電晶體之一記憶體孔區R
MH，及在X方向上設置在記憶體孔區R
MH之一個側(例如，圖7中之X方向上之正側)及另一側(例如，圖7中之X方向上之負側)上之一接線區(hookup region) R
HU。晶片C
M包含設置在四個記憶體胞元陣列區R
MCA外側之一區中之一周邊區R
P(在圖7所繪示之實例中，配置在Y方向上之兩個記憶體胞元陣列區R
MCA之間的區、記憶體胞元陣列區R
MCA與在Y方向上之晶片C
M之端部之間的區及記憶體胞元陣列區R
MCA與在X方向上之晶片C
M之端部之間的區)。此外，設置為對應於複數個接合墊電極P
X之複數個輸入/輸出電路區R
IO(圖2、圖3及圖5)設置於周邊區R
P之一部分中。
在圖7所繪示之實例中，接線區R
HU設置在X方向上之記憶體孔區R
MH之一個側及另一側上。此一組態僅係一實例，且可適當調整特定組態。例如，接線區R
HU可設置在X方向上之記憶體胞元陣列區R
MCA之中心位置處或在其中心附近之一位置處。
如圖9及10中繪示，晶片C
M包含一基底層L
SB、設置在基底層L
SB下方之一記憶體胞元陣列層L
MCA及設置在記憶體胞元陣列層L
MCA下方之複數個佈線層140、150及160。
晶片C
M之基底層L
SB之結構
例如，如圖9所繪示，基底層L
SB包含一半導體層100、設置在半導體層100之上表面上之一絕緣層101及設置在絕緣層101之上表面上之一絕緣層102。例如，如圖10所繪示，設置在絕緣層101與絕緣層102之間的接合墊電極P
X設置在輸入/輸出電路區R
IO中。
半導體層100係(例如)由矽(Si)或類似者製成之一半導體層，其中注入諸如磷(P)之N型雜質或諸如硼(B)之P型雜質。另外，例如，諸如鎢(W)之一金屬層或諸如矽化鎢(WSi)之矽化物層可設置在半導體層100與絕緣層101之間。半導體層100設置在X方向或Y方向上彼此間隔開之複數個區中。例如，半導體層100設置在對應於參考圖7描述之四個記憶體胞元陣列區R
MCA之四個區之各者中。
例如，絕緣層101係由諸如氧化矽(SiO
2)之一絕緣材料形成之一絕緣層。例如，如圖9及圖10中繪示，絕緣層101覆蓋半導體層100之上表面及側表面之全部以及一絕緣層103之上表面，該絕緣層103係由氧化矽(SiO
2)或類似者製成且設置在記憶體胞元陣列層L
MCA中。
絕緣層102係由諸如聚醯亞胺之一絕緣材料形成之一鈍化層。
接合墊電極P
X含有諸如鋁(Al)之一導電材料。例如，如圖10中繪示，接合墊電極P
X包含經由絕緣層101設置在半導體層100之上表面上之一外部連接區104及設置在記憶體胞元陣列層L
MCA中之絕緣層103之上表面上之一內部連接區105。
外部連接區104係連接至接合線B之一區(圖2及圖3)。在對應於外部連接區104之絕緣層102之至少一部分中設置一開口。外部連接區104透過此一開口曝露於記憶體晶粒MD外側之一區。
內部連接區105係連接至記憶體胞元陣列層L
MCA中之一觸點112之一區。內部連接區105設置在外部連接區104下方。
晶片C
M之記憶體胞元陣列層L
MCA之結構
例如，如圖10中繪示，記憶體胞元陣列MCA設置在記憶體胞元陣列層L
MCA之記憶體胞元陣列區R
MCA(圖7)中。記憶體胞元陣列MCA包含配置在Y方向上之複數個記憶體塊BLK及由氧化矽(SiO
2)或類似者製成且設置在複數個記憶體塊BLK之間的一塊間絕緣層106。
設置在記憶體孔區R
MH中之記憶體塊BLK之一部分包含在Z方向上配置之複數個導電層110、在Z方向上延伸之複數個半導體層120以及分別設置在複數個導電層110與複數個半導體層120之間的複數個閘極絕緣膜130 (圖11)。
例如，如圖9中繪示，導電層110係在X方向上延伸之一實質上板狀導電層。導電層110可包含由氮化鈦(TiN)或類似者製成之一障壁導電膜及由鎢(W)或類似者製成之一金屬膜之一堆疊膜。導電層110可含有(例如)含有諸如磷(P)或硼(B)之雜質之多晶矽。由氧化矽(SiO
2)或類似者製成之絕緣層111設置在在Z方向上配置之複數個導電層110之間。複數個導電層110充當(例如)字線及連接至字線之複數個記憶體電晶體之閘極電極。
半導體層120充當(例如)複數個記憶體電晶體之通道區。半導體層120係由(例如)多晶矽(Si)製成之一半導體層。半導體層120具有(例如)一實質上柱狀之形狀。各半導體層120之一外部周邊表面係由導電層110環繞且面向導電層110。
含有諸如磷(P)之N型雜質之一雜質區(未繪示)設置在半導體層120之一下端部處。雜質區係經由一觸點121及一觸點122連接至位元線BL。
含有諸如磷(P)之N型雜質或諸如硼(B)之P型雜質之一雜質區(未繪示)設置在半導體層120之上端部中。此一雜質區連接至半導體層100。
閘極絕緣膜130 (圖11)具有覆蓋半導體層120之外部周邊表面之一實質上底部圓柱形狀。例如，閘極絕緣膜130包括堆疊在半導體層120與導電層110之間的一隧道絕緣膜131、一電荷儲存膜132及一塊絕緣膜133。隧道絕緣膜131及塊絕緣膜133係由(例如)氧化矽(SiO
2)製成之絕緣膜。電荷儲存膜132係(例如)由氮化矽(Si
3N
4)製成且能夠儲存電荷之一膜。隧道絕緣膜131、電荷儲存膜132及塊絕緣膜133具有一實質上圓柱形形狀，且沿著半導體層120之外部周邊表面在Z方向上延伸。
圖11繪示其中閘極絕緣膜130包含由氮化矽或類似者製成之電荷儲存膜132之一實例。或者，閘極絕緣膜130可包含例如由含有N型或P型雜質之多晶矽製成之一浮動閘極。
如圖9中繪示，例如，設置在接線區R
HU中之記憶體塊BLK之一部分包含在Z方向、X方向上配置之複數個導電層110之端部及在Z方向上延伸之複數個觸點112。
導電層110在接線區R
HU中具有一實質上階狀結構。即，設置在X方向上之端部處之下導電層110之位置更靠近記憶體孔區R
MH，且設置在X方向上之端部處之上導電層110之位置離記憶體孔區R
MH更遠。
觸點112包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由鎢(W)或類似者製成之一金屬膜之一堆疊膜。觸點112具有(例如)一實質上柱狀之形狀。複數個觸點112在上端處連接至不同之導電層110。複數個觸點112在下端處連接至不同之佈線141。
例如，記憶體胞元陣列層L
MCA之輸入/輸出電路區R
IO包含在Z方向上延伸之另外複數個觸點112，如圖10所繪示。如上文所述，複數個觸點112之上端分別連接至接合墊電極P
X之內部連接區105之下表面。複數個觸點112分別在下端處連接至佈線141。
晶片C
M之佈線層140、150及160之結構
例如，佈線層140、150及160中之複數個佈線電連接至記憶體胞元陣列層L
MCA中之組件以及晶片C
P中之組件之至少一者。
佈線層140包含複數個佈線141。複數個佈線141可包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由銅(Cu)或類似者製成之一金屬膜之一堆疊膜。複數個佈線141主要在X方向上配置且在Y方向上延伸。複數個佈線141之一些充當位元線BL。例如，位元線BL如圖9所繪示在X方向上配置，且如圖10所繪示在Y方向上延伸。複數個位元線BL分別連接至複數個半導體層120。
佈線層150包含複數個佈線151。複數個佈線151可包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由銅(Cu)或類似者製成之一金屬膜之一堆疊膜。複數個佈線151主要在Y方向上配置且在X方向上延伸。一些佈線151可在X方向上配置且在Y方向上延伸。一些佈線151可包含在X方向上延伸之一佈線及在Y方向上延伸之一佈線。
佈線層160包含複數個接合電極P
I1。複數個接合電極P
I1可包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由銅(Cu)或類似者製成之一金屬膜之一堆疊膜。
此處，如圖6所繪示，複數個接合電極P
I1設置在輸入/輸出電路區R
IO中。複數個接合電極P
I1經由參考圖10描述之觸點112電連接至接合墊電極P
X。
在以下描述中，在複數個接合墊電極P
X當中，充當資料信號輸入/輸出端子DQ0至DQ7之任一者之一個接合墊電極P
X，或充當觸發信號輸入/輸出端子DQS或/DQS之一個接合墊電極P
X可被稱為一接合墊電極P
X(DQ)。在複數個接合墊電極P
X當中，接地電壓V
SS被供應至之一個接合墊電極P
X可被稱為一接合墊電極P
X(V
SS)。此外，在複數個接合墊電極P
X當中，電源電壓V
CCQ被供應至之一個接合墊電極P
X可被稱為一接合墊電極P
X(V
CCQ)。在以下描述中，在複數個接合電極P
I1當中，電連接至接合墊電極P
X(DQ)之一個接合電極P
I1可被稱為一接合電極P
I1(DQ)。
在圖10之實例中，晶片C
M之下表面包含複數個接合電極P
I1之下表面、絕緣層107之下表面及絕緣層108之下表面。晶片C
M之下表面上之絕緣層107之面積小於晶片C
M之下表面上之絕緣層108之面積。
絕緣層107設置在(例如)晶片C
M之下表面上之靠近其中設置複數個接合電極P
I1(DQ)之下表面之一區之一區中。例如，如圖6所繪示，在晶片C
M之下表面上之複數個接合電極P
I1(DQ)之外邊緣之整個周邊被絕緣層107環繞。絕緣層107係由一低介電常數絕緣層形成。低介電常數絕緣層係(例如)具有等於或小於4.0之一相對介電常數之一絕緣層。例如，絕緣層107可由含碳氧化矽(SiOC)或含氟氧化矽(SiOF)製成，且可使用另一低介電常數絕緣層。
絕緣層108設置在(例如)晶片C
M之下表面上之除了其中設置複數個接合電極P
I1之下表面之一區及其中設置絕緣層107之下表面之一區之外之一區中。絕緣層108設置在比絕緣層107離複數個接合電極P
I1(DQ)更遠之一區中。在晶片C
M之下表面上，除了複數個接合電極P
I1(DQ)之外之複數個接合電極P
I1之外邊緣之整個周邊被絕緣層108環繞。絕緣層108可由(例如)氧化矽(SiO
2)、氮化矽(SiN)或另一絕緣層形成。例如，絕緣層108可為絕緣層103之一部分，或可被省略。絕緣層108之相對介電常數大於絕緣層107之相對介電常數。例如，絕緣層108之相對介電常數等於或大於4.0。
在圖12之實例中，複數個接合墊電極P
X(DQ)在X方向上以預定間隔配置。連接至複數個接合墊電極P
X(DQ)之複數個接合電極P
I1(DQ)在X方向上以預定間隔配置。
圖12繪示在複數個佈線141及151當中之設置在接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的電流路徑上之佈線。在本實施例中，接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的佈線係具有一大型積體電路(LSI)佈線結構之三維佈線。期望形成該等佈線，使得佈線之佈線長度儘可能彼此相等，以達成I/O0至I/O7之一高速信號操作，此將在下文描述。
接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的佈線長度可為(例如)設置在接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的電流路徑中之複數個佈線141及151當中，在X方向上延伸之佈線之在X方向上之長度與在Y方向上延伸之佈線之在Y方向上之長度之和。
晶片C
P之結構
如圖8所繪示，例如，晶片C
P具有設置在對應於四個記憶體胞元陣列區R
MCA之位置處之四個電路區R
PC(圖7)。電路區R
PC包含設置在對應於兩個接線區R
HU之位置處之列解碼器區R
RD。晶片C
P包含對應於晶片C
M之周邊區R
P(圖7)之一周邊區R
P以及經設置以對應於晶片C
M之複數個輸入/輸出電路區R
IO(圖7)之複數個輸入/輸出電路區R
IO。當在Z方向上觀察時，晶片C
M之複數個輸入/輸出電路區R
IO(圖7)以及晶片C
P之複數個輸入/輸出電路區R
IO可設置在兩個輸入/輸出電路區彼此重疊之位置處，或可設置在兩個輸入/輸出電路區彼此不重疊之位置處。
例如，如圖9及圖10所繪示，晶片C
P包含一半導體基板200及設置在半導體基板200上方之一電晶體層L
TR，及設置在電晶體層L
TR上方之複數個佈線層220、230、240、250。
晶片C
P之半導體基板200之結構
例如，半導體基板200係組態有含有諸如硼(B)之P型雜質之P型矽(Si)之一半導體基板。一半導體基板區200S及一絕緣區200I設置在半導體基板200之表面上。
晶片C
P之電晶體層L
TR之結構
一電極層210經由一絕緣層200G設置在半導體基板200之上表面上。電極層210包含面向半導體基板200之表面之複數個電極211。半導體基板200之區及電極層210中之複數個電極211分別連接至觸點201。
半導體基板200之半導體基板區200S充當構成周邊電路之複數個電晶體Tr之一通道區或類似者。
電極層210中之複數個電極211分別充當構成周邊電路之複數個電晶體Tr之閘極電極或類似者。電極211包含：(例如)由多晶矽(Si)或類似者製成之一半導體層，其含有諸如磷(P)之N型雜質或諸如硼(B)之P型雜質；以及由鎢(W)或類似者製成之一金屬層，其設置在半導體層之上表面上。
觸點201在Z方向上延伸，且在觸點201之下端處連接至半導體基板200之上表面或電極211之上表面。觸點201可包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由鎢(W)或類似者製成之一金屬膜之一堆疊膜。
設置在半導體基板200上之複數個電晶體Tr之各者構成周邊電路之一部分。例如，設置在列解碼器區R
RD(圖8)中之複數個電晶體Tr構成列解碼器RD之一部分(圖4)。例如，設置在對應於記憶體孔區R
MH之區中之複數個電晶體Tr之一些構成感測放大器模組SAM (圖4)及快取記憶體CM之一部分。例如，設置在輸入/輸出電路區R
IO(圖8)中之複數個電晶體Tr構成輸入/輸出控制電路I/O之一部分(圖4)。
晶片C
P之佈線層220、230、240及250之結構
例如，佈線層220、230、240及250中之複數個佈線電連接至電晶體層L
TR中之組件以及晶片C
M中之組件之至少一者。
佈線層220包含複數個佈線221。複數個佈線221可包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由銅(Cu)或類似者製成之一金屬膜之一堆疊膜。
佈線層230包含複數個佈線231。複數個佈線231可包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由銅(Cu)或類似者製成之一金屬膜之一堆疊膜。
佈線層240包含複數個佈線241。複數個佈線241可包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由銅(Cu)或類似者製成之一金屬膜之一堆疊膜。
佈線層250包含複數個接合電極P
I2。複數個接合電極P
I2可包含(例如)由氮化鈦(TiN)或類似者製成之一障壁導電膜及由銅(Cu)或類似者製成之一金屬膜之一堆疊膜。
此處，如圖8所繪示，複數個接合電極P
I2設置在輸入/輸出電路區R
IO中。複數個接合電極P
I2經由參考圖10描述之觸點201電連接至構成輸入/輸出電路之電晶體Tr。複數個接合電極P
I2經由接合電極P
I1電連接至接合墊電極P
X。
在以下描述中，在複數個接合電極P
I2當中，電連接至接合墊電極P
X(DQ)之一個接合電極P
I2可被稱為一接合電極P
I2(DQ)。
在圖10之實例中，晶片C
P之上表面包含複數個接合電極P
I2之上表面、絕緣層107之上表面及絕緣層108之上表面。晶片C
P之上表面上之絕緣層107之面積小於晶片C
P之上表面上之絕緣層108之面積。
絕緣層107設置在(例如)晶片C
P之上表面上之靠近其中設置複數個接合電極P
I2(DQ)之上表面之一區之一區中。例如，如圖8所繪示，晶片C
P之上表面上之複數個接合電極P
I2(DQ)之外邊緣之整個周邊被絕緣層107環繞。
絕緣層108設置在(例如)晶片C
P之上表面上之其中設置複數個接合電極P
I2之上表面之一區及除了其中設置絕緣層107之上表面之一區之外之一區中。絕緣層108設置在比絕緣層107離複數個接合電極P
I2(DQ)更遠之一區中。在晶片C
P之上表面上，除了複數個接合電極P
I2(DQ)之外之複數個接合電極P
I2之外邊緣之整個周邊被絕緣層108環繞。
在圖13中之實例中，在輸入/輸出控制電路I/O之組件當中，對應於資料信號輸入/輸出端子DQ0至DQ7之一些組件I/O0至I/O7在X方向上以預定間隔配置。組件I/O0至I/O7之各者包含諸如一比較器之一輸入電路及諸如一OCD電路之一輸出電路。連接至上述組件I/O0至I/O7之複數個接合電極P
I2(DQ)以與組件I/O0至I/O7實質上相同之間隔在X方向上配置。
雖然未繪示，但在本實施例中，接合電極P
I2(DQ)與對應於接合電極P
I2(DQ)之組件I/O0至I/O7之間的佈線係具有一大型積體電路(LSI)佈線結構之三維佈線。期望形成該等佈線，使得該等佈線之佈線長度儘可能彼此相等，以達成I/O0至I/O7之一高速信號操作。
接合電極P
I2(DQ)與輸入/輸出控制電路I/O之間的佈線長度可為(例如)設置在接合電極P
I2(DQ)與輸入/輸出控制電路I/O之間的電流路徑中之複數個佈線221、231及241當中，在X方向上延伸之佈線之在X方向上之長度與在Y方向上延伸之佈線之在Y方向上之長度之和。
例如，如圖14所繪示，在複數個佈線221及231當中，電連接至接合墊電極P
X(V
SS)之佈線在靠近高速I/F電路之區中(例如，當在Z方向上觀察時，在與高速I/F電路重疊之區中)比其他區(例如，當在Z方向上觀察時，在與高速I/F電路不重疊之區中)更密集安置。類似地，在複數個佈線221及231當中，電連接至接合墊電極P
X(V
CCQ)之佈線在靠近高速I/F電路之區中(例如，當在Z方向上觀察時，在與高速I/F電路重疊之區中)比其他區(例如，當在Z方向上觀察時，在與高速I/F電路不重疊之區中)更密集安置。
例如，在圖14中之實例中，複數個佈線221在靠近高速I/F電路之一區中在Y方向上以一節距P
Y1配置。另一方面，在另一區中，複數個佈線221在Y方向上以一節距P
Y2配置。節距P
Y1小於節距P
Y2。在靠近高速I/F電路之區中，複數個佈線231在X方向上以一節距P
X1配置。另一方面，在另一區中，複數個佈線231在X方向上以一節距P
X2配置。節距P
X1小於節距P
X2。
為了便於描述，圖14未繪示佈線241。佈線241可以類似於佈線221及231之一方式組態。即，在複數個佈線241當中，電連接至接合墊電極P
X(V
SS)之佈線可在靠近高速I/F電路之區中比其他區更密集配置。類似地，在複數個佈線241當中，電連接至接合墊電極P
X(V
CCQ)之佈線可在靠近高速I/F電路之區中比其他區更密集配置。
製造方法
接著，將參考圖15及圖16描述根據第一實施例之半導體儲存裝置之製造方法。圖15及圖16係示意性地繪示製造方法之一部分之橫截面圖。圖15繪示其中構成晶片C
M之一晶圓W
M及構成晶片C
P之晶圓W
P彼此接合之一狀態。圖16繪示在晶圓W
M及晶圓W
P彼此接合之後之一狀態。
在製造方法中，分別形成構成晶片C
M之晶圓W
M及構成晶片C
P之晶圓W
P。接著，如圖15及圖16所繪示，晶圓W
M及晶圓W
P彼此接合。接著，形成接合墊電極P
X及類似者，且晶圓W
M及晶圓W
P藉由切丁(dicing)切割。以此方式，形成一記憶體晶粒MD。
第一比較性實例
圖17繪示根據一第一比較性實例之一半導體儲存裝置之一橫截面圖。根據第一比較性實例之半導體儲存裝置包含晶片C
M’及C
P’而並非晶片C
M及C
P。不同於晶片C
M及C
P，晶片C
M’及C
P’不包含絕緣層107及108。
第二比較性實例
圖18繪示根據一第二比較性實例之一半導體儲存裝置之一橫截面圖。根據第二比較性實例之半導體儲存裝置包含晶片C
M’’及C
P’’而並非晶片C
M及C
P。不同於晶片C
M及C
P，晶片C
M’’及C
P’’不包含絕緣層107及108。絕緣層109設置在除了其中設置晶片C
M’’之下表面上之接合電極P
I1之一區之外之一區中，及除了其中設置晶片C
P’’之上表面上之接合電極P
I2之一區之外之一區中。絕緣層109可為(例如)一低介電常數絕緣層。
效應
存在對增加一半導體儲存裝置之一操作之速度之一需求。此處，輸入/輸出控制電路I/O係在半導體儲存裝置中以最高速度操作之電路之一者。
在根據第一比較性實例之半導體儲存裝置中，複數個接合電極P
I1(DQ)及P
I2(DQ)可彼此接近配置。在此一情況下，歸因於此等複數個接合電極P
I1(DQ)及P
I2(DQ)之間的寄生電容之影響，操作速度可降低。
在根據第二比較性實例之半導體儲存裝置中，包含一低介電常數絕緣層之絕緣層109設置在除了其中設置晶片C
M’’之下表面上之接合電極P
I1之區之外之區中，及除了其中設置晶片C
P’’之上表面上之接合電極P
I2之區之外之區中。根據此一組態，可減小接合電極P
I1(DQ)與P
I2(DQ)之間的寄生電容且防止如上文所述之操作速度之一降低。然而，低介電常數絕緣層通常具有低機械強度。在此一情況下，例如，絕緣層109可在對應於圖15及圖16之程序中受損。
為了解決此等問題，在根據第一實施例之半導體儲存裝置中，絕緣層107設置在晶片C
M之下表面上之靠近其中設置複數個接合電極P
I1(DQ)之區之區中。絕緣層108設置在晶片C
M之下表面上之除了其中設置複數個接合電極P
I1之區及其中設置絕緣層107之區之外之區中。
此外，在根據第一實施例之半導體儲存裝置中，絕緣層107設置在晶片C
P之上表面上之靠近其中設置複數個接合電極P
I2(DQ)之區之區中。絕緣層108設置在晶片C
P之上表面上之除了其中設置複數個接合電極P
I2之區及其中設置絕緣層107之區之外之區中。
根據此一組態，可減小複數個接合電極P
I1(DQ)與P
I2(DQ)之間的寄生電容，同時增強晶片C
M之下表面及晶片C
P之上表面之機械強度，且因此增加半導體儲存裝置之操作速度。
此外，在根據第一實施例之半導體儲存裝置中，例如，如參考圖12所描述，接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的所有佈線長度彼此相等。類似地，接合電極P
I2(DQ)與輸入/輸出控制電路I/O之間的所有佈線長度彼此相等。
根據此一組態，可藉由對準諸如資料信號輸入/輸出端子DQ0至DQ7及觸發信號輸入/輸出端子DQS及/DQS中發生之信號延遲之特性而在一預定範圍內適當地操作輸入/輸出控制電路I/O。
另外，在根據第一實施例之半導體儲存裝置中，例如，如參考圖14所描述，在晶片C
P中，電連接至接合墊電極P
X(V
SS)及P
X(V
CCQ)之複數個佈線221、231及241在高速I/F電路之上層中比其他區更密集配置。
根據此一組態，可適當地操作輸入/輸出控制電路I/O，同時增強佈線層140、150、220、230及240中之設計自由度。
第二實施例
接著，將參考圖19描述根據一第二實施例之一半導體儲存裝置。圖19繪示根據第二實施例之半導體儲存裝置之一實例之一橫截面圖。
根據第二實施例之半導體儲存裝置基本上以與根據第一實施例之半導體儲存裝置類似之一方式組態。根據第二實施例之半導體儲存裝置亦包含一絕緣層207。絕緣層207基本上以與絕緣層107類似之一方式組態。
晶片C
M中之絕緣層207從半導體層100之下表面設置至晶片C
M之下表面附近。絕緣層207不僅覆蓋X方向及Y方向上之接合電極P
I1(DQ)之側表面，而且覆蓋X方向及Y方向上之連接至接合電極P
I1(DQ)之複數個佈線141及151之側表面以及連接至複數個佈線141及151之觸點112之一外部周邊表面。在圖19所繪示之實例中，移除設置在輸入/輸出電路區R
IO中之絕緣層103之一部分，且絕緣層207設置在此區中。此外，絕緣層207設置在佈線141之下表面下方之所有區中之佈線之間。
晶片C
P中之絕緣層207從半導體基板200之上表面設置至晶片C
P之上表面附近。絕緣層207不僅覆蓋X方向及Y方向上之接合電極P
I2(DQ)之側表面，而且覆蓋X方向及Y方向上之連接至接合電極P
I2(DQ)之複數個佈線221、231、241之側表面以及連接至複數個佈線221、231、241之觸點201之一外部周邊表面。在圖19所繪示之實例中，絕緣層207設置在從半導體基板200之上表面至晶片C
P之上表面之所有區之佈線之間。
根據此一組態，可不僅減小複數個接合電極P
I1(DQ)與P
I2(DQ)之間的寄生電容，而且減小連接至複數個接合電極P
I1(DQ)及P
I2(DQ)之其他佈線中之寄生電容，且因此進一步增加半導體儲存裝置之操作速度。
圖19所繪示之組態僅僅係一實例，且可視情況調整特定組態。圖20繪示根據第二實施例之半導體儲存裝置之另一實例之一橫截面圖。
圖20所繪示之組態基本上類似於圖19所繪示之組態。然而，在圖20所繪示之組態中，絕緣層207設置在從半導體層100之下表面至對應於定位在最下位置處之導電層110之下表面之一高度之一位置之整個周邊區R
P(圖7)中之佈線之間。此外，絕緣層103設置在從對應於定位在最下位置處之導電層110之下表面之高度之位置至佈線141之下表面之所有區中之佈線之間。
第三實施例
接著，將參考圖21及圖22描述根據一第三實施例之一半導體儲存裝置。圖21繪示根據第三實施例之半導體儲存裝置之一平面圖。圖22繪示根據第三實施例之半導體儲存裝置之一部分之一仰視圖。
根據第三實施例之半導體儲存裝置基本上以與根據第一實施例之半導體儲存裝置類似之一方式組態。
應注意，如圖8所繪示，在根據第一實施例之半導體儲存裝置中，當在Z方向上觀察時，絕緣層107設置在與輸入/輸出電路區R
IO重疊之一位置處。
另一方面，如圖21所繪示，在根據第三實施例之半導體儲存裝置中，當在Z方向上觀察時，絕緣層107設置在與電路區R
PC重疊之一位置處。
圖22繪示在複數個佈線141及151當中之設置在接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的電流路徑上之佈線。在本實施例中，接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的佈線係具有一大型積體電路(LSI)佈線結構之三維佈線。期望形成該等佈線，使得該等佈線之佈線長度儘可能彼此相等，以達成一高速信號操作。
第四實施例
接著，將參考圖23至圖25描述根據一第四實施例之一半導體儲存裝置。圖23繪示根據第四實施例之半導體儲存裝置之一部分之一仰視圖。圖24及圖25繪示根據第四實施例之半導體儲存裝置之部分之平面圖。
根據第四實施例之半導體儲存裝置基本上以與根據第三實施例之半導體儲存裝置類似之一方式組態。
如參考圖22所描述，在根據第三實施例之半導體儲存裝置中，配置在晶片C
M之下表面上之所有接合電極P
I1(DQ)一起配置在一個位置中。此外，連續形成之一個絕緣層107設置在晶片C
M之下表面上，且所有接合電極P
I1(DQ)之外部周邊表面被絕緣層107環繞。
另一方面，如圖23所繪示，在根據第四實施例之半導體儲存裝置中，配置在晶片C
M之下表面上之所有接合電極P
I1(DQ)之一些及其他配置在不同區中。此外，設置為對應於上述區且彼此間隔開之兩個絕緣層107設置在晶片C
M之下表面上。此外，設置在一個區中之複數個接合電極P
I1(DQ)之外部周邊表面被一個絕緣層107環繞。此外，設置在另一區中之複數個接合電極P
I1(DQ)之外部周邊表面被另一絕緣層107環繞。
如圖24及圖25所繪示，在根據第四實施例之半導體儲存裝置中，配置在晶片C
P之上表面上之所有接合電極P
I2(DQ)之一些及其他配置在不同區中。此外，設置為對應於上述區之兩個絕緣層107設置在晶片C
P之上表面上。此外，設置在一個區中之複數個接合電極P
I2(DQ)之外部周邊表面被一個絕緣層107環繞。此外，設置在另一區中之複數個接合電極P
I2(DQ)之外部周邊表面被另一絕緣層107環繞。
如圖23所繪示，同樣在根據第四實施例之半導體儲存裝置中，接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的所有佈線長度彼此相等。
此外，雖然未繪示，但在根據第四實施例之半導體儲存裝置中，接合電極P
I2(DQ)與輸入/輸出控制電路I/O中之組件I/O0至I/O7之間的所有佈線長度彼此相等。此外，如在圖25中繪示，在複數個佈線221、231及241當中，電連接至接合墊電極P
X(V
SS)之佈線在靠近絕緣層107之區中比其他區更密集配置。此外，在複數個佈線221、231及241當中，電連接至接合墊電極P
X(V
CCQ)之佈線在靠近絕緣層107之區中比其他區更密集配置。
此處，在半導體儲存裝置之製造程序中，當形成接合電極P
I1及絕緣層107之至少一者時，可執行化學機械拋光(CMP)。此處，當絕緣層107固化且安置在一個位置中時，在執行CMP時發生碟形缺陷(dishing)。因此，可無法適當地接合晶片C
M及晶片C
P。
為了解決此一問題，在第四實施例中，絕緣層107分散地配置在晶片C
M之下表面上。因此，可減小上述碟形缺陷之影響。
根據其他實施例之半導體儲存裝置
至目前為止，已描述根據第一至第四實施例之半導體儲存裝置。應注意，此等組態僅僅係實例，且可視情況調整特定組態。
例如，在根據第一實施例之半導體儲存裝置中，具有一低介電常數之絕緣層107設置為靠近晶片C
M及C
P之前表面。另一方面，在圖19所繪示之半導體儲存裝置中，具有一低介電常數之絕緣層107及207從晶片C
M之半導體層100之下表面設置至晶片C
M之下表面附近。此外，具有一低介電常數之絕緣層107及207從晶片C
P之半導體基板200之上表面設置至晶片C
P之上表面。可視情況在Z方向上調整其中設置絕緣層107及207或對應於絕緣層107及207之低介電常數絕緣層之區。
例如，在根據第一實施例之半導體儲存裝置中，配置在晶片C
M之下表面上之所有接合電極P
I1(DQ)一起配置在一個位置中，且複數個接合電極P
I1(DQ)之外部周邊表面被連續形成之一個絕緣層107環繞。另一方面，在根據第四實施例之半導體儲存裝置中，配置在晶片C
M之下表面上之所有接合電極P
I1(DQ)之一些及其他配置在不同區中，且設置在一個區中之複數個接合電極P
I1(DQ)之外部周邊表面及設置在另一區中之複數個接合電極P
I1(DQ)之外部周邊表面被彼此間隔開之兩個絕緣層107環繞。可視情況調整其中配置複數個接合電極P
I1(DQ)之區之數目。此外，可視情況調整設置在晶片C
M之下表面及晶片C
P之上表面上之絕緣層107及207之數目。
此外，例如，在根據第一至第四實施例之半導體儲存裝置中，已描述其中接合墊電極P
X設置在晶片C
M上之一實例。或者，接合墊電極P
X可設置在晶片C
P上而並非晶片C
M上。
例如，如圖8所繪示，在根據第一實施例之半導體儲存裝置中，當在Z方向上觀察時，絕緣層107設置在與輸入/輸出電路區R
IO重疊之一位置處。此外，例如，如圖21所繪示，在根據第三實施例之半導體儲存裝置中，當在Z方向上觀察時，絕緣層107設置在與電路區R
PC重疊之一位置處。可視情況調整其中設置絕緣層107之區。例如，在圖26中之實例中，當在Z方向上觀察時，絕緣層107之部分設置在與輸入/輸出電路區R
IO重疊之位置處。此外，當在Z方向上觀察時，絕緣層107之部分設置在與電路區R
PC重疊之位置處。
此外，例如，在根據第一至第四實施例之半導體儲存裝置中，接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的所有佈線長度彼此相等。或者，接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的佈線長度可彼此不同。期望接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的佈線長度儘可能相等。
類似地，在根據第一至第四實施例之半導體儲存裝置中，接合電極P
I2(DQ)與輸入/輸出控制電路I/O之間的所有佈線長度彼此相等。然而，接合電極P
I2(DQ)與輸入/輸出控制電路I/O之間的佈線長度可彼此不同。期望接合電極P
I2(DQ)與輸入/輸出控制電路I/O之間的佈線長度儘可能相等。
半導體儲存裝置之設計方法
在上述描述中，複數個接合墊電極P
X(DQ)以及連接至該複數個接合墊電極P
X(DQ)之複數個接合電極P
I1(DQ)及P
I2(DQ)在X方向上以不同間隔配置。此外，接合墊電極P
X(DQ)與接合電極P
I1(DQ)及P
I2(DQ)之間的所有佈線長度彼此相等。此外，接合電極P
I1(DQ)及P
I2(DQ)與輸入/輸出控制電路I/O之間的所有佈線長度彼此相等。
在以上描述中，在複數個佈線221、231及241當中，電連接至接合墊電極P
X(V
SS)及P
X(V
CCQ)之佈線在靠近絕緣層107之區中比其他區更密集配置。
在半導體儲存裝置之設計中，可在滿足此等條件之一狀況下設計一佈線圖案。
此外，在半導體儲存裝置之設計中，例如，接合墊電極P
X(DQ)與接合電極P
I1(DQ)之間的所有佈線長度可設定為彼此不相等。此外，接合電極P
I2(DQ)與輸入/輸出控制電路I/O之間的所有佈線長度可設定為彼此不相等。在此一情況下，例如，可在接合墊電極P
X(DQ)與輸入/輸出控制電路I/O中之組件I/O0至I/O7之間的所有佈線長度彼此相等之此一狀況下設計佈線圖案。
為了描述，示意性地繪示如圖12至圖14及圖22至圖25所繪示之佈線圖案，且可視情況調整特定佈線圖案。
其他
雖然已描述某些實施例，但此等實施例已僅藉由實例來呈現，且不期望限制本發明之範疇。實際上，本文中描述之新穎實施例可以各種其他形式體現；此外，可在不脫離本發明之精神之情況下做出呈本文中描述之實施例之形式之各種省略、替換及改變。隨附發明申請專利範圍求及其等等效物期望涵蓋如將落在本發明之範疇及精神內之此等形式或修改。
相關申請案之交叉參考
本申請案係基於2021年9月16日申請之日本專利申請案第2021-151418號及2022年2月4日申請之美國專利申請案第17/665070號且主張其等之優先權，該等案之全部內容以引用之方式併入本文中。
10:記憶體系統
20:主機電腦
100:半導體層
101:絕緣層
102:絕緣層
103:絕緣層
104:外部連接區
105:內部連接區
106:塊間絕緣層
107:絕緣層
108:絕緣層
109:絕緣層
110:導電層
111:絕緣層
112:觸點
120:半導體層
121:觸點
122:觸點
130:閘極絕緣膜
131:隧道絕緣膜
132:電荷儲存膜
133:塊絕緣膜
140:佈線層
141:佈線
150:佈線層
151:佈線
160:佈線層
200:半導體基板
200I:絕緣區
200G:絕緣層
200S:半導體基板區
201:觸點
207:絕緣層
210:電極層
211:電極
220:佈線層
221:佈線
230:佈線層
231:佈線
240:佈線層
241:佈線
250:佈線層
a1:邊角
a2:邊角
a3:邊角
a4:邊角
b1:邊角
b2:邊角
b3:邊角
b4:邊角
ADR:位址暫存器
ALE:外部控制端子
B:接合線
BL:位元線
BLK:記憶體塊
CA:行位址
CD:控制器晶粒
CLE:外部控制端子
CM:快取記憶體
C
M:晶片
C
M’:晶片
C
M’’:晶片
CMR:命令暫存器
C
P:晶片
C
P’:晶片
C
P’’:晶片
CTR:邏輯電路
D
ADD:位址資料
DAT:資料段
DB:匯流排
DBUS:佈線
D
CMD:命令資料
DQ0至DQ7:資料信號輸入/輸出端子
DQS:觸發信號輸入/輸出端子
D
ST:狀態資料
I/O:輸入/輸出控制電路
I/O0至I/O7:組件
L
MCA:記憶體胞元陣列層
L
SB:基底層
L
TR:電晶體層
MCA:記憶體胞元陣列
MD:記憶體晶粒
MSB:安裝基板
PC:周邊電路
P
I1(DQ):接合電極
P
I1:接合電極
P
I2(DQ):接合電極
P
I2:接合電極
P
X(V
CCQ):接合墊電極
P
X(V
SS):接合墊電極
P
X:接合墊電極
P
X1:節距
P
X2:節距
P
Y1:節距
P
Y2:節距
RA:列位址
RD:列解碼器
RE:外部控制端子
R
HU:接線區
R
IO:輸入/輸出電路區
R
MCA:記憶體胞元陣列區
R
MH:記憶體孔區
R
P:周邊區
R
PC:電路區
R
RD:列解碼器區
RY/(/BY):端子
SAM:感測放大器模組
SQC:定序器
STR:狀態暫存器
Tr:電晶體
V
CC:電源電壓
V
CCQ:電源電壓
VG:電壓產生電路
V
SS:接地電壓
W
M:晶圓
W
P:晶圓
/CEn:外部控制端子
/DQS:觸發信號輸入/輸出端子
/RE:外部控制端子
/WE:外部控制端子
圖1係繪示根據一第一實施例之一記憶體系統之一組態之一示意性方塊圖。
圖2繪示根據第一實施例之記憶體系統之一實例之一側視圖。
圖3繪示根據第一實施例之記憶體系統之實例之一平面圖。
圖4係繪示根據一第一實施例之記憶體系統中之一記憶體晶粒之一實例之一示意性方塊圖。
圖5繪示根據第一實施例之一半導體儲存裝置之一實例之一分解透視圖。
圖6繪示半導體儲存裝置之一晶片C
M之一實例之一仰視圖。
圖7繪示晶片C
M之一實例之一內部結構。
圖8繪示半導體儲存裝置之一晶片C
P之一實例之一平面圖。
圖9繪示對應於圖7中之線A-A’之晶片C
M之一示意性橫截面圖。
圖10繪示對應於圖7中之線B-B’之晶片C
M之一示意性橫截面圖。
圖11繪示圖10中繪示之晶片C
M之一部分之一放大圖。
圖12繪示晶片C
M之一部分之一透視圖。
圖13繪示晶片C
P之一部分之一透視圖。
圖14繪示晶片C
P之另一部分之一透視圖。
圖15係示意性地繪示半導體儲存裝置之一製造方法之一部分之一橫截面圖。
圖16係示意性地繪示半導體儲存裝置之製造方法之另一部分之一橫截面圖。
圖17繪示根據一第一比較性實例之一半導體儲存裝置之一橫截面圖。
圖18繪示根據一第二比較性實例之一半導體儲存裝置之一橫截面圖。
圖19繪示根據一第二實施例之一半導體儲存裝置之一實例之一橫截面圖。
圖20繪示根據第二實施例之半導體儲存裝置之另一實例之一橫截面圖。
圖21繪示根據一第三實施例之一半導體儲存裝置之一實例之一平面圖。
圖22繪示根據第三實施例之半導體儲存裝置之一部分之一仰視圖。
圖23繪示根據一第四實施例之一半導體儲存裝置之一部分之一仰視圖。
圖24繪示根據第四實施例之半導體儲存裝置之一部分之一平面圖。
圖25繪示根據第四實施例之半導體儲存裝置之另一部分之一平面圖。
圖26繪示根據另一實施例之一半導體儲存裝置之一實例之一平面圖。
100:半導體層
101:絕緣層
102:絕緣層
103:絕緣層
104:外部連接區
105:內部連接區
106:塊間絕緣層
107:絕緣層
108:絕緣層
110:導電層
112:觸點
120:半導體層
121:觸點
122:觸點
140:佈線層
141:佈線
150:佈線層
151:佈線
160:佈線層
200:半導體基板
200I:絕緣區
200G:絕緣層
201:觸點
210:電極層
211:電極
220:佈線層
221:佈線
230:佈線層
231:佈線
240:佈線層
241:佈線
250:佈線層
BL:位元線
BLK:記憶體塊
CM:晶片
CP:晶片
LSB:基底層
LMCA:記憶體胞元陣列層
LTR:電晶體層
MCA:記憶體胞元陣列
PI1:接合電極
PI1(DQ):接合電極
PI2:接合電極
PI2(DQ):接合電極
PX:接合墊電極
RIO:輸入/輸出電路區
RMH:記憶體孔區
Tr:電晶體
Claims (20)
- 一種半導體儲存裝置，其包括： 一第一晶片，其包含一半導體基板及複數個電晶體，該第一晶片在一第一表面上具有複數個第一接合電極；及 一第二晶片，其包含一記憶體胞元陣列，該第二晶片在一第二表面上具有複數個第二接合電極，該第一表面接合至該第二表面，且該等第一接合電極電連接至該等第二接合電極，其中 該等第一及第二晶片之一者具有能夠連接至一接合線用於資料輸入/輸出之一第一接合墊電極， 該等第一接合電極之一第一者電連接至該第一接合墊電極，及 該第一晶片在該第一表面上具有：一第一絕緣層，其環繞該等第一接合電極之該第一者；及一第二絕緣層，其比該第一絕緣層更遠離該等第一接合電極之該第一者且由不同於該第一絕緣層之材料之一材料形成。
- 如請求項1之半導體儲存裝置，其中該第一絕緣層之一相對介電常數小於該第二絕緣層之一相對介電常數。
- 如請求項1之半導體儲存裝置，其中 該第一絕緣層之一相對介電常數等於或小於4.0，及 該第二絕緣層之一相對介電常數大於4.0。
- 如請求項1之半導體儲存裝置，其中 該第一絕緣層含有矽(Si)、氧(O)以及碳(C)及氟(F)之至少一者，及 該第二絕緣層含有矽(Si)以及氧(O)及氮(N)之至少一者。
- 如請求項1之半導體儲存裝置，其中該第一表面上之該第一絕緣層之一面積小於該第一表面上之該第二絕緣層之一面積。
- 如請求項1之半導體儲存裝置，其中該第二晶片在與該第二表面相對之一第三表面上包含該第一接合墊電極。
- 如請求項6之半導體儲存裝置，其中該第二晶片進一步包含： 一觸點，其從該第一接合墊電極朝向該第二表面延伸且電連接至該等第一接合電極之該第一者；及 一第三絕緣層，其環繞該觸點，該第三絕緣層係由與該第一絕緣層相同之一材料形成。
- 如請求項6之半導體儲存裝置，其中 該等第二接合電極之一第一者電連接在該等第一接合電極之該第一者與該第一接合墊電極之間，及 該第二晶片在該第二表面上包括：一第三絕緣層，其環繞該等第二接合電極之該第一者；及一第四絕緣層，其比該第三絕緣層更遠離該等第二接合電極之該第一者且由不同於該第三絕緣層之材料之一材料形成。
- 如請求項8之半導體儲存裝置，其中該第三絕緣層之一相對介電常數小於該第四絕緣層之一相對介電常數。
- 如請求項1之半導體儲存裝置，其中 該等第一及第二晶片之該一者進一步包含可連接至一第二接合線用於資料輸入/輸出之一第二接合墊電極， 該等第一接合電極之一第二者電連接至該第二接合墊電極，及 該第一絕緣層環繞該等第一接合電極之該第二者。
- 如請求項10之半導體儲存裝置，其進一步包括： 一輸入/輸出電路，其電連接至該等第一及第二接合墊電極， 其中從該第一接合墊電極至該輸入/輸出電路之一佈線長度等於從該第二接合墊電極至該輸入/輸出電路之一佈線長度。
- 如請求項1之半導體儲存裝置，其中 該等第一及第二晶片之該一者進一步包含可連接至一第二接合線用於電力供應之一第三接合墊電極， 該第一晶片進一步包含： 一高速I/F電路，其電連接至該等第一及第三接合墊電極； 複數個第一佈線，其等沿該第一表面以一第一節距配置在該第一絕緣層下方，且以大於該第一節距之一第二節距配置在該第二絕緣層下方。
- 如請求項1之半導體儲存裝置，其中該等第一接合電極之該第一者及該第一接合墊電極在該半導體儲存裝置之一厚度方向上彼此重疊。
- 如請求項1之半導體儲存裝置，其中該等第一接合電極之該第一者及該記憶體胞元陣列在該半導體儲存裝置之一厚度方向上彼此重疊。
- 一種半導體儲存裝置，其包括： 一第一晶片，其包含一半導體基板及複數個電晶體，該第一晶片在一第一表面上具有複數個第一接合電極；及 一第二晶片，其包含一記憶體胞元陣列，該第二晶片在一第二表面上具有複數個第二接合電極，該第一表面接合至該第二表面，且該第等一接合電極電連接至該等第二接合電極，其中 該等第一及第二晶片之一者具有可連接至一接合線用於資料輸入/輸出之一第一接合墊電極， 該等第二接合電極之一第一者電連接至該第一接合墊電極，及 該第二晶片在該第二表面上具有：一第一絕緣層，其環繞該等第二接合電極之該第一者；及一第二絕緣層，其比該第一絕緣層更遠離該等第二接合電極之該第一者且由不同於該第一絕緣層之材料之一材料形成。
- 如請求項15之半導體儲存裝置，其中該第一絕緣層之一相對介電常數小於該第二絕緣層之一相對介電常數。
- 如請求項15之半導體儲存裝置，其中 該第一絕緣層之一相對介電常數等於或小於4.0，及 該第二絕緣層之一相對介電常數大於4.0。
- 如請求項15之半導體儲存裝置，其中 該第一絕緣層含有矽(Si)、氧(O)以及碳(C)及氟(F)之至少一者，及 該第二絕緣層含有矽(Si)以及氧(O)及氮(N)之至少一者。
- 如請求項15之半導體儲存裝置，其中該第二表面上之該第一絕緣層之一面積小於該第二表面上之該第二絕緣層之一面積。
- 如請求項15之半導體儲存裝置，其中該第二晶片在與該第二表面相對之一第三表面上包含該第一接合墊電極。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021-151418 | 2021-09-16 | ||
| JP2021151418A JP2023043671A (ja) | 2021-09-16 | 2021-09-16 | 半導体記憶装置及びその設計方法 |
| US17/665,070 US20230083442A1 (en) | 2021-09-16 | 2022-02-04 | Semiconductor storage device with bonding electrodes |
| US17/665,070 | 2022-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202314974A TW202314974A (zh) | 2023-04-01 |
| TWI840812B true TWI840812B (zh) | 2024-05-01 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210167017A1 (en) | 2019-11-29 | 2021-06-03 | SK Hynix Inc. | Semiconductor package including an interposer |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210167017A1 (en) | 2019-11-29 | 2021-06-03 | SK Hynix Inc. | Semiconductor package including an interposer |
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