CN112563276B - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN112563276B CN112563276B CN202010580958.8A CN202010580958A CN112563276B CN 112563276 B CN112563276 B CN 112563276B CN 202010580958 A CN202010580958 A CN 202010580958A CN 112563276 B CN112563276 B CN 112563276B
- Authority
- CN
- China
- Prior art keywords
- region
- transistors
- conductive layers
- semiconductor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 138
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 238000003491 array Methods 0.000 abstract description 11
- 230000000052 comparative effect Effects 0.000 description 21
- 238000005530 etching Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明的实施方式提供一种能够较佳地动作的半导体存储装置。实施方式的半导体存储装置具备:半导体基板;存储器单元阵列,在第1方向上与半导体基板相隔;及第1、第2晶体管阵列,设置在半导体基板上。半导体基板具备在第2方向上依序排列的第1区域~第4区域、及在第2方向上依序排列的第5区域~第8区域。这些区域分别在第3方向上相邻。存储器单元阵列具备设置在第1~第4区域的多个第1导电层、及设置在第5~第8区域的多个第2导电层。第1晶体管阵列包含经由设置在第2区域的多个接点与多个第1导电层连接的多个晶体管。第2晶体管阵列包含经由设置在第7区域的多个接点与多个第2导电层连接的多个晶体管。
Description
[相关申请案]
本申请案享有以日本专利申请案2019-173815号(申请日:2019年9月25日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
众所周知的是如下半导体存储装置,其具备:半导体基板;存储器单元阵列,在与半导体基板的表面交叉的方向上与半导体基板相隔配置;及晶体管阵列,设置在半导体基板的表面。
发明内容
实施方式提供一种能够较佳地动作的半导体存储装置。
一实施方式的半导体装置具备:半导体基板;存储器单元阵列,在与半导体基板的表面交叉的第1方向上与半导体基板相隔配置;以及第1晶体管阵列及第2晶体管阵列,设置在半导体基板上。
半导体基板具备:第1区域~第4区域,在与第1方向交叉的第2方向上依序排列;及第5区域~第8区域,在第2方向上依序排列。在与第1方向及第2方向交叉的第3方向上,第5区域与第1区域相邻,第6区域与第2区域相邻,第7区域与第3区域相邻,第8区域与第4区域相邻。
存储器单元阵列具备:多个第1导电层,在第1区域~第4区域中在第2方向上延伸,且在第1方向上积层;多个第1半导体柱,设置在第1区域,在第1方向上延伸,且与多个第1导电层对向;多个第1连接接点,设置在第2区域,在第1方向上延伸,且在第1方向的一端与多个第1导电层分别连接;及多个第2半导体柱,设置在第4区域,在第1方向上延伸,且与多个第1导电层对向。
此外,存储器单元阵列具备:多个第2导电层,在第5区域~第8区域中在第2方向上延伸,且在第1方向上积层;多个第3半导体柱,设置在第5区域,在第1方向上延伸,且与多个第2导电层对向;多个第2连接接点,设置在第7区域,在第1方向上延伸,且在第1方向的一端与多个第2导电层分别连接;及多个第4半导体柱,设置在第8区域,在第1方向上延伸,且与多个第2导电层对向。
第1晶体管阵列设置在包含第2区域及第6区域的区域。此外,第1晶体管阵列具备:多个第1晶体管,在第2方向上排列;及多个第2晶体管,在第2方向上排列。多个第2晶体管隔着设置在半导体基板的表面的绝缘区域与多个第1晶体管在第3方向上相邻。多个第1晶体管及多个第2晶体管经由多个第1连接接点与多个第1导电层连接。
第2晶体管阵列设置在包含第3区域及第7区域的区域。此外,第2晶体管阵列具备:多个第3晶体管,在第2方向上排列;及多个第4晶体管,在第2方向上排列。多个第3晶体管隔着绝缘区域与多个第4晶体管在第3方向上相邻。多个第3晶体管及多个第4晶体管经由多个第2连接接点与多个第2导电层连接。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性的构成的等效电路图。
图2是所述半导体存储装置的示意性的立体图。
图3是图2的示意性的放大图。
图4是所述半导体存储装置的示意性的俯视图。
图5是图4的示意性的放大图。
图6是图5的示意性的放大图。
图7是图5的示意性的放大图。
图8是将图7所示的结构沿A-A'线切断并在箭头方向观察的情况下的示意性的截面图。
图9是将图7所示的结构沿B-B'线切断并在箭头方向观察的情况下的示意性的截面图。
图10是所述半导体存储装置的示意性的俯视图。
图11是图10的示意性的放大图。
图12~图23是表示所述半导体存储装置的制造方法的示意性的图式。
图24是第1比较例的半导体存储装置的示意性的俯视图。
图25、图26是第2比较例的半导体存储装置的示意性的俯视图。
图27是表示所述半导体存储装置的制造方法的示意性的图式。
图28是表示第1实施方式的半导体存储装置的构成例的示意性的俯视图。
图29是表示第1实施方式的半导体存储装置的构成例的示意性的俯视图。
图30是表示第2实施方式的半导体存储装置的构成的示意性的截面图。
图31是所述半导体存储装置的示意性的俯视图。
图32是其他实施方式的半导体存储装置的示意性的图式。
图33是其他实施方式的半导体存储装置的示意性的图式。
图34是其他实施方式的半导体存储装置的示意性的图式。
图35是其他实施方式的半导体存储装置的示意性的图式。
图36是其他实施方式的半导体存储装置的示意性的图式。
图37是其他实施方式的半导体存储装置的示意性的图式。
具体实施方式
以下,参照图式对实施方式的半导体装置及半导体存储装置进行详细说明。再者,以下实施方式只不过是一个例子,并不是意图限定本发明而示出的。
此外,本说明书中,将相对于半导体基板的表面平行的特定方向称为X方向,将相对于半导体基板的表面平行且与X方向垂直的方向称为Y方向,将相对于半导体基板的表面垂直的方向称为Z方向。
此外,本说明书中,存在如下情况,即,将沿特定平面的方向称为第1方向,将沿该特定平面且与第1方向交叉的方向称为第2方向,将与该特定平面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一者对应,也可不对应。
此外,本说明书中,“上”或“下”等表述是以半导体基板为基准。例如,将沿Z方向远离半导体基板的方向称为上,将沿Z方向接近半导体基板的方向称为下。此外,在针对某构成言及下表面或下端部的情况下,是指该构成的半导体基板侧的面或端部,在言及上表面或上端部的情况下,是指该构成的与半导体基板为相反侧的面或端部。此外,将与X方向或Y方向交叉的面称为侧面等。
此外,本说明书中,在言及第1构成与第2构成“电连接”的情况下,第1构成可与第2构成直接连接,第1构成也可与第2构成经由配线、半导体部件或晶体管等连接。例如,在将3个晶体管串联连接的情况下,即便第2个晶体管为断开状态,第1个晶体管也是与第3个晶体管“电连接”的。
此外,本说明书中,在言及第1构成连接于第2构成与第3构成之“间”的情况下,有时是指第1构成、第2构成及第3构成串联连接,且第1构成设置在第2构成与第3构成的电流路径上。
此外,本说明书中,在言及电路等使2根配线等“导通”的情况下,有时是指例如以下情况,即,该电路等包含晶体管等,且该晶体管等设置在2根配线间的电流路径上,该晶体管等成为接通状态。
[第1实施方式]
[整体构成]
以下,参照图式对第1实施方式的半导体存储装置的构成进行说明。再者,以下图式为示意性的图式,有时为便于说明会省略一部分构成。
图1是表示第1实施方式的半导体存储装置的构成的示意性的等效电路图。
本实施方式的半导体存储装置具备存储器单元阵列MA、及控制存储器单元阵列MA的周边电路PC。
存储器单元阵列MA具备多个存储器区块MB。所述多个存储器区块MB分别具备多个串组SU。所述多个串组SU分别具备多个存储器串MS。所述多个存储器串MS的一端分别经由位线BL与周边电路PC连接。此外,所述多个存储器串MS的另一端分别经由共通的源极线SL与周边电路PC连接。
存储器串MS具备:漏极选择晶体管STD,串联连接于位线BL与源极线SL之间;多个存储器单元MC;及源极选择晶体管STS。以下,有时将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)。
本实施方式的存储器单元MC为栅极绝缘膜中包含电荷储存膜的场效型晶体管。存储器单元MC的阈值电压根据电荷储存膜中的电荷量而变化。再者,在与1个存储器串MS对应的多个存储器单元MC的栅极电极分别连接有字线WL。这些字线WL分别与1个存储器区块MB中的所有存储器串MS共通连接。
选择晶体管(STD、STS)为场效型晶体管。在选择晶体管(STD、STS)的栅极电极分别连接有选择栅极线(SGD、SGS)。漏极选择线SGD对应于串组SU而设置,与1个串组SU中的所有存储器串MS共通连接。源极选择线SGS与1个存储器区块MB中的所有存储器串MS共通连接。
周边电路PC具备:动作电压产生电路21,产生动作电压;地址解码器22,对地址数据进行解码;区块选择电路23及电压选择电路24,根据地址解码器22的输出信号而对存储器单元阵列MA输送动作电压;感测放大器模块25,与位线BL连接;及定序器26,控制这些部分。
动作电压产生电路21具备多个动作电压输出端子31。动作电压产生电路21例如包含调节器等降压电路及电荷泵电路等升压电路。动作电压产生电路21例如依照来自定序器26的控制信号,在针对存储器单元阵列MA的读出动作、写入动作及抹除动作时产生施加至位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多种动作电压,并同时输出至多个动作电压输出端子31。从动作电压输出端子31输出的动作电压依照来自定序器26的控制信号适当调整。
地址解码器22具备多根区块选择线BLKSEL及多根电压选择线33。地址解码器22例如依照来自定序器26的控制信号而依序参照地址寄存器的地址数据,对该地址数据进行解码,使与地址数据对应的区块驱动晶体管35及电压选择晶体管37为接通状态,使除此以外的区块驱动晶体管35及电压选择晶体管37为断开状态。例如,使与地址数据对应的区块选择线BLKSEL及电压选择线33的电压为“H”状态,使除此以外的电压为“L”状态。再者,在使用P通道型晶体管而非N通道型晶体管的情况下,对这些配线施加相反的电压。
再者,所图示的例子中,在地址解码器22,是针对每1个存储器区块MB各设置1根区块选择线BLKSEL。然而,该构成能够适当变更。例如,也可针对每2个以上的存储器区块MB各具备1根区块选择线BLKSEL。
区块选择电路23具备与存储器区块MB对应的多个区块选择部34。所述多个区块选择部34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个区块驱动晶体管35。区块驱动晶体管35例如为场效型耐压晶体管。区块驱动晶体管35的漏极电极分别与对应的字线WL或选择栅极线(SGD、SGS)电连接。源极电极分别经由配线CG及电压选择电路24与动作电压输出端子31电连接。栅极电极与对应的区块选择线BLKSEL共通连接。
再者,区块选择电路23还具备未图示的多个晶体管。所述多个晶体管为连接于选择栅极线(SGD、SGS)与接地电压供给端子之间的场效型耐压晶体管。所述多个晶体管使非选择的存储器区块MB中所包含的选择栅极线(SGD、SGS)与接地电压供给端子导通。再者,非选择的存储器区块MB中所包含的多根字线WL成为浮动状态。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部36。所述多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线CG及区块选择电路23与对应的字线WL或选择栅极线(SGD、SGS)电连接。源极端子分别与对应的动作电压输出端子31电连接。栅极电极分别与对应的电压选择线33连接。
感测放大器模块25与多根位线BL连接。感测放大器模块25例如具备与位线BL对应的多个感测放大器组。感测放大器组分别具备:箝位晶体管,基于动作电压产生电路21中产生的电压而对位线BL进行充电;感测晶体管,对位线BL的电压或电流进行感测;及多个锁存电路,保存该感测晶体管的输出信号及写入数据等。
定序器26根据输入的命令及半导体存储装置的状态,对动作电压产生电路21、地址解码器22及感测放大器模块25输出控制信号。例如,定序器26依照时钟信号而依序参照指令寄存器的指令数据,对该指令数据进行解码,并将其输出至动作电压产生电路21、地址解码器22及感测放大器模块25。
图2是本实施方式的半导体存储装置的示意性的立体图。再者,图2为用于说明的示意性的结构,并非表示各构成的详细配置等。对于各构成的更具体的配置等,将参照图4~图11于下文加以说明。
如图2所示,本实施方式的半导体存储装置具备半导体基板S、设置在半导体基板S上的电路层CL、及设置在电路层CL上方的存储器层ML。
半导体基板S例如为包含单晶硅(Si)等的半导体基板。半导体基板S例如具备双层井结构,即,在P型半导体基板的表面具有N型井,进而在该N型井中具有P型井。此外,在半导体基板S上设置有氧化硅(SiO2)等绝缘层STI。
电路层CL具备:多个晶体管Tr,构成周边电路PC(图1);以及多根配线D0、D1、D2及接点CS,与所述多个晶体管Tr连接。晶体管Tr例如为将半导体基板S的表面用作通道区域(栅极区域)的场效型晶体管。半导体基板S的表面中作为晶体管Tr的一部分发挥功能的区域被绝缘层STI包围。
存储器层ML具备存储器单元阵列MA中所包含的多个构成。存储器层ML具备:多个导电层110,在Z方向上排列;半导体柱120,在Z方向上延伸,且与所述多个导电层110对向;栅极绝缘膜130,设置在多个导电层110与半导体柱120之间;及导电层140,与半导体柱120的下端连接。
导电层110为在X方向上延伸的大致板状的导电层,且在Z方向上排列有多个。导电层110例如可包含氮化钛(TiN)及钨(W)的积层膜等,也可包含含有磷或硼等杂质的多晶硅等。此外,导电层110之间设置有氧化硅(SiO2)等绝缘层101。
多个导电层110中位于最下层的一个或多个导电层110作为源极选择线SGS(图1)及与此连接的多个源极选择晶体管STS(图1)的栅极电极发挥功能。此外,位于其上方的多个导电层110作为字线WL(图1)及与此连接的多个存储器单元MC(图1)的栅极电极发挥功能。此外,位于其上方的一个或多个导电层110作为漏极选择线SGD(图1)及与此连接的多个漏极选择晶体管STD(图1)的栅极电极发挥功能。
半导体柱120在X方向及Y方向上配置有多个。半导体柱120例如为非掺杂的多晶硅(Si)等半导体层。半导体柱120具有大致圆筒状的形状,且在中心部分设置有氧化硅等绝缘层121。此外,半导体柱120的外周面分别被导电层110包围。半导体柱120的下端部与导电层140连接。半导体柱120的上端部经由包含磷(P)等N型杂质的半导体层124、接点Ch及Cb与在Y方向上延伸的位线BL连接。半导体柱120分别作为1个存储器串MS(图1)中所包含的多个存储器单元MC及选择晶体管(STD、STS)的通道区域发挥功能。
栅极绝缘膜130例如图3所示,具备积层在半导体柱120与导电层110之间的隧道绝缘膜131、电荷储存膜132及区块绝缘膜133。隧道绝缘膜131及区块绝缘膜133例如为氧化硅等绝缘膜。电荷储存膜132例如为氮化硅(SiN)等能够储存电荷的膜。隧道绝缘膜131、电荷储存膜132及区块绝缘膜133具有大致圆筒状的形状,且沿半导体柱120的外周面在Z方向上延伸。
再者,图3中表示出了栅极绝缘膜130具备氮化硅等电荷储存膜132的例子,但栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮动栅极。
导电层140例如图2所示,具备:导电膜141,与半导体柱120的下端部连接;及导电膜142,设置在导电膜141的下表面。导电膜141例如包含含有磷(P)等N型杂质的多晶硅等导电性半导体。导电膜142例如可包含含有磷(P)等N型杂质的多晶硅等导电性半导体,也可包含钨(W)等金属,或可包含硅化物等。
接下来,参照图4~图11对本实施方式的半导体存储装置更详细地进行说明。再者,图4~图11表示示意性的构成,具体构成能够适当变更。此外,为便于说明而在图4~图11中省略了一部分构成。
[存储器层ML]
图4是本实施方式的半导体存储装置的示意性的俯视图。图4的例子中,在半导体基板S上设置有在X方向及Y方向上排列的4个存储器单元阵列MA。
图5是表示图4的A所示的区域中的构成的示意性的俯视图,且图示出了存储器层ML中的构成。如图5所示,在各存储器单元阵列MA设置有在Y方向上排列的多个存储器区块MB(MB_A~MB_H)。此外,在各存储器区块MB设置有:2个存储器区域MR,在X方向上延伸,且在X方向上排列;接点区域CR,设置在所述2个存储器区域MR之间;及贯通接点区域TR,设置在接点区域CR与存储器区域MR之间。
图5的例子中,接点区域CR及贯通接点区域TR呈错位状配置。即,存储器区块MB_A、MB_D、MB_E、MB_H中,在X方向的一侧(例如图5右侧)区域配置有贯通接点区域TR,在X方向的另一侧(例如图5左侧)区域配置有接点区域CR。另一方面,存储器区块MB_B、MB_C、MB_F、MB_G中,在X方向的一侧(例如图5右侧)区域配置有接点区域CR,在X方向的另一侧(例如图5左侧)区域配置有贯通接点区域TR。此外,设置在各存储器区块MB上的接点区域CR在Y方向上与1个接点区域CR及1个贯通接点区域TR相邻。同样地,设置在各存储器区块MB上的贯通接点区域TR在Y方向上与1个接点区域CR及1个贯通接点区域TR相邻。
图6是图5的局部放大图,且是表示存储器区域MR中的构成的示意性的俯视图。图6的例子中,在各存储器区块MB的存储器区域MR设置有在Y方向上排列的5个串组SU。各串组SU中,上述半导体柱120及栅极绝缘膜130在X方向及Y方向上设置有多个。此外,在Y方向上排列的2个串组SU之间设置有串组间绝缘层SHE。多个导电层110中作为漏极选择线SGD发挥功能的导电层隔着串组间绝缘层SHE在Y方向上相隔。此外,这些导电层110分别与接点CC连接。接点CC附近设置有在制造步骤中支撑绝缘层101的大致圆柱状的绝缘部件HR。此外,在Y方向上排列的存储器区块MB之间设置有存储器区块间绝缘层ST。多个导电层110隔着存储器区块间绝缘层ST在Y方向上相隔。
图7是图5的局部放大图,且是表示接点区域CR及贯通接点区域TR中的构成的示意性的俯视图。
接点区域CR具备在X方向上延伸且在Y方向上排列的配线区域wla及接点区域wlb。配线区域wla包含有在Z方向上排列的多个导电层110的一部分。这些导电层110的一部分沿存储器区块间绝缘层ST在X方向上延伸。再者,未在配线区域wla设置接点CC。接点区域wlb包含有在X方向上排列的多个接点CC、及在Z方向上排列的多个导电层110的一部分。这些导电层110的一部分分别具备:连接部,与多个接点CC中的一个连接;及开口,用以将除此以外的接点CC连接于下方的导电层110。
贯通接点区域TR具备在X方向上延伸且在Y方向上排列的配线区域wlc及接点区域wld。配线区域wlc包含有在Z方向上排列的多个导电层110的一部分。这些导电层110的一部分沿存储器区块间绝缘层ST在X方向上延伸。再者,未在配线区域wlc设置贯通接点C4。接点区域wld包含有在X方向上排列的多个贯通接点C4、及在Z方向上排列的多个导电层110的一部分。这些导电层110的一部分具备对应于贯通接点C4而设置的多个贯通孔。
再者,如参照图5所说明,各存储器区块MB具备设置在X方向的一侧(例如图5、图7右侧)的存储器区域MR、及设置在X方向的另一侧(例如图5、图7左侧)的存储器区域MR。所述2个存储器区域MR分别包含有在Z方向上排列的多个导电层110的一部分。这些导电层110的一部分经由配线区域wla(图7)及配线区域wlc(图7)相互连接。此外,所述多个导电层110经由多个接点CC、在Y方向上延伸的配线m0、及贯通接点C4与设置在半导体基板S表面的多个晶体管Tr连接。
图8是将图7所示的构成沿A-A'线切断并在箭头方向观察的示意性的截面图。如图8所示,接点CC在Z方向上延伸,且在下端与导电层110连接。此外,接点CC之间设置有氧化硅(SiO2)等绝缘层102。
图9是将图7所示的构成沿B-B'线切断并在箭头方向观察的示意性的截面图。如图9所示,贯通接点C4贯通多个导电层110及绝缘层101而在Z方向上延伸,且与电路层CL中的配线D2连接。此外,各贯通接点C4隔着绝缘层等与导电层110电绝缘。例如所图示的例子中,各贯通接点C4与导电层110之间设置有覆盖贯通接点C4外周面的氧化硅(SiO2)等绝缘层103,各贯通接点C4通过绝缘层103与导电层110电绝缘。再者,此种构成只不过是例示,具体构成能够适当调整。例如,也可在贯通接点C4与导电层110之间隔着多个绝缘层101设置有在Z方向上排列的多个氮化硅(SiN)等绝缘层,将各贯通接点C4通过所述多个氮化硅等绝缘层与导电层110电绝缘。此种情况下,例如可设置也可省略图9例示的绝缘层103。
[电路层CL]
图10是表示图4的A所示的区域中的构成的示意性的俯视图,且图示出了电路层CL中的构成。图10的例子中,在半导体基板S的表面设置有晶体管阵列TA1、TA2。
晶体管阵列TA1、TA2包含有在X方向及Y方向上呈矩阵状排列的多个晶体管Tr。所述多个晶体管Tr分别作为区块驱动晶体管35(图1)发挥功能。再者,所图示的例子中,晶体管Tr在Y方向上的排列周期与存储器区块MB在Y方向上的排列周期一致。
晶体管阵列TA1设置在与存储器区块MB_A、MB_D、MB_E、MB_H的接点区域CR、及存储器区块MB_B、MB_C、MB_F、MB_G的贯通接点区域TR对应的区域。晶体管阵列TA1所包含的多个晶体管Tr中,设置在与存储器区块MB_A、MB_B对应的区域的晶体管Tr与存储器区块MB_A中的导电层110连接。此外,设置在与存储器区块MB_C、MB_D对应的区域的晶体管Tr与存储器区块MB_D中的导电层110连接。此外,设置在与存储器区块MB_E、MB_F对应的区域的晶体管Tr与存储器区块MB_E中的导电层110连接。此外,设置在与存储器区块MB_G、MB_H对应的区域的晶体管Tr与存储器区块MB_H中的导电层110连接。
晶体管阵列TA2设置在与存储器区块MB_A、MB_D、MB_E、MB_H的贯通接点区域TR、及存储器区块MB_B、MB_C、MB_F、MB_G的接点区域CR对应的区域。晶体管阵列TA2所包含的多个晶体管Tr中,设置在与存储器区块MB_A、MB_B对应的区域的晶体管Tr与存储器区块MB_B中的导电层110连接。此外,设置在与存储器区块MB_C、MB_D对应的区域的晶体管Tr与存储器区块MB_C中的导电层110连接。此外,设置在与存储器区块MB_E、MB_F对应的区域的晶体管Tr与存储器区块MB_F中的导电层110连接。此外,设置在与存储器区块MB_G、MB_H对应的区域的晶体管Tr与存储器区块MB_G中的导电层110连接。
再者,晶体管阵列TA1、TA2所包含的多个晶体管Tr中,隔着绝缘层STI在X方向或Y方向上相邻的2个晶体管Tr与同一个存储器区块中的导电层110连接。此外,隔着绝缘层STI在X方向上相邻的2个晶体管Tr之间的距离d1、及隔着绝缘层STI在Y方向上相邻的2个晶体管Tr之间的距离d2小于晶体管阵列TA1、TA2之间的距离d3。再者,这些距离d1、d2、d3例如为设置在半导体基板S表面的区域中的最短距离。此外,晶体管阵列TA1、TA2所包含的多个晶体管Tr分别经由共通的源极区域与其他晶体管Tr连接。具有共通的源极区域的2个晶体管Tr与不同的存储器区块MB中的导电层110连接。
图11是图10的局部放大图。在各晶体管Tr的源极区域、漏极区域及栅极电极连接有接点CS。与晶体管Tr的源极区域连接的接点CS连接于配线CG(图1)。与晶体管Tr的漏极区域连接的接点CS经由贯通接点C4、配线m0及接点CC连接于导电层110(参照图7等)。与晶体管Tr的栅极电极连接的接点CS连接于区块选择线BLKSEL(图1)。
[制造方法]
接下来,参照图12~图23对本实施方式的半导体存储装置的制造方法的一部分进行说明。图12~图15、图17、图19、图21及图23是用以对该制造方法进行说明的示意性的XZ截面图,且与图8所示的截面对应。图16、图18、图20及图22是用以对该制造方法进行说明的示意性的俯视图,且与图7所示的平面对应。
该制造方法中,在半导体基板S上形成电路层CL(图2)。
其次,例如图12所示,在电路层CL上形成多个牺牲层110A及绝缘层101。牺牲层110A例如包含氮化硅(SiN)等。该步骤例如通过CVD(Chemical Vapor Deposition,化学气相沉积)等方法进行。
其次,例如图13所示,在图12所示的结构的上表面形成抗蚀层R1。抗蚀层R1具备使供设置接点区域CR及贯通接点区域TR的区域露出的开口op1,且覆盖其他区域。
其次,例如图13所示,通过经由开口op1的湿式蚀刻或RIE(Reactive IonEtching,反应性离子蚀刻)等干式蚀刻(以下,称为“蚀刻等”)将绝缘层101及牺牲层110A各去除一层。
其次,如图14所示,通过湿式蚀刻等将抗蚀层R1的一部分各向等性地去除。由此,开口op1在X方向上扩大。此外,通过经由开口op1的蚀刻等将绝缘层101及牺牲层110A各去除一层。
其次,如图15所示,通过湿式蚀刻等将抗蚀层R1的一部分各向等性地去除。由此,开口op1在X方向上扩大。此外,通过经由开口op1的蚀刻等将绝缘层101及牺牲层110A各去除一层。
其次,如图16及图17所示,将抗蚀层R1去除,在图15所示的结构的上表面形成硬质掩膜HM及抗蚀层R2。硬质掩膜HM在接点区域CR中具备在X方向上延伸的开口,且覆盖其他区域。抗蚀层R2使设置在硬质掩膜的开口的一部分区域露出,且覆盖其他区域。以下,将既未被硬质掩膜HM也未被抗蚀层R2覆盖的区域称为开口op2。
其次,如图17所示,通过经由开口op2的蚀刻等将绝缘层101及牺牲层110A各去除一层。
其次,如图18所示,通过湿式蚀刻等将抗蚀层R2的一部分各向等性地去除。由此,开口op2在X方向上扩大。
其次,如图19所示,通过经由开口op2的蚀刻等将绝缘层101及牺牲层110A各去除一层。
其次,如图20所示,将硬质掩膜HM及抗蚀层R2去除,在图19所示的结构的上表面形成抗蚀层R3。抗蚀层R3例如具备使与从X方向的一侧或另一侧数第奇数号开口op2对应的区域露出的多个开口op3,且覆盖其他区域。
其次,如图21所示,通过经由开口op3的蚀刻等将绝缘层101及牺牲层110A各去除多层。该步骤中去除的绝缘层101及牺牲层110A的层数例如比通过经由抗蚀层R2的开口op2的蚀刻等而去除的绝缘层101及牺牲层110A的层数各多1层。
其次,如图22所示,将抗蚀层R3去除,在图21所示的结构的上表面形成抗蚀层R4。抗蚀层R4例如具备使与从X方向数第奇数号的多个开口op2中的一部分、从X方向数第偶数号的多个开口op2中的一部分、及多个开口op3中的一部分对应的区域露出的开口op4,且覆盖其他区域。
其次,如图23所示,通过经由开口op4的蚀刻等将绝缘层101及牺牲层110A各去除多层。该步骤中去除的绝缘层101及牺牲层110A的层数例如比通过经由抗蚀层R2的开口op2的蚀刻等而去除的绝缘层101及牺牲层110A的层数与通过经由抗蚀层R3的开口op3的蚀刻等而去除的绝缘层101及牺牲层110A的层数之和各多1层。
然后,对所形成的构成形成半导体柱120、栅极绝缘膜130、贯通接点C4等,去除牺牲层110A而形成导电层110,且形成接点CC等,由此形成参照图4~图11所说明的构成。
[第1比较例]
接下来,参照图24对第1比较例的半导体存储装置进行说明。图24是用以对第1比较例的半导体存储装置进行说明的示意性的俯视图。
第1比较例的存储器区块MB'具备在X方向上延伸的存储器区域MR'、及设置在该存储器区域MR'的X方向的一端部的接点区域CR'。
第1比较例的存储器区块MB'中,由于接点区域CR'设置在存储器区域MR'的X方向的一端部,因此存在接点区域CR'至存储器区域MR的X方向的另一端部的距离变大,向导电层110输送电压耗费时间的情况。
[第2比较例]
接下来,参照图25及图26对第2比较例的半导体存储装置进行说明。图25及图26是用以对第2比较例的半导体存储装置进行说明的示意性的俯视图。
如图25所示,第2比较例的存储器层ML”中,各存储器区块MB具备:2个存储器区域MR,在X方向上延伸,且在X方向上排列;接点区域CR,设置在所述2个存储器区域MR之间;及贯通接点区域TR,设置在接点区域CR与存储器区域MR之间。此外,第2比较例中,接点区域CR及贯通接点区域TR并不呈错位状配置。即,第2比较例中,所有接点区域CR在Y方向上排列,所有贯通接点区域TR在Y方向上排列。
此外,如图26所示,第2比较例的电路层CL”包含有在X方向及Y方向上呈矩阵状排列的多个晶体管Tr。此外,第2比较例中,与各存储器区块MB中的导电层110连接的多个晶体管Tr在X方向上排列成一列。此外,隔着绝缘层STI在Y方向上相邻的2个晶体管Tr(例如,图中的晶体管TrA、TrB)与不同的存储器区块MB中的导电层110连接。
第2比较例的半导体存储装置中,如图25所示,在X方向上排列的2个存储器区域MR之间设置有接点区域CR。因此,在假设第1比较例的存储器区块MB'与第2比较例的存储器区块MB包含相同数量的存储器单元MC的情况下,第2比较例的存储器区域MR在X方向上的长度成为第1比较例的存储器区域MR'在X方向上的长度的一半。因此,与第1比较例的存储器区块MB'相比,能够对导电层110高速输送电压。
此处,例如在对存储器区块MB_A中的存储器单元MC进行写入动作的情况下,对存储器区块MB_A中的与选择存储器单元MC连接的导电层110供给20V左右的编程电压,对存储器区块MB_A中的除此以外的导电层110供给10V左右的写入导通电压。此外,其他存储器区块MB中的导电层110在0V左右的电压下成为浮动状态。此种情况下,例如对图26的晶体管TrA的漏极区域供给20V左右的编程电压,晶体管TrB的漏极区域成为0V左右的浮动状态。此种情况下,存在它们之间的绝缘层STI中产生20V的电压差,从而产生绝缘层STI的绝缘破坏的情况。为抑制此情况,必须使晶体管Tr的漏极区域彼此的距离变大,但存在因此而导致电路面积增大的情况。
此外,图26的例子中,与存储器区块MB_A中的导电层110连接的晶体管Tr中,右半部分的晶体管Tr设置在与贯通接点区域TR对应的位置,因此能够相对容易地与贯通接点C4连接。然而,左半部分的晶体管Tr并不设置在与贯通接点C4对应的位置,因此存在需要在X方向上延伸的多根配线,从而导致电路层CL”中的配线图案复杂化的情况。
此外,图25的例子中,所有接点区域CR在Y方向上排列,所有贯通接点区域TR在Y方向上排列。因此存在如下情况,即,为将接点区域CR的接点CC与贯通接点区域TR的贯通接点C4连接,而需要在X方向上延伸的多根配线,从而导致存储器层ML”中的配线图案复杂化。
此外,例如参照图16所说明,形成接点区域CR的步骤中,在硬质掩膜HM形成沿X方向延伸的开口。此处,图25的例子中,所有接点区域CR在Y方向上排列。为形成此种结构,例如图27所例示,必须对应于所有存储器区块MB的接点区域CR,而比第1实施方式更高密度地形成硬质掩膜HM的开口。此种情况下,存在如下情况,即,在硬质掩膜HM形成开口时的加工用抗蚀层等中,在Y方向上排列的开口o彼此相连,或产生抗蚀层的图案变形等。此外,对于参照图20等所说明的抗蚀层R3的开口op3、及参照图22等所说明的抗蚀层R4的开口op4,也存在产生同样问题的情况。
[第1实施方式的半导体存储装置的效果]
第1实施方式的半导体存储装置中,例如参照图10等所说明,隔着绝缘层STI在X方向或Y方向上相邻的多个晶体管Tr对应于同一个存储器区块MB。根据此种构成,在写入动作中对任一晶体管Tr供给20V左右的编程电压的情况下,对隔着绝缘层STI与该晶体管相邻的多个晶体管Tr供给10V左右的写入导通电压。因此,能够较大程度地缓和绝缘层STI中产生的电压差。因此,不会导致电路面积增大,能够抑制如上所述的绝缘层STI的绝缘破坏。
此外,第1实施方式中,接点区域CR及贯通接点区域TR呈错位状配置。根据此种构成,能够将贯通接点区域TR对应于与各存储器区块MB对应的多个晶体管Tr来配置。由此,能够使贯通接点C4与晶体管Tr之间的距离变短,从而抑制电路层CL的配线图案复杂化。此外,根据此种构成,能够将对应的接点区域CR及贯通接点区域TR在Y方向上排列配置。由此,能够使接点CC与贯通接点C4之间的距离变短,从而抑制存储器层ML的配线图案复杂化。
此外,第1实施方式的半导体存储装置的制造步骤中,例如图16所示,可易于在Y方向上确保开口op2之间的距离。由此,能够抑制硬质掩膜HM的加工用抗蚀层等的图案变形等。
[漏极选择线SGD]
接下来,对作为漏极选择线SGD发挥功能的导电层110与电路层CL中的晶体管的关系进行说明。
如上所述,多个导电层110中的一部分作为字线WL或源极选择线SGS发挥功能。此外,多个导电层110中的一部分作为漏极选择线SGD发挥功能。作为字线WL等发挥功能的导电层110例如参照图5所说明,具备包含在沿X方向排列的2个存储器区域MR中的部分、及连接它们的部分(图7的配线区域wla、wlc)。另一方面,作为漏极选择线SGD发挥功能的导电层110仅具有包含在沿X方向排列的2个存储器区域MR中的部分,而不具有连接它们的部分。这些导电层110可通过不同的晶体管控制,也可通过配线等电连接。
例如,图28的例子中,存储器区域MR与贯通接点区域TR之间设置有贯通接点区域TRD。贯通接点区域TRD包含与上述贯通接点区域TR同样的构成。作为漏极选择线SGD发挥功能的导电层110经由贯通接点区域TRD中的贯通接点C4与电路层CL中的晶体管连接。
此外,图28的例子中,设置在X方向的一侧(例如图5右侧)的漏极选择线SGD与设置在X方向的另一侧(例如图5左侧)的漏极选择线SGD通过不同的晶体管驱动。例如,在电路层CL中晶体管阵列TA1与X方向的另一侧的存储器区域MR之间的区域,设置有多个晶体管,所述多个晶体管作为与漏极选择线SGD对应的区块驱动晶体管35发挥功能。此外,在电路层CL中晶体管阵列TA2与X方向的一侧的存储器区域MR之间的区域,设置有多个晶体管,所述多个晶体管作为与漏极选择线SGD对应的区块驱动晶体管35发挥功能。
此外,图29的例子中,设置在X方向的一侧的漏极选择线SGD与设置在X方向的另一侧的漏极选择线SGD通过同一个晶体管驱动。例如,设置在X方向的一侧的漏极选择线SGD与设置在X方向的另一侧的漏极选择线SGD经由比配线m0更上层的配线m1等连接。此外,在电路层CL中晶体管阵列TA1或晶体管阵列TA2与存储器区域MR之间的区域、或晶体管阵列TA1与晶体管阵列TA2之间的区域,设置有多个晶体管,所述多个晶体管作为与漏极选择线SGD对应的区块驱动晶体管35发挥功能。
[第2实施方式]
接下来,参照图30及图31对第2实施方式的半导体存储装置的构成进行说明。再者,以下图式为示意性的图式,有时为便于说明会省略一部分构成。此外,以下说明中,对与第1实施方式同样的部分附上相同符号,并省略说明。
第1实施方式中,例如图2所示,位线BL比导电层110、半导体柱120及栅极绝缘膜130更远离半导体基板S,导电层140比导电层110、半导体柱120及栅极绝缘膜130更靠近半导体基板S。此外,半导体柱120的上端与位线BL连接,半导体柱120的下端与导电层140连接,接点CC的下端与导电层110连接。
另一方面,第2实施方式中,例如图30所示,位线BL比导电层110、半导体柱120及未图示的栅极绝缘膜更靠近半导体基板S,导电层140比导电层110、半导体柱120及未图示的栅极绝缘膜更远离半导体基板S。此外,半导体柱120的下端与位线BL连接,半导体柱120的上端与导电层140连接,接点CC的上端与导电层110连接。
此种构成例如能够通过在半导体基板S上形成电路层CL,且在未图示的另一基板上形成存储器层ML”',并将该存储器层ML”'贴合于电路层CL来制造。
图31是第2实施方式的存储器区域MR”'的示意性的仰视图。如图31所示,在第2实施方式的存储器区域MR”',以与第1实施方式同样的配置来配置接点区域CR,在各接点区域CR,以与第1实施方式同样的配置来配置接点CC。另一方面,在第2实施方式的存储器区域MR”',未设置贯通接点区域TR,也未设置贯通接点C4。存储器层ML”'中的多个导电层110经由接点CC、接点CS(图30)及设置在它们之间的多个电极el(图30)与电路层CL中的晶体管Tr连接。再者,电路层CL中的晶体管Tr的配置等与第1实施方式同样(参照图10)。
通过此种构成,也能够达成与第1实施方式同样的效果。
[其他实施方式]
第1实施方式及第2实施方式中,在晶体管阵列TA1、TA2中,多个晶体管Tr在Y方向上的排列周期与多个存储器区块MB在Y方向上的排列周期一致。此外,遍及2个存储器区块量的区域地在Y方向上排列的2个晶体管Tr与一个存储器区块MB对应。此外,对应于在Y方向上排列的4个存储器区块MB,接点CC在Y方向上周期性地排列。此外,在电路层CL设置有在X方向上排列的2个晶体管阵列TA1、TA2。
然而,此种构成只不过是例示,具体构成能够适当调整。
例如,图32及图33的例子中,针对每一个晶体管Tr在Y方向上排列有1.5个存储器区块MB。此外,遍及3个存储器区块量的区域地在Y方向上排列的2个晶体管Tr与一个存储器区块MB对应。此外,对应于在Y方向上排列的6个存储器区块MB,接点CC在Y方向上周期性地排列。此外,在电路层CL设置有在X方向上排列的3个晶体管阵列TA1、TA2、TA3。即便为此种构成,也能够简化电路层CL的配线图案。
此外,例如图34及图35的例子中,针对每一个晶体管Tr在Y方向上排列有2个存储器区块MB。此外,遍及4个存储器区块量的区域地在Y方向上排列的2个晶体管Tr与一个存储器区块MB对应。此外,对应于在Y方向上排列的8个存储器区块MB,接点CC在Y方向上周期性地排列。此外,在电路层CL设置有在X方向上排列的4个晶体管阵列TA1、TA2、TA3、TA4。即便为此种构成,也能够简化电路层CL的配线图案。
此外,第1实施方式中,接点区域CR与贯通接点区域TR具有相同程度的面积,对应于1个接点区域CR而设置有1个贯通接点区域TR,且这些区域在Y方向上排列。然而,例如接点区域CR的面积也可与贯通接点区域TR的面积不同。此种情况下,例如也可对应于各接点区域CR而设置有2个以上的贯通接点区域TR,且将这些区域在Y方向上排列。
此外,第1实施方式中,多个导电层110中作为字线WL发挥功能的所有导电层具备包含在沿X方向排列的2个存储器区域MR中的部分(参照图5)、及连接它们的部分(图7的配线区域wla、wlc)。然而,此种构成只不过是例示,具体构成能够适当调整。例如图36及图37的例子中,作为字线WL发挥功能的一部分导电层110a在接点区域CR中被沿X方向分断。这样被沿X方向分断的导电层110a的各部分例如也可通过配线等连接并通过共通的晶体管控制。
[其他]
对本发明的几个实施方式进行了说明,但这些实施方式是作为例示提出的,并未意图限定发明范围。这些新颖的实施方式能够以其他各种形态实施,可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明范围或主旨中,并且包含在权利要求书中所述的发明及其均等的范围内。
[符号的说明]
110 导电层
120 半导体柱
130 栅极绝缘膜
Claims (5)
1.一种半导体存储装置,具备:
半导体基板;
存储器单元阵列,在与所述半导体基板的表面交叉的第1方向上与所述半导体基板相隔配置;以及
第1晶体管阵列及第2晶体管阵列,设置在所述半导体基板上;且
所述半导体基板具备:第1区域~第4区域,在与所述第1方向交叉的第2方向上依序排列;及第5区域~第8区域,在所述第2方向上依序排列;
在与所述第1方向及所述第2方向交叉的第3方向上,
所述第5区域与所述第1区域相邻,
所述第6区域与所述第2区域相邻,
所述第7区域与所述第3区域相邻,
所述第8区域与所述第4区域相邻,
所述存储器单元阵列具备:
多个第1导电层,在所述第1区域~所述第4区域中在所述第2方向上延伸,且在所述第1方向上积层;
多个第1半导体柱,设置在所述第1区域,在所述第1方向上延伸,且与所述多个第1导电层对向;
多个第1连接接点,设置在所述第2区域,在所述第1方向上延伸,且在所述第1方向的一端与所述多个第1导电层分别连接;
多个第2半导体柱,设置在所述第4区域,在所述第1方向上延伸,且与所述多个第1导电层对向;
多个第2导电层,在所述第5区域~所述第8区域中在所述第2方向上延伸,且在所述第1方向上积层;
多个第3半导体柱,设置在所述第5区域,在所述第1方向上延伸,且与所述多个第2导电层对向;
多个第2连接接点,设置在所述第7区域,在所述第1方向上延伸,且在所述第1方向的一端与所述多个第2导电层分别连接;及
多个第4半导体柱,设置在所述第8区域,在所述第1方向上延伸,且与所述多个第2导电层对向;且
所述第1晶体管阵列
设置在包含所述第2区域及所述第6区域的区域,且
具备:多个第1晶体管,在所述第2方向上排列;及多个第2晶体管,在所述第2方向上排列;
所述多个第2晶体管隔着设置在所述半导体基板的表面的绝缘区域与所述多个第1晶体管在所述第3方向上相邻,
所述多个第1晶体管及所述多个第2晶体管经由所述多个第1连接接点与所述多个第1导电层连接,
所述第2晶体管阵列
设置在包含所述第3区域及所述第7区域的区域,且
具备:多个第3晶体管,在所述第2方向上排列;及多个第4晶体管,在所述第2方向上排列;
所述多个第3晶体管隔着所述绝缘区域与所述多个第4晶体管在所述第3方向上相邻,
所述多个第3晶体管及所述多个第4晶体管经由所述多个第2连接接点与所述多个第2导电层连接。
2.根据权利要求1所述的半导体存储装置,其中
所述多个第1晶体管设置在所述第2区域,
所述多个第2晶体管设置在所述第6区域,
所述多个第3晶体管设置在所述第3区域,
所述多个第4晶体管设置在所述第7区域。
3.根据权利要求1或2所述的半导体存储装置,其具备:
多个第1贯通接点,设置在所述第3区域,在所述第1方向上至少从所述多个第1导电层的最上层延伸至最下层;及
多个第2贯通接点,设置在所述第6区域,在所述第1方向上至少从所述多个第2导电层的最上层延伸至最下层;且
所述多个第1晶体管及所述多个第2晶体管经由所述多个第2贯通接点及所述多个第1连接接点与所述多个第1导电层连接,所述多个第3晶体管及所述多个第4晶体管经由所述多个第1贯通接点及所述多个第2连接接点与所述多个第2导电层连接。
4.根据权利要求1或2所述的半导体存储装置,其中
所述多个第1导电层具备:
第1部分,设置在所述第1区域,在所述第2方向上延伸,且与所述多个第1半导体柱的外周面对向;
第2部分,设置在所述第2区域,在所述第2方向上延伸;
第3部分,设置在所述第3区域,在所述第2方向上延伸;及
第4部分,设置在所述第4区域,在所述第2方向上延伸,且与所述多个第2半导体柱的外周面对向;且
所述第1部分经由所述第2部分及所述第3部分与所述第4部分连接,
所述多个第2导电层具备:
第5部分,设置在所述第5区域,在所述第2方向上延伸,且与所述多个第3半导体柱的外周面对向;
第6部分,设置在所述第6区域,在所述第2方向上延伸;
第7部分,设置在所述第7区域,在所述第2方向上延伸;及
第8部分,设置在所述第8区域,在所述第2方向上延伸,且与所述多个第4半导体柱的外周面对向;且
所述第5部分经由所述第6部分及所述第7部分与所述第8部分连接。
5.根据权利要求1或2所述的半导体存储装置,其中
所述第1晶体管阵列具备:
多个第5晶体管,在所述第2方向上排列,具备与所述多个第1晶体管共通的区域;及
多个第6晶体管,在所述第2方向上排列,具备与所述多个第2晶体管共通的区域;且
所述第2晶体管阵列具备:
多个第7晶体管,在所述第2方向上排列,具备与所述多个第3晶体管共通的区域;及
多个第8晶体管,在所述第2方向上排列,具备与所述多个第4晶体管共通的区域。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019173815A JP2021052084A (ja) | 2019-09-25 | 2019-09-25 | 半導体記憶装置 |
JP2019-173815 | 2019-09-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112563276A CN112563276A (zh) | 2021-03-26 |
CN112563276B true CN112563276B (zh) | 2023-08-08 |
Family
ID=74881228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010580958.8A Active CN112563276B (zh) | 2019-09-25 | 2020-06-23 | 半导体存储装置 |
Country Status (4)
Country | Link |
---|---|
US (3) | US11121227B2 (zh) |
JP (1) | JP2021052084A (zh) |
CN (1) | CN112563276B (zh) |
TW (2) | TWI843013B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022078881A (ja) | 2020-11-13 | 2022-05-25 | キオクシア株式会社 | 半導体記憶装置 |
JP2023090564A (ja) * | 2021-12-17 | 2023-06-29 | キオクシア株式会社 | 半導体記憶装置 |
JP2023138008A (ja) * | 2022-03-18 | 2023-09-29 | キオクシア株式会社 | 半導体記憶装置の製造方法および半導体記憶装置 |
JP2023140679A (ja) * | 2022-03-23 | 2023-10-05 | キオクシア株式会社 | 半導体デバイス |
CN117219612A (zh) * | 2022-05-30 | 2023-12-12 | 长鑫存储技术有限公司 | 半导体结构和存储器的制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107731826A (zh) * | 2016-08-12 | 2018-02-23 | 东芝存储器株式会社 | 半导体存储装置 |
CN108055873A (zh) * | 2016-01-13 | 2018-05-18 | 东芝存储器株式会社 | 半导体存储装置 |
CN110277394A (zh) * | 2018-03-14 | 2019-09-24 | 东芝存储器株式会社 | 半导体存储装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6230512B2 (ja) * | 2014-09-10 | 2017-11-15 | 東芝メモリ株式会社 | 半導体メモリ |
US20160268269A1 (en) * | 2015-03-12 | 2016-09-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
JP5956033B1 (ja) * | 2015-07-23 | 2016-07-20 | 株式会社フローディア | メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法 |
US9780104B2 (en) * | 2015-09-10 | 2017-10-03 | Toshiba Memory Corporation | Semiconductor memory device and method of manufacturing the same |
TWI645474B (zh) * | 2015-12-09 | 2018-12-21 | 東芝記憶體股份有限公司 | 半導體裝置及其製造方法 |
US9806093B2 (en) | 2015-12-22 | 2017-10-31 | Sandisk Technologies Llc | Through-memory-level via structures for a three-dimensional memory device |
JP6559590B2 (ja) | 2016-02-03 | 2019-08-14 | 東芝メモリ株式会社 | 半導体記憶装置 |
US9704801B1 (en) * | 2016-02-17 | 2017-07-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US9953993B2 (en) * | 2016-07-25 | 2018-04-24 | Toshiba Memory Corporation | Semiconductor memory device |
US10276585B2 (en) | 2016-08-12 | 2019-04-30 | Toshiba Memory Corporation | Semiconductor memory device |
JP2018037513A (ja) * | 2016-08-31 | 2018-03-08 | 東芝メモリ株式会社 | 半導体装置 |
US10515973B2 (en) | 2017-11-30 | 2019-12-24 | Intel Corporation | Wordline bridge in a 3D memory array |
US10504918B2 (en) * | 2018-03-16 | 2019-12-10 | Toshiba Memory Corporation | Memory device |
JP2020065022A (ja) * | 2018-10-19 | 2020-04-23 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
-
2019
- 2019-09-25 JP JP2019173815A patent/JP2021052084A/ja active Pending
-
2020
- 2020-06-23 CN CN202010580958.8A patent/CN112563276B/zh active Active
- 2020-06-29 TW TW110133310A patent/TWI843013B/zh active
- 2020-06-29 TW TW109121786A patent/TWI737367B/zh active
- 2020-09-04 US US17/013,286 patent/US11121227B2/en active Active
-
2021
- 2021-07-13 US US17/374,475 patent/US11769808B2/en active Active
-
2023
- 2023-08-21 US US18/452,965 patent/US12062704B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108055873A (zh) * | 2016-01-13 | 2018-05-18 | 东芝存储器株式会社 | 半导体存储装置 |
CN107731826A (zh) * | 2016-08-12 | 2018-02-23 | 东芝存储器株式会社 | 半导体存储装置 |
CN110277394A (zh) * | 2018-03-14 | 2019-09-24 | 东芝存储器株式会社 | 半导体存储装置 |
Also Published As
Publication number | Publication date |
---|---|
TWI843013B (zh) | 2024-05-21 |
US11121227B2 (en) | 2021-09-14 |
JP2021052084A (ja) | 2021-04-01 |
CN112563276A (zh) | 2021-03-26 |
US12062704B2 (en) | 2024-08-13 |
TW202114165A (zh) | 2021-04-01 |
TWI737367B (zh) | 2021-08-21 |
US11769808B2 (en) | 2023-09-26 |
US20230395671A1 (en) | 2023-12-07 |
US20210091196A1 (en) | 2021-03-25 |
TW202147571A (zh) | 2021-12-16 |
US20210343848A1 (en) | 2021-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN112563276B (zh) | 半导体存储装置 | |
CN111081712B (zh) | 半导体装置及半导体存储装置 | |
US8358539B2 (en) | Non-volatile semiconductor storage device | |
US7387935B2 (en) | Memory cell unit, nonvolatile semiconductor storage device including memory cell unit, and memory cell array driving method | |
US8310875B2 (en) | Semiconductor memory device | |
TWI713038B (zh) | 半導體記憶裝置 | |
CN112447735B (zh) | 半导体存储装置及其制造方法 | |
CN112530482B (zh) | 半导体存储器装置 | |
US11925024B2 (en) | Semiconductor memory device | |
WO2021181455A1 (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
US7233513B2 (en) | Semiconductor memory device with MOS transistors each having floating gate and control gate | |
JP2011222775A (ja) | 半導体記憶装置 | |
US20240203460A1 (en) | Semiconductor memory device | |
US20230064180A1 (en) | Semiconductor device and semiconductor memory device | |
US11937432B2 (en) | Semiconductor device with regions and contacts | |
US20220406742A1 (en) | Semiconductor memory device | |
US20230397446A1 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |