TWI737367B - 半導體記憶裝置 - Google Patents

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TWI737367B
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内海哲章
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Abstract

本發明之實施方式提供一種能較佳地動作之半導體記憶裝置。 實施方式之半導體記憶裝置具備：半導體基板；記憶胞陣列，其於第1方向上與半導體基板相隔；及第1、第2電晶體陣列，其等設置於半導體基板。半導體基板具備於第2方向依序排列之第1區域～第4區域、及於第2方向依序排列之第5區域～第8區域。該等區域分別於第3方向上相鄰。記憶胞陣列具備設置於第1～第4區域之複數個第1導電層、及設置於第5～第8區域之複數個第2導電層。第1電晶體陣列包含經由設置於第2區域之複數個接點與複數個第1導電層連接的複數個電晶體。第2電晶體陣列包含經由設置於第7區域之複數個接點與複數個第2導電層連接的複數個電晶體。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：半導體基板；記憶胞陣列，其於與半導體基板之表面交叉之方向上與半導體基板相隔配置；及電晶體陣列，其設置於半導體基板之表面。
實施方式提供一種能較佳地動作之半導體記憶裝置。
一實施方式之半導體裝置具備：半導體基板；記憶胞陣列，其於與半導體基板之表面交叉之第1方向上與半導體基板相隔配置；以及第1電晶體陣列及第2電晶體陣列，其等設置於半導體基板。
半導體基板具備：第1區域~第4區域，其等於與第1方向交叉之第2方向依序排列；及第5區域~第8區域，其等於第2方向依序排列。於與第1方向及第2方向交叉之第3方向上，第5區域與第1區域相鄰，第6區域與第2區域相鄰，第7區域與第3區域相鄰，第8區域與第4區域相鄰。
記憶胞陣列具備：複數個第1導電層，其等於第1區域~第4區域中於第2方向上延伸，且於第1方向上積層；複數個第1半導體柱，其等設置於第1區域，於第1方向上延伸，且與複數個第1導電層對向；複數個第1連接接點，其等設置於第2區域，於第1方向上延伸，且於第1方 向之一端分別連接於複數個第1導電層；及複數個第2半導體柱，其等設置於第4區域，於第1方向上延伸，且與複數個第1導電層對向。
又，記憶胞陣列具備：複數個第2導電層，其等於第5區域~第8區域中於第2方向上延伸，且於第1方向上積層；複數個第3半導體柱，其等設置於第5區域，於第1方向上延伸，且與複數個第2導電層對向；複數個第2連接接點，其等設置於第7區域，於第1方向上延伸，且於第1方向之一端分別連接於複數個第2導電層；及複數個第4半導體柱，其等設置於第8區域，於第1方向上延伸，且與複數個第2導電層對向。
第1電晶體陣列設置於包含第2區域及第6區域之區域。又，第1電晶體陣列具備：複數個第1電晶體，其等於第2方向上排列；及複數個第2電晶體，其等於第2方向上排列。複數個第2電晶體隔著設置於半導體基板表面之絕緣區域與複數個第1電晶體於第3方向上相鄰。複數個第1電晶體及複數個第2電晶體經由複數個第1連接接點與複數個第1導電層連接。
第2電晶體陣列設置於包含第3區域及第7區域之區域。又，第2電晶體陣列具備：複數個第3電晶體，其等於第2方向上排列；及複數個第4電晶體，其等於第2方向上排列。複數個第3電晶體隔著絕緣區域與複數個第4電晶體於第3方向上相鄰。複數個第3電晶體及複數個第4電晶體經由複數個第2連接接點與複數個第2導電層連接。
21:動作電壓產生電路
22:位址解碼器
23:區塊選擇電路
24:電壓選擇電路
25:感測放大器模組
26:定序器
31:動作電壓輸出端子
33:電壓選擇線
34:區塊選擇部
35:區塊驅動電晶體
36:電壓選擇部
37:電壓選擇電晶體
101:絕緣層
102:絕緣層
103:絕緣層
110:導電層
110A:犧牲層
110a:導電層
120:半導體柱
121:絕緣層
124:半導體層
130:閘極絕緣膜
131:隧道絕緣膜
132:電荷儲存膜
133:阻擋絕緣膜
140:導電層
141:導電膜
142:導電膜
BL:位元線
BLKSEL:區塊選擇線
C4:貫通接點
Cb:接點
CC:接點
CG:配線
Ch:接點
CL:電路層
CL":電路層
CS:接點
CR:接點區域
CR':接點區域
D0:配線
D1:配線
D2:配線
d1:距離
d2:距離
d3:距離
el:電極
HM:硬質掩膜
HR:絕緣構件
m0:配線
m1:配線
MA:記憶胞陣列
MB(MB_A~MB_H):記憶體區塊
MB':記憶體區塊
MC:記憶胞
ML:記憶體層
ML':記憶體層
ML":記憶體層
ML''':記憶體層
MS:記憶體串
MR:記憶體區域
MR':記憶體區域
MR''':記憶體區域
PC:周邊電路
op1:開口
op2:開口
op3:開口
op4:開口
R1:抗蝕層
R2:抗蝕層
R3:抗蝕層
R4:抗蝕層
S:半導體基板
SGD:汲極選擇線(選擇閘極線)
SGS:源極選擇線(選擇閘極線)
SHE:串單元間絕緣層
SL:源極線
ST:記憶體區塊間絕緣層
STD:汲極選擇電晶體(選擇電晶體)
STI:絕緣層
STS:源極選擇電晶體(選擇電晶體)
SU:串單元
TA1:電晶體陣列
TA2:電晶體陣列
TA3:電晶體陣列
TA4:電晶體陣列
Tr:電晶體
TR:貫通接點區域
WL:字元線
wla:配線區域
wlb:接點區域
wlc:配線區域
wld:接點區域
圖1係表示第1實施方式之半導體記憶裝置之模式性構成之等效電路圖。
圖2係上述半導體記憶裝置之模式性立體圖。
圖3係圖2之模式性放大圖。
圖4係上述半導體記憶裝置之模式性俯視圖。
圖5係圖4之模式性放大圖。
圖6係圖5之模式性放大圖。
圖7係圖5之模式性放大圖。
圖8係將圖7所示之構造沿A-A'線切斷並沿箭頭方向觀察之情形時之模式性剖視圖。
圖9係將圖7所示之構造沿B-B'線切斷並沿箭頭方向觀察之情形時之模式性剖視圖。
圖10係上述半導體記憶裝置之模式性俯視圖。
圖11係圖10之模式性放大圖。
圖12~圖23係表示上述半導體記憶裝置之製造方法之模式圖。
圖24係第1比較例之半導體記憶裝置之模式性俯視圖。
圖25、圖26係第2比較例之半導體記憶裝置之模式性俯視圖。
圖27係表示上述半導體記憶裝置之製造方法之模式圖。
圖28係表示第1實施方式之半導體記憶裝置之構成例之模式性俯視圖。
圖29係表示第1實施方式之半導體記憶裝置之構成例之模式性俯視圖。
圖30係表示第2實施方式之半導體記憶裝置之構成之模式性剖視圖。
圖31係上述半導體記憶裝置之模式性俯視圖。
圖32係其他實施方式之半導體記憶裝置之模式圖。
圖33係其他實施方式之半導體記憶裝置之模式圖。
圖34係其他實施方式之半導體記憶裝置之模式圖。
圖35係其他實施方式之半導體記憶裝置之模式圖。
圖36係其他實施方式之半導體記憶裝置之模式圖。
圖37係其他實施方式之半導體記憶裝置之模式圖。
以下，參照圖式對實施方式之半導體裝置及半導體記憶裝置進行詳細說明。再者，以下實施方式僅為一例，而非意圖限定本發明所示者。
又，本說明書中，將相對於半導體基板之表面平行之特定方向稱為X方向，將相對於半導體基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於半導體基板之表面垂直之方向稱為Z方向。
又，本說明書中，存在如下情形，即，將沿特定平面之方向稱為第1方向，將沿該特定平面且與第1方向交叉之方向稱為第2方向，將與該特定平面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等表述係以半導體基板為基準。例如，將沿Z方向遠離半導體基板之方向稱為上，將沿Z方向接近半導體基板之方向稱為下。又，於針對某構成言及下表面或下端部之情形時，係指該構成之半導體基板側之面或端部，於言及上表面或上端部之情形時，係指該構成之與半導體基板相反一側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，本說明書中，於言及第1構成與第2構成「電性連接」 之情形時，第1構成可與第2構成直接連接，第1構成亦可與第2構成經由配線、半導體構件或電晶體等連接。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開狀態，第1個電晶體亦與第3個電晶體「電性連接」。
又，本說明書中，於言及第1構成連接於第2構成與第3構成之「間」之情形時，有時係指第1構成、第2構成及第3構成串聯連接，且第1構成設置於第2構成與第3構成之電流路徑上。
又，本說明書中，於言及電路等使2根配線等「導通」之情形時，有時係指例如該電路等包含電晶體等，該電晶體等設置於2根配線之間之電流路徑上，且該電晶體等成為接通狀態。
[第1實施方式]
[整體構成]
以下，參照圖式對第1實施方式之半導體記憶裝置之構成進行說明。再者，以下圖式為模式圖，存在為便於說明而省略一部分構成之情形。
圖1係表示第1實施方式之半導體記憶裝置之構成之模式性等效電路圖。
本實施方式之半導體記憶裝置具備記憶胞陣列MA、及控制記憶胞陣列MA之周邊電路PC。
記憶胞陣列MA具備複數個記憶體區塊MB。上述複數個記憶體區塊MB分別具備複數個串單元SU。上述複數個串單元SU分別具備複數個記憶體串MS。上述複數個記憶體串MS之一端分別經由位元線BL與周邊電路PC連接。又，上述複數個記憶體串MS之另一端分別經由共通之源極線SL與周邊電路PC連接。
記憶體串MS具備：汲極選擇電晶體STD，其串聯連接於位元線BL與源極線SL之間；複數個記憶胞MC；及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
本實施方式之記憶胞MC為閘極絕緣膜中包含電荷儲存膜之場效型電晶體。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別與1個記憶體區塊MB中之所有記憶體串MS共通連接。
選擇電晶體(STD、STS)為場效型電晶體。於選擇電晶體(STD、STS)之閘極電極分別連接有選擇閘極線(SGD、SGS)。汲極選擇線SGD對應於串單元SU而設置，與1個串單元SU中之所有記憶體串MS共通連接。源極選擇線SGS與1個記憶體區塊MB中之所有記憶體串MS共通連接。
周邊電路PC具備：動作電壓產生電路21，其產生動作電壓；位址解碼器22，其對位址資料進行解碼；區塊選擇電路23及電壓選擇電路24，其等根據位址解碼器22之輸出信號向記憶胞陣列MA輸送動作電壓；感測放大器模組25，其與位元線BL連接；及定序器26，其控制上述部分。
動作電壓產生電路21具備複數個動作電壓輸出端子31。動作電壓產生電路21例如包含調節器等降壓電路、及電荷泵電路等升壓電路。動作電壓產生電路21例如依照來自定序器26之控制信號，於針對記憶胞陣列MA之讀出動作、寫入動作及抹除動作時，產生要施加至位元線 BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)之複數種動作電壓，並將其等同時輸出至複數個動作電壓輸出端子31。自動作電壓輸出端子31輸出之動作電壓依照來自定序器26之控制信號適當調整。
位址解碼器22具備複數根區塊選擇線BLKSEL及複數根電壓選擇線33。位址解碼器22例如依照來自定序器26之控制信號，依序參照位址暫存器之位址資料對該位址資料進行解碼，使與位址資料對應之區塊驅動電晶體35及電壓選擇電晶體37成為接通狀態，使除此以外之區塊驅動電晶體35及電壓選擇電晶體37成為斷開狀態。例如，使與位址資料對應之區塊選擇線BLKSEL及電壓選擇線33之電壓成為“H”狀態，使除此以外之電壓成為“L”狀態。再者，於使用P通道型電晶體而非使用N通道型電晶體之情形時，對該等配線施加相反之電壓。
再者，圖示例中，於位址解碼器22，針對每1個記憶體區塊MB各設有1根區塊選擇線BLKSEL。然而，該構成可適當變更。例如，亦可針對每2個以上記憶體區塊MB各具備1根區塊選擇線BLKSEL。
區塊選擇電路23具備與記憶體區塊MB對應之複數個區塊選擇部34。上述複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊驅動電晶體35。區塊驅動電晶體35例如為場效型耐壓電晶體。區塊驅動電晶體35之汲極電極分別與對應之字元線WL或選擇閘極線(SGD、SGS)電性連接。源極電極分別經由配線CG及電壓選擇電路24與動作電壓輸出端子31電性連接。閘極電極與對應之區塊選擇線BLKSEL共通連接。
再者，區塊選擇電路23進而具備未圖示之複數個電晶體。上述複數個電晶體為連接於選擇閘極線(SGD、SGS)與接地電壓供給端子 之間之場效型耐壓電晶體。上述複數個電晶體使非選擇之記憶體區塊MB中所包含之選擇閘極線(SGD、SGS)與接地電壓供給端子導通。再者，非選擇之記憶體區塊MB中所包含之複數根字元線WL成為浮動狀態。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。上述複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23與對應之字元線WL或選擇閘極線(SGD、SGS)電性連接。源極端子分別與對應之動作電壓輸出端子31電性連接。閘極電極分別與對應之電壓選擇線33連接。
感測放大器模組25與複數根位元線BL連接。感測放大器模組25例如具備與位元線BL對應之複數個感測放大器單元。感測放大器單元分別具備：箝位電晶體，其基於動作電壓產生電路21中產生之電壓對位元線BL進行充電；感測電晶體，其對位元線BL之電壓或電流進行感測；及複數個鎖存電路，其等保持該感測電晶體之輸出信號及寫入資料等。
定序器26根據輸入之命令及半導體記憶裝置之狀態，對動作電壓產生電路21、位址解碼器22及感測放大器模組25輸出控制信號。例如，定序器26依照時脈信號，依序參照指令暫存器之指令資料對該指令資料進行解碼，並將其輸出至動作電壓產生電路21、位址解碼器22及感測放大器模組25。
圖2係本實施方式之半導體記憶裝置之模式性立體圖。再者，圖2為用於說明之模式性構造，而非表示各構成之詳細配置等。對於各構成之更具體之配置等，將參照圖4~圖11於下文加以說明。
如圖2所示，本實施方式之半導體記憶裝置具備半導體基板S、設置於半導體基板S之電路層CL、及設置於電路層CL上方之記憶體層ML。
半導體基板S例如為包含單晶矽(Si)等之半導體基板。半導體基板S例如具備雙層阱構造，即，於P型半導體基板之表面具有N型阱，進而於該N型阱中具有P型阱。又，於半導體基板S設置有氧化矽(SiO2)等絕緣層STI。
電路層CL具備：複數個電晶體Tr，其等構成周邊電路PC(圖1)；以及複數根配線D0、D1、D2及接點CS，其等與上述複數個電晶體Tr連接。電晶體Tr例如為將半導體基板S之表面用作通道區域(閘極區域)之場效型電晶體。半導體基板S之表面中作為電晶體Tr之一部分發揮功能之區域被絕緣層STI包圍。
記憶體層ML具備記憶胞陣列MA中所包含之複數個構成。記憶體層ML具備：複數個導電層110，其等於Z方向上排列；半導體柱120，其於Z方向上延伸，且與上述複數個導電層110對向；閘極絕緣膜130，其設置於複數個導電層110與半導體柱120之間；及導電層140，其與半導體柱120之下端連接。
導電層110為於X方向上延伸之大致板狀之導電層，於Z方向上排列有複數個。導電層110例如可包括氮化鈦(TiN)及鎢(W)之積層膜等，亦可包括含有磷或硼等雜質之多晶矽等。又，導電層110之間設置有氧化矽(SiO2)等絕緣層101。
複數個導電層110中位於最下層之一個或複數個導電層110作為源極選擇線SGS(圖1)及與其連接之複數個源極選擇電晶體STS(圖1) 之閘極電極發揮功能。又，位於其上方之複數個導電層110作為字元線WL(圖1)及與其連接之複數個記憶胞MC(圖1)之閘極電極發揮功能。又，位於其上方之一個或複數個導電層110作為汲極選擇線SGD(圖1)及與其連接之複數個汲極選擇電晶體STD(圖1)之閘極電極發揮功能。
半導體柱120於X方向及Y方向上配置有複數個。半導體柱120例如為非摻雜之多晶矽(Si)等半導體層。半導體柱120具有大致圓筒狀之形狀，於中心部分設置有氧化矽等絕緣層121。又，半導體柱120之外周面分別被導電層110包圍。半導體柱120之下端部與導電層140連接。半導體柱120之上端部經由包含磷(P)等N型雜質之半導體層124、接點Ch及Cb與於Y方向上延伸之位元線BL連接。半導體柱120各自作為1個記憶體串MS(圖1)中所包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。
閘極絕緣膜130例如圖3所示，具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽等絕緣膜。電荷儲存膜132例如為氮化矽(SiN)等可儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，沿半導體柱120之外周面於Z方向上延伸。
再者，圖3中示出閘極絕緣膜130具備氮化矽等電荷儲存膜132之例，但閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。
導電層140例如圖2所示，具備：導電膜141，其與半導體柱120之下端部連接；及導電膜142，其設置於導電膜141之下表面。導電 膜141例如包括含有磷(P)等N型雜質之多晶矽等之導電性半導體。導電膜142例如可包括含有磷(P)等N型雜質之多晶矽等之導電性半導體，亦可包括鎢(W)等金屬，或可包括矽化物等。
其次，參照圖4~圖11，對本實施方式之半導體記憶裝置更詳細地進行說明。再者，圖4~圖11表示模式性構成，具體構成可適當變更。又，為便於說明，圖4~圖11中省略了一部分構成。
[記憶體層ML]
圖4係本實施方式之半導體記憶裝置之模式性俯視圖。圖4之例中，於半導體基板S設置有於X方向及Y方向上排列之4個記憶胞陣列MA。
圖5係表示圖4之A所示之區域中之構成之模式性俯視圖，圖示出記憶體層ML中之構成。如圖5所示，於各記憶胞陣列MA設置有於Y方向上排列之複數個記憶體區塊MB(MB_A~MB_H)。又，於各記憶體區塊MB設置有：2個記憶體區域MR，其等於X方向上延伸，且於X方向上排列；接點區域CR，其設置於該等2個記憶體區域MR之間；及貫通接點區域TR，其設置於接點區域CR與記憶體區域MR之間。
圖5之例中，接點區域CR及貫通接點區域TR呈錯位狀配置。即，記憶體區塊MB_A、MB_D、MB_E、MB_H中，於X方向之一側(例如圖5之右側)區域配置有貫通接點區域TR，於X方向之另一側(例如圖5之左側)區域配置有接點區域CR。另一方面，記憶體區塊MB_B、MB_C、MB_F、MB_G中，於X方向之一側(例如圖5之右側)區域配置有接點區域CR，於X方向之另一側(例如圖5之左側)區域配置有貫通接點區域TR。又，設置於各記憶體區塊MB之接點區域CR於Y方向上與1個接點區域CR及1個貫通接點區域TR相鄰。同樣地，設置於各記憶體區塊MB之 貫通接點區域TR於Y方向上與1個接點區域CR及1個貫通接點區域TR相鄰。
圖6係圖5之局部放大圖，且係表示記憶體區域MR中之構成之模式性俯視圖。圖6之例中，於各記憶體區塊MB之記憶體區域MR，設置有於Y方向上排列之5個串單元SU。各串單元SU中，上述半導體柱120及閘極絕緣膜130於X方向及Y方向上設置有複數個。又，於Y方向上排列之2個串單元SU之間設置有串單元間絕緣層SHE。複數個導電層110中作為汲極選擇線SGD發揮功能之導電層隔著串單元間絕緣層SHE於Y方向上相隔。又，該等導電層110分別與接點CC連接。接點CC附近設置有於製造步驟中支持絕緣層101之大致圓柱狀之絕緣構件HR。又，於Y方向上排列之記憶體區塊MB之間設置有記憶體區塊間絕緣層ST。複數個導電層110隔著記憶體區塊間絕緣層ST於Y方向上相隔。
圖7係圖5之局部放大圖，且係表示接點區域CR及貫通接點區域TR中之構成之模式性俯視圖。
接點區域CR具備於X方向上延伸且於Y方向上排列之配線區域wla及接點區域wlb。配線區域wla包含有於Z方向上排列之複數個導電層110之一部分。該等導電層110之一部分沿記憶體區塊間絕緣層ST於X方向上延伸。再者，未於配線區域wla設置接點CC。接點區域wlb包含有於X方向上排列之複數個接點CC、及於Z方向上排列之複數個導電層110之一部分。該等導電層110之一部分各自具備：連接部，其與複數個接點CC中之一個連接；及開口，其用以將除此以外之接點CC連接於下方之導電層110。
貫通接點區域TR具備於X方向上延伸且於Y方向上排列之 配線區域wlc及接點區域wld。配線區域wlc包含有於Z方向上排列之複數個導電層110之一部分。該等導電層110之一部分沿記憶體區塊間絕緣層ST於X方向上延伸。再者，未於配線區域wlc設置貫通接點C4。接點區域wld包含有於X方向上排列之複數個貫通接點C4、及於Z方向上排列之複數個導電層110之一部分。該等導電層110之一部分具備對應於貫通接點C4而設置之複數個貫通孔。
再者，如參照圖5所說明，各記憶體區塊MB具備設置於X方向之一側(例如圖5、圖7之右側)之記憶體區域MR、及設置於X方向之另一側(例如圖5、圖7之左側)之記憶體區域MR。上述2個記憶體區域MR分別包含有於Z方向上排列之複數個導電層110之一部分。該等導電層110之一部分經由配線區域wla(圖7)及配線區域wlc(圖7)相互連接。又，上述複數個導電層110經由複數個接點CC、於Y方向上延伸之配線m0、及貫通接點C4與設置於半導體基板S表面之複數個電晶體Tr連接。
圖8係將圖7所示之構成沿A-A'線切斷並沿箭頭方向觀察之模式性剖視圖。如圖8所示，接點CC於Z方向上延伸，且於下端與導電層110連接。又，接點CC之間設置有氧化矽(SiO2)等絕緣層102。
圖9係將圖7所示之構成沿B-B'線切斷並沿箭頭方向觀察之模式性剖視圖。如圖9所示，貫通接點C4貫通複數個導電層110及絕緣層101而於Z方向上延伸，且與電路層CL中之配線D2連接。又，各貫通接點C4隔著絕緣層等與導電層110電性絕緣。例如，圖示例中，各貫通接點C4與導電層110之間設置有覆蓋貫通接點C4外周面之氧化矽(SiO2)等絕緣層103，各貫通接點C4藉由絕緣層103與導電層110電性絕緣。再者，此種構成僅為例示，具體構成可適當調整。例如，亦可於貫通接點C4與導電層 110之間隔著複數個絕緣層101設置有於Z方向上排列之複數個氮化矽(SiN)等絕緣層，使各貫通接點C4藉由上述複數個氮化矽等絕緣層與導電層110電性絕緣。此種情形時，例如可設置圖9例示之絕緣層103，亦可將其省略。
[電路層CL]
圖10係表示圖4之A所示之區域中之構成之模式性俯視圖，圖示出了電路層CL中之構成。圖10之例中，於半導體基板S之表面設置有電晶體陣列TA1、TA2。
電晶體陣列TA1、TA2包含有於X方向及Y方向上呈矩陣狀排列之複數個電晶體Tr。上述複數個電晶體Tr分別作為區塊驅動電晶體35(圖1)發揮功能。再者，圖示例中，電晶體Tr於Y方向上之排列週期與記憶體區塊MB於Y方向上之排列週期一致。
電晶體陣列TA1設置於與記憶體區塊MB_A、MB_D、MB_E、MB_H之接點區域CR、及記憶體區塊MB_B、MB_C、MB_F、MB_G之貫通接點區域TR對應之區域。電晶體陣列TA1所包含之複數個電晶體Tr中，設置於與記憶體區塊MB_A、MB_B對應之區域之電晶體Tr與記憶體區塊MB_A中之導電層110連接。又，設置於與記憶體區塊MB_C、MB_D對應之區域之電晶體Tr與記憶體區塊MB_D中之導電層110連接。又，設置於與記憶體區塊MB_E、MB_F對應之區域之電晶體Tr與記憶體區塊MB_E中之導電層110連接。又，設置於與記憶體區塊MB_G、MB_H對應之區域之電晶體Tr與記憶體區塊MB_H中之導電層110連接。
電晶體陣列TA2設置於與記憶體區塊MB_A、MB_D、 MB_E、MB_H之貫通接點區域TR、及記憶體區塊MB_B、MB_C、MB_F、MB_G之接點區域CR對應之區域。電晶體陣列TA2所包含之複數個電晶體Tr中，設置於與記憶體區塊MB_A、MB_B對應之區域之電晶體Tr與記憶體區塊MB_B中之導電層110連接。又，設置於與記憶體區塊MB_C、MB_D對應之區域之電晶體Tr與記憶體區塊MB_C中之導電層110連接。又，設置於與記憶體區塊MB_E、MB_F對應之區域之電晶體Tr與記憶體區塊MB_F中之導電層110連接。又，設置於與記憶體區塊MB_G、MB_H對應之區域之電晶體Tr與記憶體區塊MB_G中之導電層110連接。
再者，電晶體陣列TA1、TA2所包含之複數個電晶體Tr中，隔著絕緣層STI於X方向或Y方向上相鄰之2個電晶體Tr與同一個記憶體區塊中之導電層110連接。又，隔著絕緣層STI於X方向上相鄰之2個電晶體Tr之間之距離d1、及隔著絕緣層STI於Y方向上相鄰之2個電晶體Tr之間之距離d2小於電晶體陣列TA1、TA2之間之距離d3。再者，該等距離d1、d2、d3例如為設置於半導體基板S表面之區域中之最短距離。又，電晶體陣列TA1、TA2中所包含之複數個電晶體Tr分別經由共通之源極區域與其他電晶體Tr連接。具有共通源極區域之2個電晶體Tr與不同記憶體區塊MB中之導電層110連接。
圖11係圖10之局部放大圖。於各電晶體Tr之源極區域、汲極區域及閘極電極連接有接點CS。與電晶體Tr之源極區域連接之接點CS連接於配線CG(圖1)。與電晶體Tr之汲極區域連接之接點CS經由貫通接點C4、配線m0及接點CC連接於導電層110(參照圖7等)。與電晶體Tr之閘極電極連接之接點CS連接於區塊選擇線BLKSEL(圖1)。
[製造方法]
其次，參照圖12~圖23對本實施方式之半導體記憶裝置之製造方法之一部分進行說明。圖12~圖15、圖17、圖19、圖21及圖23係用以對該製造方法進行說明之模式性XZ剖視圖，與圖8所示之剖面對應。圖16、圖18、圖20及圖22係用以對該製造方法進行說明之模式性俯視圖，與圖7所示之平面對應。
該製造方法中，於半導體基板S上形成電路層CL(圖2)。
其次，例如圖12所示，於電路層CL上形成複數個犧牲層110A及絕緣層101。犧牲層110A例如包含氮化矽(SiN)等。該步驟例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法進行。
其次，例如圖13所示，於圖12所示之構造之上表面形成抗蝕層R1。抗蝕層R1具備使供設置接點區域CR及貫通接點區域TR之區域露出之開口op1，且覆蓋其他區域。
其次，例如圖13所示，利用經由開口op1之濕式蝕刻或RIE(Reactive Ion Etching，反應性離子蝕刻)等乾式蝕刻(以下，稱為「蝕刻等」)將絕緣層101及犧牲層110A各去除一層。
其次，如圖14所示，藉由濕式蝕刻等將抗蝕層R1之一部分各向同性地去除。藉此，開口op1於X方向上擴大。又，利用經由開口op1之蝕刻等將絕緣層101及犧牲層110A各去除一層。
其次，如圖15所示，藉由濕式蝕刻等將抗蝕層R1之一部分各向同性地去除。藉此，開口op1於X方向上擴大。又，利用經由開口op1之蝕刻等將絕緣層101及犧牲層110A各去除一層。
其次，如圖16及圖17所示，將抗蝕層R1去除，於圖15所 示之構造之上表面形成硬質掩膜HM及抗蝕層R2。硬質掩膜HM於接點區域CR中具備於X方向上延伸之開口，且覆蓋其他區域。抗蝕層R2使設置於硬質掩膜之開口之一部分區域露出，且覆蓋其他區域。以下，將既未被硬質掩膜HM覆蓋亦未被抗蝕層R2覆蓋之區域稱為開口op2。
其次，如圖17所示，利用經由開口op2之蝕刻等將絕緣層101及犧牲層110A各去除一層。
其次，如圖18所示，藉由濕式蝕刻等將抗蝕層R2之一部分各向同性地去除。藉此，開口op2於X方向上擴大。
其次，如圖19所示，利用經由開口op2之蝕刻等將絕緣層101及犧牲層110A各去除一層。
其次，如圖20所示，將硬質掩膜HM及抗蝕層R2去除，於圖19所示之構造之上表面形成抗蝕層R3。抗蝕層R3例如具備使與自X方向之一側或另一側數第奇數號之開口op2對應之區域露出之複數個開口op3，且覆蓋其他區域。
其次，如圖21所示，利用經由開口op3之蝕刻等將絕緣層101及犧牲層110A各去除複數層。該步驟中被去除之絕緣層101及犧牲層110A之層數例如較利用經由抗蝕層R2之開口op2之蝕刻等而被去除之絕緣層101及犧牲層110A之層數各多1層。
其次，如圖22所示，將抗蝕層R3去除，於圖21所示之構造之上表面形成抗蝕層R4。抗蝕層R4例如具備使與自X方向數第奇數號之複數個開口op2中之一部分、自X方向數第偶數號之複數個開口op2中之一部分、及複數個開口op3中之一部分對應之區域露出之開口op4，且覆蓋其他區域。
其次，如圖23所示，利用經由開口op4之蝕刻等將絕緣層101及犧牲層110A各去除複數層。該步驟中被去除之絕緣層101及犧牲層110A之層數例如較利用經由抗蝕層R2之開口op2之蝕刻等而被去除之絕緣層101及犧牲層110A之層數與利用經由抗蝕層R3之開口op3之蝕刻等而被去除之絕緣層101及犧牲層110A之層數之和各多1層。
然後，對所形成之構成形成半導體柱120、閘極絕緣膜130、貫通接點C4等，去除犧牲層110A而形成導電層110，且形成接點CC等，藉此形成參照圖4~圖11所說明之構成。
[第1比較例]
其次，參照圖24對第1比較例之半導體記憶裝置進行說明。圖24係用以對第1比較例之半導體記憶裝置進行說明之模式性俯視圖。
第1比較例之記憶體區塊MB'具備於X方向上延伸之記憶體區域MR'、及設置於該記憶體區域MR'之X方向之一端部之接點區域CR'。
第1比較例之記憶體區塊MB'中，由於接點區域CR'設置於記憶體區域MR'之X方向之一端部，因此存在接點區域CR'至記憶體區域MR之X方向之另一端部之距離變大，從而向導電層110輸送電壓較耗時間之情形。
[第2比較例]
其次，參照圖25及圖26對第2比較例之半導體記憶裝置進行說明。圖25及圖26係用以對第2比較例之半導體記憶裝置進行說明之模式性俯視圖。
如圖25所示，第2比較例之記憶體層ML"中，各記憶體區塊MB具備：2個記憶體區域MR，其等於X方向上延伸，且於X方向上排 列；接點區域CR，其設置於上述2個記憶體區域MR之間；及貫通接點區域TR，其設置於接點區域CR與記憶體區域MR之間。又，第2比較例中，接點區域CR及貫通接點區域TR並不呈錯位狀配置。即，第2比較例中，所有接點區域CR於Y方向上排列，所有貫通接點區域TR於Y方向上排列。
又，如圖26所示，第2比較例之電路層CL"包含有於X方向及Y方向上呈矩陣狀排列之複數個電晶體Tr。又，第2比較例中，與各記憶體區塊MB中之導電層110連接之複數個電晶體Tr於X方向上排列成一行。又，隔著絕緣層STI於Y方向上相鄰之2個電晶體Tr(例如，圖中之電晶體TrA、TrB)與不同之記憶體區塊MB中之導電層110連接。
第2比較例之半導體記憶裝置中，如圖25所示，於X方向上排列之2個記憶體區域MR之間設置接點區域CR。因此，於假設第1比較例之記憶體區塊MB'與第2比較例之記憶體區塊MB包含相同數量之記憶胞MC之情形時，第2比較例之記憶體區域MR於X方向上之長度為第1比較例之記憶體區域MR'於X方向上之長度之一半。因此，與第1比較例之記憶體區塊MB'相比，能對導電層110高速地輸送電壓。
此處，例如對記憶體區塊MB_A中之記憶胞MC進行寫入動作之情形時，對記憶體區塊MB_A中之與選擇記憶胞MC連接之導電層110供給20V左右之程式化電壓，對記憶體區塊MB_A中之除其以外之導電層110供給10V左右之寫入通過電壓。又，其他記憶體區塊MB之導電層110在0V左右之電壓下成為浮動狀態。此種情形時，例如對圖26之電晶體TrA之汲極區域供給20V左右之程式化電壓，電晶體TrB之汲極區域成為0V左右之浮動狀態。此種情形時，其等之間之絕緣層STI會產生20V 之電壓差，而有產生絕緣層STI之絕緣破壞之情形。為抑制該情形，必須將電晶體Tr之汲極區域彼此之距離增大，但可能因此而導致電路面積增大。
又，圖26之例中，與記憶體區塊MB_A中之導電層110連接之電晶體Tr中，右半部分之電晶體Tr設置於與貫通接點區域TR對應之位置，因此能相對容易地與貫通接點C4連接。然而，左半部分之電晶體Tr因未設置於與貫通接點C4對應之位置，因此存在需要於X方向延伸之複數根配線，而可能導致電路層CL"之配線圖案複雜化。
又，圖25之例中，所有接點區域CR於Y方向上排列，所有的貫通接點區域TR於Y方向上排列。因此存在如下情形，即，為將接點區域CR之接點CC與貫通接點區域TR之貫通接點C4連接，而需要於X方向上延伸之複數根配線，從而導致記憶體層ML"之配線圖案複雜化。
又，例如參照圖16所說明，形成接點區域CR之步驟中，於硬質掩膜HM形成沿X方向延伸之開口。此處，圖25之例中，所有接點區域CR於Y方向上排列。為了形成此種構造，例如圖27所例示，必須對應於所有的記憶體區塊MB之接點區域CR，較第1實施方式更高密度地形成硬質掩膜HM之開口。此種情形時，有可能於硬質掩膜HM形成開口時之加工用抗蝕層等中，出現Y方向上排列之開口op2彼此相連之情形，或產生抗蝕層之圖案變形等。又，對於參照圖20等所說明之抗蝕層R3之開口op3、及參照圖22等所說明之抗蝕層R4之開口op4，亦有可能產生同樣問題。
[第1實施方式之半導體記憶裝置之效果]
第1實施方式之半導體記憶裝置中，例如參照圖10等所說明般，隔著 絕緣層STI於X方向或Y方向相鄰之複數個電晶體Tr對應於同一個記憶體區塊MB。根據此種構成，於寫入動作中對任一電晶體Tr供給20V左右之程式化電壓之情形時，對隔著絕緣層STI與該電晶體相鄰之複數個電晶體Tr供給10V左右之寫入通過電壓。因此，能較大程度地緩和絕緣層STI中產生之電壓差。從而，不會導致電路面積增大，能抑制如上所述之絕緣層STI之絕緣破壞。
又，第1實施方式中，接點區域CR及貫通接點區域TR呈錯位狀配置。根據此種構成，能將貫通接點區域TR對應於與各記憶體區塊MB對應之複數個電晶體Tr而進行配置。藉此，能使貫通接點C4與電晶體Tr之間之距離變短，從而抑制電路層CL之配線圖案複雜化。又，根據此種構成，能將對應之接點區域CR及貫通接點區域TR於Y方向上排列配置。藉此，能使接點CC與貫通接點C4之間之距離變短，從而抑制記憶體層ML之配線圖案複雜化。
又，第1實施方式之半導體記憶裝置之製造步驟中，例如圖16所示，能容易地於Y方向上確保開口op2之間之距離。藉此，能抑制硬質掩膜HM之加工用抗蝕層等之圖案變形等。
[汲極選擇線SGD]
其次，對作為汲極選擇線SGD發揮功能之導電層110與電路層CL中之電晶體之關係進行說明。
如上所述，複數個導電層110中之一部分作為字元線WL或源極選擇線SGS發揮功能。又，複數個導電層110中之一部分作為汲極選擇線SGD發揮功能。作為字元線WL等發揮功能之導電層110例如參照圖5所說明，具備包含於沿X方向排列之2個記憶體區域MR中之部分、及連接 其等之部分(圖7之配線區域wla、wlc)。另一方面，作為汲極選擇線SGD發揮功能之導電層110僅具有包含於沿X方向排列之2個記憶體區域MR中之部分，而不具有連接其等之部分。該等導電層110可由不同之電晶體控制，亦可藉由配線等電性連接。
例如，圖28之例中，記憶體區域MR與貫通接點區域TR之間設置有貫通接點區域TRD。貫通接點區域TRD包含與上述貫通接點區域TR相同之構成。作為汲極選擇線SGD發揮功能之導電層110經由貫通接點區域TRD中之貫通接點C4與電路層CL中之電晶體連接。
又，圖28之例中，設置於X方向之一側(例如圖5之右側)之汲極選擇線SGD與設置於X方向之另一側(例如圖5之左側)之汲極選擇線SGD被不同電晶體驅動。例如，於電路層CL中電晶體陣列TA1與X方向之另一側之記憶體區域MR之間之區域，設置有複數個電晶體，上述複數個電晶體作為與汲極選擇線SGD對應之區塊驅動電晶體35發揮功能。又，於電路層CL中電晶體陣列TA2與X方向之一側之記憶體區域MR之間之區域，設置有複數個電晶體，上述複數個電晶體作為與汲極選擇線SGD對應之區塊驅動電晶體35發揮功能。
又，圖29之例中，設置於X方向之一側之汲極選擇線SGD與設置於X方向之另一側之汲極選擇線SGD被同一電晶體驅動。例如，設置於X方向之一側之汲極選擇線SGD與設置於X方向之另一側之汲極選擇線SGD經由較配線m0更上層之配線m1等連接。又，於電路層CL中電晶體陣列TA1或電晶體陣列TA2與記憶體區域MR之間之區域、或電晶體陣列TA1與電晶體陣列TA2之間之區域，設置有複數個電晶體，上述複數個電晶體作為與汲極選擇線SGD對應之區塊驅動電晶體35發揮功能。
[第2實施方式]
其次，參照圖30及圖31對第2實施方式之半導體記憶裝置之構成進行說明。再者，以下圖式為模式圖，存在為便於說明而省略一部分構成之情形。又，以下說明中，對與第1實施方式相同之部分附上相同之符號，並省略說明。
第1實施方式中，例如圖2所示，位元線BL較導電層110、半導體柱120及閘極絕緣膜130離半導體基板S更遠，導電層140較導電層110、半導體柱120及閘極絕緣膜130靠半導體基板S更近。又，半導體柱120之上端與位元線BL連接，半導體柱120之下端與導電層140連接，接點CC之下端與導電層110連接。
另一方面，第2實施方式中，例如圖30所示，位元線BL較導電層110、半導體柱120及未圖示之閘極絕緣膜靠半導體基板S更近，導電層140較導電層110、半導體柱120及未圖示之閘極絕緣膜離半導體基板S更遠。又，半導體柱120之下端與位元線BL連接，半導體柱120之上端與導電層140連接，接點CC之上端與導電層110連接。
此種構成例如能藉由如下步驟而製造，即，於半導體基板S上形成電路層CL，且於未圖示之另一基板上形成記憶體層ML'''，並將該記憶體層ML'''貼合於電路層CL。
圖31係第2實施方式之記憶體區域MR'''之模式性仰視圖。如圖31所示，於第2實施方式之記憶體區域MR'''，以與第1實施方式相同之配置而配置接點區域CR，於各接點區域CR，以與第1實施方式相同之配置而配置接點CC。另一方面，於第2實施方式之記憶體區域MR'''，未設置貫通接點區域TR，亦未設置貫通接點C4。記憶體層ML'''中之複數個 導電層110經由接點CC、接點CS(圖30)及設置於其等之間之複數個電極el(圖30)與電路層CL中之電晶體Tr連接。再者，電路層CL中之電晶體Tr之配置等與第1實施方式相同(參照圖10)。
藉由此種構成，亦能達成與第1實施方式相同之效果。
[其他實施方式]
就第1實施方式及第2實施方式而言，於電晶體陣列TA1、TA2中，複數個電晶體Tr於Y方向上之排列週期與複數個記憶體區塊MB於Y方向上之排列週期一致。又，遍及2個記憶體區塊之區域地於Y方向上排列之2個電晶體Tr與一個記憶體區塊MB對應。又，對應於在Y方向上排列之4個記憶體區塊MB，接點CC於Y方向上週期性地排列。又，於電路層CL設置有於X方向上排列之2個電晶體陣列TA1、TA2。
然而，此種構成僅為例示，具體構成可適當調整。
例如，圖32及圖33之例中，針對每一個電晶體Tr於Y方向上排列有1.5個記憶體區塊MB。又，遍及3個記憶體區塊之區域地於Y方向上排列之2個電晶體Tr與一個記憶體區塊MB對應。又，對應於在Y方向上排列之6個記憶體區塊MB，接點CC於Y方向上週期性地排列。又，於電路層CL設置有於X方向上排列之3個電晶體陣列TA1、TA2、TA3。即便為此種構成，亦能簡化電路層CL之配線圖案。
又，例如圖34及圖35之例中，針對每一個電晶體Tr於Y方向上排列有2個記憶體區塊MB。又，遍及4個記憶體區塊之區域地於Y方向上排列之2個電晶體Tr與一個記憶體區塊MB對應。又，對應於在Y方向上排列之8個記憶體區塊MB，接點CC於Y方向上週期性地排列。又，於電路層CL設置有於X方向上排列之4個電晶體陣列TA1、TA2、TA3、 TA4。即便為此種構成，亦能簡化電路層CL之配線圖案。
又，第1實施方式中，接點區域CR與貫通接點區域TR具有相同程度之面積，對應於1個接點區域CR而設置有1個貫通接點區域TR，且該等區域於Y方向上排列。然而，例如接點區域CR之面積亦可與貫通接點區域TR之面積不同。此種情形時，例如亦可對應於各接點區域CR而設置有2個以上貫通接點區域TR，且將該等區域於Y方向上排列。
又，第1實施方式中，複數個導電層110中作為字元線WL發揮功能之所有導電層具備包含於沿X方向排列之2個記憶體區域MR中之部分(參照圖5)、及連接其等之部分(圖7之配線區域wla、wlc)。然而，此種構成僅為例示，具體構成可適當調整。例如圖36及圖37之例中，作為字元線WL發揮功能之一部分導電層110a於接點區域CR中被沿X方向分斷。被如此沿X方向分斷之導電層110a之各部分例如亦可藉由配線等連接並由共通之電晶體控制。
[其他]
對本發明之若干實施方式進行了說明，但該等實施方式係作為例示而提出，並未意圖限定發明範圍。該等新穎之實施方式能以其他各種形態加以實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明範圍或主旨中，並且包含於權利要求書中所述之發明及其均等之範圍內。
[相關申請案]
本申請案享有以日本專利申請案2019-173815號(申請日：2019年9月25日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
C4:貫通接點
CC:接點
CR:接點區域
MB(MB_A~MB_H):記憶體區塊
ML:記憶體層
MR:記憶體區域
TR:貫通接點區域

Claims (5)

  1. 一種半導體記憶裝置，其具備： 半導體基板； 記憶胞陣列，其於與上述半導體基板之表面交叉之第1方向上與上述半導體基板相隔配置；以及 第1電晶體陣列及第2電晶體陣列，其等設置於上述半導體基板；且 上述半導體基板具備：第1區域～第4區域，其等於與上述第1方向交叉之第2方向依序排列；及第5區域～第8區域，其等於上述第2方向依序排列； 於與上述第1方向及上述第2方向交叉之第3方向上， 上述第5區域與上述第1區域相鄰， 上述第6區域與上述第2區域相鄰， 上述第7區域與上述第3區域相鄰， 上述第8區域與上述第4區域相鄰， 上述記憶胞陣列具備： 複數個第1導電層，其等於上述第1區域～上述第4區域中於上述第2方向上延伸，且於上述第1方向上積層； 複數個第1半導體柱，其等設置於上述第1區域，於上述第1方向上延伸，且與上述複數個第1導電層對向； 複數個第1連接接點，其等設置於上述第2區域，於上述第1方向上延伸，且於上述第1方向之一端分別連接於上述複數個第1導電層； 複數個第2半導體柱，其等設置於上述第4區域，於上述第1方向上延伸，且與上述複數個第1導電層對向； 複數個第2導電層，其等於上述第5區域～上述第8區域中於上述第2方向上延伸，且於上述第1方向上積層； 複數個第3半導體柱，其等設置於上述第5區域，於上述第1方向上延伸，且與上述複數個第2導電層對向； 複數個第2連接接點，其等設置於上述第7區域，於上述第1方向上延伸，且於上述第1方向之一端分別連接於上述複數個第2導電層；及 複數個第4半導體柱，其等設置於上述第8區域，於上述第1方向上延伸，且與上述複數個第2導電層對向；且 上述第1電晶體陣列設置於包含上述第2區域及上述第6區域之區域，且具備： 複數個第1電晶體，其等於上述第2方向上排列；及複數個第2電晶體，其等於上述第2方向上排列； 上述複數個第2電晶體隔著設置於上述半導體基板表面之絕緣區域，與上述複數個第1電晶體於上述第3方向上相鄰， 上述複數個第1電晶體及上述複數個第2電晶體經由上述複數個第1連接接點與上述複數個第1導電層連接， 上述第2電晶體陣列設置於包含上述第3區域及上述第7區域之區域，且具備： 複數個第3電晶體，其等於上述第2方向上排列；及複數個第4電晶體，其等於上述第2方向上排列； 上述複數個第3電晶體隔著上述絕緣區域，與上述複數個第4電晶體於上述第3方向上相鄰， 上述複數個第3電晶體及上述複數個第4電晶體經由上述複數個第2連接接點與上述複數個第2導電層連接。
  2. 如請求項1之半導體記憶裝置，其中 上述複數個第1電晶體設置於上述第2區域， 上述複數個第2電晶體設置於上述第6區域， 上述複數個第3電晶體設置於上述第3區域， 上述複數個第4電晶體設置於上述第7區域。
  3. 如請求項1或2之半導體記憶裝置，其具備： 複數個第1貫通接點，其等設置於上述第3區域，於上述第1方向上至少自上述複數個第1導電層之最上層延伸至最下層；及 複數個第2貫通接點，其等設置於上述第6區域，於上述第1方向上至少自上述複數個第2導電層之最上層延伸至最下層；且 上述複數個第1電晶體及上述複數個第2電晶體經由上述複數個第2貫通接點及上述複數個第1連接接點與上述複數個第1導電層連接，上述複數個第3電晶體及上述複數個第4電晶體經由上述複數個第1貫通接點及上述複數個第2連接接點與上述複數個第2導電層連接。
  4. 如請求項1或2之半導體記憶裝置，其中 上述複數個第1導電層具備： 第1部分，其設置於上述第1區域，於上述第2方向上延伸，且與上述複數個第1半導體柱之外周面對向； 第2部分，其設置於上述第2區域，於上述第2方向上延伸； 第3部分，其設置於上述第3區域，於上述第2方向上延伸；及 第4部分，其設置於上述第4區域，於上述第2方向上延伸，且與上述複數個第2半導體柱之外周面對向；且 上述第1部分經由上述第2部分及上述第3部分與上述第4部分連接， 上述複數個第2導電層具備： 第5部分，其設置於上述第5區域，於上述第2方向上延伸，且與上述複數個第3半導體柱之外周面對向； 第6部分，其設置於上述第6區域，於上述第2方向上延伸； 第7部分，其設置於上述第7區域，於上述第2方向上延伸；及 第8部分，其設置於上述第8區域，於上述第2方向上延伸，且與上述複數個第4半導體柱之外周面對向；且 上述第5部分經由上述第6部分及上述第7部分與上述第8部分連接。
  5. 如請求項1或2之半導體記憶裝置，其中 上述第1電晶體陣列具備： 複數個第5電晶體，其等於上述第2方向上排列，具備與上述複數個第1電晶體共通之區域；及 複數個第6電晶體，其等於上述第2方向上排列，具備與上述複數個第2電晶體共通之區域；且 上述第2電晶體陣列具備： 複數個第7電晶體，其等於上述第2方向上排列，具備與上述複數個第3電晶體共通之區域；及 複數個第8電晶體，其等於上述第2方向上排列，具備與上述複數個第4電晶體共通之區域。
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