CN117219612A - 半导体结构和存储器的制备方法 - Google Patents
半导体结构和存储器的制备方法 Download PDFInfo
- Publication number
- CN117219612A CN117219612A CN202210601020.9A CN202210601020A CN117219612A CN 117219612 A CN117219612 A CN 117219612A CN 202210601020 A CN202210601020 A CN 202210601020A CN 117219612 A CN117219612 A CN 117219612A
- Authority
- CN
- China
- Prior art keywords
- region
- memory
- layer
- bit line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 248
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000000034 method Methods 0.000 title claims description 25
- 238000003491 array Methods 0.000 claims abstract description 32
- 239000003990 capacitor Substances 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 24
- 230000008093 supporting effect Effects 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 16
- 238000002360 preparation method Methods 0.000 abstract description 6
- 238000005530 etching Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本公开实施例提供一种半导体结构和存储器的制备方法，涉及半导体技术领域，用于解决半导体结构集成度差技术问题，该半导体结构包括多行存储器组，每行存储器组包括多个沿行方向间隔设置的存储器，且任意相邻的两行存储器组中，其中一行存储器组中的存储器与另一行的存储器组中的存储器错位设置，如此，可以合理地利用相邻的存储器之间的空间，增加单位面积内存储器的个数，提高了半导体结构的集成度。此外，本实施例还将两个存储单元阵列集成到一起，且两个存储单元阵列共用一个位线结构，如此，可以缩小存储器的体积，有利于提高半导体结构的集成度。
Description
技术领域
本公开实施例涉及半导体结构技术领域，尤其涉及一种半导体结构和存储器的制备方法。
背景技术
动态随机存取存储器(dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。动态随机存取存储器由多个重复的存储单元组成，每个存储单元通常包括电容器和晶体管，电容器存储数据信息，晶体管控制电容器中的数据信息的读取。
为了提高半导体结构的存储容量，半导体结构已经从二维向三维发展，即，三维半导体结构的存储单元呈三维布置。但是，上述的存储单元仍然存在排布方式不紧凑的缺陷，降低了半导体结构的集成度。
发明内容
鉴于上述问题，本公开实施例提供一种半导体结构和存储器的制备方法，用于提高半导体结构的集成度。
根据一些实施例，本公开实施例的第一方面提供一种半导体结构，其包括：多行存储器组，每行所述存储器组包括多个沿行方向间隔设置的存储器，且任意相邻的两行存储器组中，其中一行存储器组中的存储器与另一行的存储器组中的存储器错位设置；
每个所述存储器包括两个存储单元阵列和位线结构，在所述行方向上，两个所述存储单元阵列位于所述位线结构相对的两侧；
所述位线结构沿第一方向延伸，并与两个所述存储单元阵列中的晶体管电连接，其中，所述位线结构的一端凸出于所述存储单元阵列，且该端为台阶面，所述位线结构的凸出部分位于与其相邻的所述存储器组中相邻的存储器之间；所述第一方向与所述行方向相互垂直，并位于同一水平面内。
在一些实施例中，每行所述存储器组包括第一子存储器组和第二子存储器组，所述第一子存储器组和所述第二子存储器组沿所述第一方向间隔设置，且所述第一子存储器组和所述第二子存储器组相对于所述行方向对称设置。
在一些实施例中，所述存储单元阵列包括多个存储单元层，多个所述存储单元层沿第二方向间隔设置，在任意相邻两个所述存储单元层中，其中一个所述存储单元层在另一个所述存储单元层上投影与另一个所述存储单元层重合；所述第二方向、所述第一方向和所述行方向相互垂直；
每个所述存储单元层包括沿所述第一方向间隔设置的多个存储单元，每个所述存储单元包括晶体管以及与所述晶体管连接的电容器。
在一些实施例中，所述电容器的个数为多个，多个所述电容器沿行方向间隔设置，且多个所述电容器的一个电极层相互连接。
在一些实施例中，所述位线结构包括多条沿所述第二方向间隔设置的位线，一条所述位线连接位于同一层上的所述存储单元层中的全部所述存储单元的晶体管，且所述晶体管与所述位线的连接端，和所述晶体管与所述电容器的连接端不为同一端；
沿第一方向，每条所述位线具有相对设置的第一表面和第二表面；全部所述位线的第一表面和所述第二表面中其中一个对齐，另外一个沿所述第二方向从上往下依次形成台阶。
在一些实施例中，全部所述位线中除去最上层的位线，其余所述位线均包括顺次连接的第一段和第二段，所述第二段的宽度小于所述第一段的宽度；
至少部分所述第二段位于与其相邻的所述存储器组中相邻的存储器之间。
在一些实施例中，所述存储器还包括字线结构，所述字线结构包括多条沿第一方向间隔设置的字线，每条字线沿第二方向延伸，用于连接同一所述第二方向上的全部所述存储单元的栅极。
在一些实施例中，还包括第一数据线、第二数据线和第三数据线；
所述第一数据线与所述位线结构连接；
所述第二数据线与所述字线连接，所述第三数据线与所述存储器的电容器连接。
根据一些实施例，本公开实施例的第二方面提供一种存储器的制备方法，用于制备第一方面提供的半导体结构中的存储器，包括如下步骤：
提供基底，所述基底具有第一区域、第二区域和第三区域，所述第一区域和所述第三区域对称设置在所述第二区域的两侧；
分别在所述第一区域和所述第三区域内形成存储单元阵列；
在所述第二区域内形成位线结构，所述位线结构分别与两个所述存储单元阵列中的晶体管电连接，其中，所述位线结构的一端凸出于所述存储单元阵列，且该端为台阶面。
在一些实施例中，所述第一区域包括相互连接的第一子区域和第二子区域，所述第一子区域用于形成晶体管，所述第二子区域用于电容器；
分别在所述第一区域和所述第三区域内形成存储单元阵列的步骤包括：
在所述第一区域和所述第三区域上形成沿第一方向间隔设置的多列堆叠结构，相邻列所述堆叠结构之间形成第一沟槽；以及在所述第二区域内形成层叠结构；其中，每列所述堆叠结构包括多个交替层叠设置的牺牲层和有源层，所述层叠结构的膜层与所述堆叠结构的膜层相同；
去除位于所述第一区域和所述第三区域内的部分所述牺牲层，以形成与所述第一沟槽连通的第二沟槽；
在所述第一沟槽和第二沟槽内形成支撑结构，所述支撑结构用于支撑任意相邻的有源层；
去除剩余的所述牺牲层，并在剩余的所述牺牲层所在的区域内形成第一介质层；
去除位于所述第一子区域内的部分所述第一介质层和部分第二介质层，形成填充区，所述填充区暴露出有源层的部分，该部分用于形成晶体管的沟道区；
在填充区内形成栅氧化层和字线，其中，环绕所述有源层的字线和栅氧化层，与该有源层构成晶体管；
在所述第二子区域内形成电容器，所述电容器与晶体管连接。
在一些实施例中，在所述第一区域和所述第三区域上形成沿第一方向间隔设置的多列堆叠结构的步骤之后，在去除位于所述第一区域和所述第三区域内的部分所述牺牲层的步骤之前，所述方法还包括：
在所述第一沟槽内形成第二介质层，所述第二介质层延伸至所述第一沟槽外并覆盖在多列所述堆叠结构的顶面上。
在一些实施例中，所述电容器包括第一电极层、介电层和第二电极层，所述第一电极层、所述介电层和所述第二电极层依次环绕在位于第二子区域内的有源层上。
在一些实施例中，在所述第二子区域内形成电容器，所述电容器与晶体管连接的步骤之后，
形成互连层，所述互连层填充满任意相邻的电容器之间，并与各个所述电容器的第二电极层连接；
在所述第二区域和第一子区域上形成绝缘层，所述绝缘层的顶面与所述互连层顶面平齐。
在一些实施例中，在所述第二区域内形成位线结构的步骤中，包括：
去除部分所述层叠结构，以在所述层叠结构内形成凹槽，所述凹槽的槽底为最下层所述有源层的顶面，所述凹槽的一个侧壁为台阶面，被保留在第二区域上的有源层构成位线结构。
在一些实施例中，在所述第二区域内形成位线结构的步骤之后，所述方法还包括：
形成第三介质层，所述第三介质层填充满所述凹槽，并覆盖在所述绝缘层和所述互连层上；
图形化所述第三介质层，以在所述第三介质层内形成多个填充孔，其中，位于所述第一子区域上的填充孔的孔底为字线的顶面，位于所述第二子区域上的所述填充孔的孔底为互连层的顶面，位于所述第二区域上的所述填充孔的孔底分别为各个台阶面；
在所述填充孔内沉积导电材料，以分别形成第一数据线、第二数据线和第三数据线。
本公开实施例所提供的半导体结构和存储器的制备方法中，任意相邻的两行存储器组中，其中一行存储器组中的存储器与另一行的存储器组中的存储器错位设置，位线结构的凸出部分位于与其相邻的存储器组中相邻的存储器之间，如此，可以合理地利用相邻的存储器之间的空间，增加单位面积内存储器的个数，提高了半导体结构的集成度。
此外，本实施例还将两个存储单元阵列集成到一起，且两个存储单元阵列共用一个位线结构，如此，可以缩小存储器的体积，有利于提高半导体结构的集成度。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构和存储器的制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的示意图一；
图2为图1中F区域的放大示意图；
图3为本公开实施例提供的半导体结构的示意图二；
图4为图3中H区域的放大示意图；
图5为本公开实施例提供的存储器的结构示意图；
图6为本公开实施例提供的存储器的部分结构示意图；
图7为本公开实施例提供的存储器的部分立体图；
图8为本公开实施例提供的存储器的制备方法的工艺流程图；
图9为本公开实施例提供的存储器的制备方法中形成初始层叠结构后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图10为本公开实施例提供的存储器的制备方法中形成第一掩膜层后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图11为本公开实施例提供的存储器的制备方法中形成第一沟槽后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图12为本公开实施例提供的存储器的制备方法中形成第二介质层后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图13为本公开实施例提供的存储器的制备方法中形成第二沟槽后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图14为本公开实施例提供的存储器的制备方法中形成支撑结构后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图15为本公开实施例提供的存储器的制备方法中形成第一介质层后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图16为本公开实施例提供的存储器的制备方法中形成填充区后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图17为本公开实施例提供的存储器的制备方法中形成栅氧化层和字线后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图18为本公开实施例提供的存储器的制备方法中去除部分第一介质层和第二介质层后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图19为本公开实施例提供的存储器的制备方法中形成电容器后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图20为本公开实施例提供的存储器的制备方法中形成第一光刻胶层后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图21为本公开实施例提供的存储器的制备方法中形成位线结构后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图22为本公开实施例提供的存储器的制备方法中形成第三介质层后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图23为本公开实施例提供的存储器的制备方法中形成填充孔后在A-A、B-B、C-C、D-D和E-E方向上的截面图；
图24为本公开实施例提供的存储器的制备方法中形成第一数据线、第二数据线和第三数据线后在A-A、B-B、C-C、D-D和E-E方向上的截面图。
附图标记：
1000：存储器组；100：存储器；110：存储单元阵列；111：存储单元；1111：晶体管；1112：电容器；120：位线结构；121：位线；121a：第一段；121b：第二段；130：间隙；140：字线；150：第一数据线；160：第二数据线；170：第三数据线；180：第一光刻胶层；181：第一开口；190：第三介质层；191：填充孔；
10：基底；21：初始有源层；22：第一初始牺牲层；23：初始层叠结构；24：第一沟槽；25：牺牲层；26：有源层；27：第二沟槽；30：层叠结构；40：第二介质层；50：支撑结构；60：第一介质层；70：填充区；80：栅氧化层；90：互连层；91：绝缘层。
具体实施方式
正如背景技术所述，相关技术中的三维的半导体结构具有集成度低的缺陷，经发明人研究发现，出现这种问题的原因在于，存储器按照规则的矩形阵列排布时，为了避免相邻的位线结构发生干涉，通常会增加任意相邻的存储器之间的距离，如此，会降低半导体结构的集成度。
针对上述技术问题，本申请实施例提供了一种半导体结构和存储器的制备方法，在任意相邻的两行存储器组中，其中一行存储器组中的存储器与另一行的存储器组中的存储器错位设置，位线结构的凸出部分位于与其相邻的存储器组中相邻的存储器之间，如此，可以合理地利用相邻的存储器之间的空间，增加单位面积内存储器的个数，提高了半导体结构的集成度。
此外，本实施例还将两个存储单元阵列集成到一起，且两个存储单元阵列共用一个位线结构，如此，可以缩小存储器的体积，有利于提高半导体结构的集成度。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
请参考附图1至附图7，本公开实施例提供一种半导体结构，包括多行存储器组1000，其中，一行存储器组1000包括附图1中虚线框内的部件。
请参考附图2，每行存储器组1000包括多个存储器100，多个存储器100沿行方向间隔设置，使得相邻的存储器100之间具有间隙130。其中，行方向可以参考附图1中的X方向。
需要说明的是，在同一行存储器组1000中，相邻的存储器100之间的间隙130可以相等，也可以不等，本实施例在此不做具体的限定。
任意相邻的两行存储器组1000中，其中一行存储器组1000中的存储器100与另一行的存储器组1000中的存储器100错位设置。
以附图1所示的半导体结构为例，该半导体结构包括四行存储器组1000，下文为了方便描述，不妨从上往下或者沿Y方向，将位于最上面的一行记为第一行，依次排序，位于最下面的一行记为第四行。
由上可知，在本实施例中，奇数行中的存储器组1000和偶数行中的存储器组1000错位设置，使得奇数行中的存储器组1000在列方向上对齐，偶数行中的存储器组1000在列方向上对齐，使得存储器组1000的排布更加紧凑，从而可以在单位面积内设置更多的存储器组1000，增大半导体结构中存储器组1000的密度，进而提高半导体结构的集成度。可以理解的是，列方向可以为附图1中的Y方向。
每个存储器100包括两个存储单元阵列110和位线结构120，在行方向X上，两个存储单元阵列110位于位线结构120相对的两侧，或者说，在行方向X上，存储单元阵列110、位线结构120和存储单元阵列110顺次排布。
位线结构120沿第一方向延伸，第一方向与行方向相互垂直，并位于同一水平面内。例如，第一方向可以理解为列方向。
位线结构120与两个存储单元阵列110中的晶体管电连接，以通过位线结构120将数据写入存储单元阵列110中，或者是，通过位线结构120从存储单元阵列110中读取数据。
位线结构120的一端凸出于存储单元阵列110，且该端为台阶面，以方便后续的数据线与位线结构120连接。位线结构120的凸出部分位于与其相邻的存储器组1000中相邻的存储器100之间。以附图1的方位为例，第二存储器组1000中的第一个存储器100的位线结构120的凸出部分，位于第一存储器组1000中的第一个存储器100和第二个存储器100之间的间隙130中。
本实施例中的半导体结构中，在任意相邻的两行存储器组1000中，其中一行存储器组1000中的存储器100与另一行的存储器组1000中的存储器100错位设置，位线结构120的凸出部分位于与其相邻的存储器组中相邻的存储器100之间，如此，可以合理地利用相邻的存储器100之间的空间，增加单位面积内存储器100的个数，提高了半导体结构的集成度。
此外，本实施例还将两个存储单元阵列110集成到一起，且两个存储单元阵列110共用一个位线结构120，如此，可以缩小存储器100的体积，有利于提高半导体结构的集成度。
在一些实施例中，请参考附图3和附图4，每行存储器组1000包括第一子存储器组1000a和第二子存储器组1000b，第一子存储器组1000a和第二子存储器组1000b沿第一方向间隔设置，且第一子存储器组1000a和第二子存储器组1000b相对于行方向对称设置。
为了方便理解，第一子存储器组1000a为附图3中第一个虚线框内的部件，第二子存储器组1000b为附图3中第二虚线框内的部件。
第一子存储器组1000a和第二子存储器组1000b沿第一方向Y间隔设置，且第一子存储器组1000a和第二子存储器组1000b相对于行方向X对称设置，也就是说，第一子存储器组1000a的位线结构120的凸出部分和第二行存储器100b的位线结构120的凸出部分的方向相反。
以附图3的方位为例，第二行存储器组1000中的第一子存储器组1000a中位线结构120的凸出部分位于第一行存储器组1000中相邻的存储器100之间的间隙中，第二行存储器100中的第二子存储器组1000b中位线结构120的凸出部分位于第三行存储器组1000中相邻的存储器100之间的间隙中。如此，可以在单位面积内设置更多的存储器组1000，以增加半导体结构的集成度。
在一些实施例中，请参考附图5和附图7，存储单元阵列110包括多个存储单元层，多个存储单元层沿第二方向间隔设置，第二方向、第一方向和行方向相互垂直；即，第二方向为附图7中的Z方向。需要理解的是，存储单元层可以理解附图5中的结构。
在任意相邻两个存储单元层中，其中一个存储单元层在另一个存储单元层上投影与另一个存储单元层重合，即，保证多个存储单元层在垂直于纸面的方向上对齐，以便于后续字线结构的设置。
每个存储单元层包括多个沿第一方向间隔设置的存储单元111，每个存储单元111包括晶体管1111以及与晶体管1111连接的电容器1112，使得每个存储单元的延伸方向为水平方向，如此，在相同的等效面积下，可以形成堆叠的多个存储单元层，进而可以增加存储器的存储容量，进而提高半导体结构的存储容量。
其中，晶体管1111可以为栅极全环绕场效应晶体管(Gate All-Around，简称GAA)，其可以包括源极、漏极以及位于源极和漏极之间的栅极，可以利用栅极来控制电流在源极和漏极之间的通断。
电容器1112可以与晶体管1111的源极和漏极中之一连接，例如，电容器1112可以与晶体管1111的源极连接，相应地，位线结构120可以与晶体管1111漏极连接。
在一种可能实现的实施方式中，电容器1112的个数为多个，多个电容器1112沿行方向间隔设置，且相邻的电容器1112通过支撑件连接。如此，可以增加单一存储器的存储容量，进而提高了半导体结构的存储容量。
多个电容器1112的一个电极层相互连接，如此，可以使得多个电容器1112并联设置，进而使得半导体结构的电容量等于全部电容结构的电容之和，电容结构并联之后的总电流等于各个电容结构的电流之和，如此，可以增加半导体结构的存储容量，提高了半导体结构的性能。
在一些实施例中，继续参考附图7，位线结构120包括多条沿第二方向间隔设置的位线121，一条位线121连接同一层上的存储单元层中的全部存储单元111的晶体管1111，位线121的个数与存储单元层的个数一一对应设置，即，一条位线121与同一水平面上存储单元层连接。例如，一条位线121用于连接两个存储单元阵列110中第一层的存储单元层。
晶体管和位线121的连接端，与晶体管和电容器1112的连接端不为同一端。例如，位线121与晶体管的源极连接，则电容器1112与晶体管的漏极连接；又例如，位线121与晶体管的漏极连接，则电容器1112与晶体管的源极连接。
沿第一方向，每条位线121具有相对设置的第一表面和第二表面；以附图6和附图7所示的方位为例，第一表面可以为位线121的后表面，第二表面可以为位线121的前表面。
位线121的第一表面和第二表面中其中一个对齐，另外一个沿第二方向从上往下依次形成台阶。在一示例中，所有位线121的第一表面对齐，所有位线121的第二表面不对齐，且从上往下，位线的长度依次增加，使得所有位线121的第二表面形成台阶。又在另一示例中，所有位线121的第一表面不对齐，所有位线121的第二表面对齐，使得所有位线121的第一表面形成台阶，如此，可以方便与各个位线连接的数据线的制备，同时也增加了这些位线之间的间距，防止传输信号发生干涉。此外，还可以降低上下两层的位线之间的寄生电容，提高半导体结构的性能。
位线121的宽度可以处处相等，也可以不等。示例性地，继续参考附图7，全部位线121中除去最上层的位线，其余位线121均包括顺次连接的第一段121a和第二段121b，第二段121b的宽度小于第一段121a的宽度。
以附图7所示的方位为例，位线121的个数为四条，从上往下，第一条位线121的宽度处处相同，第二条位线121、第三条位线121和第四条位线121的宽度不相等，均包括第一段121a和第二段121b，第二段121b的宽度小于第一段121a的宽度；且第二段121b的至少部分位于与其相邻的存储器组1000中相邻的存储器100之间。
本实施例通过缩小第二条位线121、第三条位线121和第四条位线121的部分宽度，如果可以进一步缩小同一行中相邻的存储器100之间的间隙130，更好地利用空间，如此能够在单位面积中设置更多的存储器，提高半导体结构的集成度。
此外，第一段121a的宽度可以与第一条位线121的宽度相同，从而保证在同一制备工艺中，形成统一宽度的位线结构。
在一些实施例中，继续参考附图7，存储器100还包括字线结构，字线结构包括多条沿第一方向间隔设置的字线140，每条字线140沿第二方向延伸，用于连接同一第二方向上的全部存储单元111的栅极连接。
通过字线140给存储单元111的栅极施加电压，以控制存储单元111的源极和漏极的通断。
在一些实施例中，请继续参考附图7，存储器100包括第一数据线150、第二数据线160和第三数据线170。第一数据线150与位线结构120连接，第二数据线160与字线140连接，通过第二数据线160给字线140提供电信号，第三数据线170与存储器100的电容器连接，以使得存储器100的电容器接地。
其中，第一数据线150为多个，第二数据线160为多个。第一数据线150的个数与位线121的个数一一对应设置，即，一条第一数据线150与一条位线121连接，且每条第一数据线150与每条位线121的连接位置位于相邻的位线121形成的台阶面上。
以附图7所示的方位为例，第一条第一数据线150与第一条位线121的上表面连接，第二条第一数据线150与第二条位线121连接，且连接位置为第一条位线121和第二条位线121形成的台阶处，依次类推，第三条第一数据线150与第三条位线121连接，且连接位置为第二条位线121和第三条位线121形成的台阶处，第四条第一数据线150与第四条位线121连接，且连接位置为第三条位线121和第四条位线121形成的台阶处。
如此可以方便各个第一数据线150与各个位线121连接，进而方便各个第一数据线150的制备。
第二数据线160的个数与字线140的个数一一对应设置，即，一条第二数据线160与一条字线140连接，以实现对字线140的独立控制。
请参考附图8，本公开实施例还提供一种存储器的制备方法，用于制备上述实施例中的存储器，存储器中存储单元阵列和位线结构的示意图可以继续参见附图6和附图7，为了方便后续对存储器的制备过程各个工艺步骤的详细描述以及对附图的简化，以下均以附图6中不同位置处的截面图进行示意。具体地，A-A处的截面为平行于位线结构120延伸方向，且位于第二区域L2的截面；B-B处截面为平行于位线结构120延伸方向，且位于相邻第一子区域L11的截面；C-C处的截面为平行于位线结构120的延伸方向，且位于第二子区域L12中电容器1112上的截面；D-D处的截面为平行于位线结构120的延伸方向，且位于第二子区域L12中相邻电容器1112之间的截面；E-E处的截面为垂直于位线结构120的延伸方向，且位于有源层上的截面。
该制备方法主要包括如下几个步骤：
步骤S100：提供基底，基底具有第一区域、第二区域和第三区域，第一区域和第三区域对称设置在第二区域的两侧。
请参考附图6和附图9，基底10提供支撑，用于支撑其上的膜层。其中，基底10包括第一区域、第二区域和第三区域；第一区域和第三区域对称设置在第二区域的两侧，即，第一区域、第二区域和第三区域顺次连接。
为了便于对第一区域、第二区域和第三区域进行清晰的表达，不妨将附图5中L1区域定义为第一区域，将附图5中L2定义为第二区域，将附图5中L3定义为第三区域。
在本实施例中，基底10可以为半导体基底。示例性的，基底10可以为硅基底、锗基底、碳化硅(SiC)基底、锗化硅(SiGe)基底、绝缘体上锗(Germanium on Insulator，简称GOI)基底或者绝缘体上硅(Silicon on Insulator，简称SOI)基底等。
步骤S200：分别在第一区域和第三区域内形成存储单元阵列。
步骤S300：在第二区域内形成位线结构，位线结构分别与两个存储单元阵列中的晶体管电连接，其中，位线结构的一端凸出于存储单元阵列，且该端为台阶面。
本实施例通过两个存储单元阵列共用一个位线结构，与相关技术中，一个存储单元阵列和一个位线结构构成一个存储器的技术方案相比，如此，可以缩小存储器的体积，有利于提高半导体结构的集成度。
在一些实施例中，为了更一步地细化存储单元阵列中晶体管和电容器的设置位置，不妨将第一区域和第三区域划分为相互连接的第一子区域和第二子区域，第一子区域记为L11，第二子区域记为L12，其分布请继续参考附图6。分别在第一区域和第三区域内形成存储单元阵列的步骤包括：
请参考附图10，步骤S210：在第一区域和第三区域上形成沿第一方向间隔设置的多列堆叠结构，相邻列所叠结构之间形成第一沟槽；以及在第二区域内形成层叠结构；其中，每列堆叠结构包括多个交替层叠设置的牺牲层和有源层，层叠结构的膜层与堆叠结构的膜层相同，其结构如附图10所示。
示例性地，请参考附图9，在基底10上形成初始层叠结构23，初始层叠结构23包括层叠且交替设置的初始有源层21和第一初始牺牲层22，即，在基底10上形成多层初始有源层21和多层第一初始牺牲层22，多层初始有源层21和多层第一初始牺牲层22沿垂直于基底10的方向依次层叠且交替设置，且第一初始牺牲层22设置在基底10上。其中，初始有源层21和第一初始牺牲层22的个数可以依据实际需求进行设置。
需要说明的是，附图9中其他位置的剖面图的结构和附图9中的A-A方向的截面图的结构相同，为了简化图形方便查看，因此，在其他位置的剖面图并未给出图示。
在一些可能的实现方式中，初始有源层21和第一初始牺牲层22可以通过沉积工艺形成，其中，沉积工艺可以包括化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic LayerDeposition，简称ALD)等。
在另一些可能的实现方式中，第一初始牺牲层22通过外延工艺(Epitaxy，简称EPI)形成，如此，可以避免第一初始牺牲层22与初始有源层21之间晶格不匹配的问题。第一初始牺牲层22的材质包括锗化硅，使得第一初始牺牲层22与初始有源层21具有较大的刻蚀选择比，以便于后续的工艺有选择性地去除牺牲层，减少对初始有源层的刻蚀。
此外，第一初始牺牲层22还给初始有源层21提供一定的支撑作用，保证了半导体结构的制备工艺的正常进行。
之后，在初始有源层21上形成具有掩膜图案的第一掩膜层11，其中，掩膜图案位于第一区域和第三区域上。
之后，请参考附图11，以第一掩膜层11为掩膜，去除位于第一区域和第三区域上的部分初始层叠结构23，以在第一区域和第三区域上形成多个第一沟槽24，多个第一沟槽24将位于第一区域和第三区域上的初始层叠结构分隔为多列堆叠结构20；同时保留在的第二区域上的初始层叠结构23构成层叠结构30。
其中，每列堆叠结构20包括多个交替层叠设置的牺牲层25和有源层26。层叠结构30的膜层与堆叠结构20的膜层相同，本实施例在此就不再多加赘述。牺牲层25的材质包括氧化硅但不仅限于此。
在本实施例中，第一掩膜层11可以为单一膜层，也可以为叠层结构，当第一掩膜层11为叠层结构时，可以增加第一掩膜层11上的掩膜图案在转移过程的准确性，进而增加存储器的良率。
步骤S220：去除位于第一区域和第三区域内的部分牺牲层，以形成与第一沟槽连通的第二沟槽，其结构如附图13。
请参考附图12，在第一沟槽24内沉积形成第二介质层40，第二介质层40还延伸至第一沟槽24外，并覆盖在多列堆叠结构20和层叠结构30上。
示例性地，通过化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic LayerDeposition，简称ALD)等工艺，在第一沟槽24内形成第二介质层40。第二介质层40的厚度方向与第一沟槽24的深度方向相同，均为垂直于基底10的方向。
在本实施例中，第二介质层40的材质包括氧化硅但不仅限于此。
之后，请参考附图13，可以在第二介质层40上形成具有掩膜图案的第二掩膜层(图中未示出)，以第二掩膜层作为掩膜，去除部分牺牲层25和第二介质层40，以暴露出部分的第一沟槽24以及与第一沟槽24连通的第二沟槽27。
步骤S230：在暴露出来的第一沟槽和第二沟槽内形成支撑结构，支撑结构用于支撑任意相邻的有源层。
请参考附图14，利用沉积工艺在暴露出来的第一沟槽24和第二沟槽27内沉积绝缘材质，以形成支撑结构50，支撑结构50用于支撑任意相邻的有源层26，即，支撑结构50可以支撑在水平面上相邻的有源层26，也可以支撑垂直于基底10的平面上的相邻的有源层26。
步骤S240：去除剩余的牺牲层，并在剩余的牺牲层所在的区域内形成第一介质层，其结构如附图15所示。
可以利用沉积工艺在剩余的牺牲层所在的区域内沉积第一介质层60，第一介质层60的材质包括氮化硅但不仅限于此。
步骤S250：去除位于第一子区域内的部分第一介质层和部分第二介质层，形成填充区，填充区暴露出有源层的部分，该部分用于形成晶体管的沟道区。
示例性地，请参考附图16，可以利用刻蚀气体或者刻蚀液去除第一子区域内的部分第一介质层60和第二介质层40，以形成填充区70，填充区70用于暴露有源层26的沟道区，以便于后续形成围绕沟道区的栅氧化层和字线。
步骤S260：在填充区内形成栅氧化层和字线，其中，环绕所述有源层的字线和栅氧化层，与该有源层构成晶体管。
请参考附图17，利用沉积工艺依次形成环绕位于填充区70内的有源层26的栅氧化层80和字线140。其中，栅氧化层80具有高介电常数。
步骤S270：在第二子区域内形成电容器，电容器与晶体管连接。
请参考附图18，利用刻蚀气体或者刻蚀液，去除位于第二子区域内的部分第二介质层40和部分第一介质层60，以暴露出位于第二子区域内的有源层的部分表面。
之后，请参考附图19，利用沉积工艺在暴露在第二子区域内的有源层上，形成电容器1112，该电容器包括第一电极层1112a、介电层1112b和第二电极层，第一电极层1112a、介电层1112b和第二电极层1112c依次环绕在位于第二子区域内的有源层26上。
之后，继续参考附图19，形成互连层90，互连层90填充满任意相邻的电容器之间，并与各个电容器1112的第二电极层1112c连接，以将多个电容器1112并联在一起。其中，互连层90的材质包括多晶硅，但不仅限于此。
请参考附图20，在第二区域和第一子区域上形成绝缘层91，绝缘层91的顶面与互连层90顶面平齐，绝缘层91起到隔离防护的功能。
在一些实施例中，在第二区域内形成位线结构的包括：
请参考附图21，去除部分层叠结构，以在层叠结构内形成凹槽，凹槽的槽底为最下层所述有源层的顶面，凹槽的一个侧壁为台阶面，被保留在第二区域上的有源层构成位线结构。
示例性地，请继续参考图20和图21，在绝缘层91和互连层90形成具有第一开口181的第一光刻胶层180，去除暴露在第一开口内的部分厚度在膜层，在第二区域内形成第一凹槽，第一凹槽的槽底为最底层的有源层26的顶面，最底层的有源层26作为第一个位线121。其中，第一开口181仅暴露出第二区域内的膜层。
需要说明的是，附图21和附图20仅A-A方向的截面图不同，其余的方向的截面图的标注可参见附图20。
之后，去除第一光刻胶层，并重新形成第二开口的第二光刻胶层(图中未示出)，第二开口的侧壁与第一凹槽的侧壁重合。
之后，利用刻蚀液或者刻蚀气体去除暴露在第二开口内的部分厚度的膜层，在第二区域内形成第二凹槽，第二凹槽的槽底为倒数第二层中被保留下来的有源层的顶面，以形成第二个位线121。
按照上述的工艺步骤，在第二区域内形成多个位线121，多个位线121从下往上构成台阶面。
请参考附图22，形成第三介质层190，第三介质层190填充满凹槽，并覆盖在绝缘层91和互连层90上。
请参考附图23，图形化第三介质层190，以在第三介质层190内形成多个填充孔191，其中，位于第一子区域上的填充孔191的孔底为字线140的顶面，位于第二子区域上的填充孔191的孔底为互连层90的顶面，位于第二区域上的填充孔191的孔底分别为各个台阶面；
请参考附图24，在所填充孔内沉积导电材料，以分别形成第一数据线150、第二数据线160和第三数据线(附图中未示出)。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (15)
1.一种半导体结构，其特征在于，包括多行存储器组，每行所述存储器组包括多个沿行方向间隔设置的存储器，且任意相邻的两行存储器组中，其中一行存储器组中的存储器与另一行的存储器组中的存储器错位设置；
每个所述存储器包括两个存储单元阵列和位线结构，在所述行方向上，两个所述存储单元阵列位于所述位线结构相对的两侧；
所述位线结构沿第一方向延伸，并与两个所述存储单元阵列中的晶体管电连接，其中，所述位线结构的一端凸出于所述存储单元阵列，且该端为台阶面，所述位线结构的凸出部分位于与其相邻的所述存储器组中相邻的存储器之间；所述第一方向与所述行方向相互垂直，并位于同一水平面内。
2.根据权利要求1所述的半导体结构，其特征在于，每行所述存储器组包括第一子存储器组和第二子存储器组，所述第一子存储器组和所述第二子存储器组沿所述第一方向间隔设置，且所述第一子存储器组和所述第二子存储器组相对于所述行方向对称设置。
3.根据权利要求1或2所述的半导体结构，其特征在于，所述存储单元阵列包括多个存储单元层，多个所述存储单元层沿第二方向间隔设置，在任意相邻两个所述存储单元层中，其中一个所述存储单元层在另一个所述存储单元层上投影与另一个所述存储单元层重合；所述第二方向、所述第一方向和所述行方向相互垂直；
每个所述存储单元层包括沿所述第一方向间隔设置的多个存储单元，每个所述存储单元包括晶体管以及与所述晶体管连接的电容器。
4.根据权利要求3所述的半导体结构，其特征在于，所述电容器的个数为多个，多个所述电容器沿行方向间隔设置，且多个所述电容器的一个电极层相互连接。
5.根据权利要求4所述的半导体结构，其特征在于，所述位线结构包括多条沿所述第二方向间隔设置的位线，一条所述位线连接位于同一层上的所述存储单元层中的全部所述存储单元的晶体管，且所述晶体管与所述位线的连接端，和所述晶体管与所述电容器的连接端不为同一端；
沿第一方向，每条所述位线具有相对设置的第一表面和第二表面；全部所述位线的第一表面和所述第二表面中其中一个对齐，另外一个沿所述第二方向从上往下依次形成台阶。
6.根据权利要求5所述的半导体结构，其特征在于，全部所述位线中除去最上层的位线，其余所述位线均包括顺次连接的第一段和第二段，所述第二段的宽度小于所述第一段的宽度；
至少部分所述第二段位于与其相邻的所述存储器组中相邻的存储器之间。
7.根据权利要求6所述的半导体结构，其特征在于，所述存储器还包括字线结构，所述字线结构包括多条沿第一方向间隔设置的字线，每条字线沿第二方向延伸，用于连接同一所述第二方向上的全部所述存储单元的栅极。
8.根据权利要求7所述的半导体结构，其特征在于，还包括第一数据线、第二数据线和第三数据线；
第一数据线与所述位线结构连接；
所述第二数据线与所述字线连接，所述第三数据线与所述存储器的电容器连接。
9.一种存储器的制备方法，其特征在于，用于制备权利要求1-8任一项所述的半导体结构中的存储器，包括如下步骤：
提供基底，所述基底具有第一区域、第二区域和第三区域，所述第一区域和所述第三区域对称设置在所述第二区域的两侧；
分别在所述第一区域和所述第三区域内形成存储单元阵列；
在所述第二区域内形成位线结构，所述位线结构分别与两个所述存储单元阵列中的晶体管电连接，其中，所述位线结构的一端凸出于所述存储单元阵列，且该端为台阶面。
10.根据权利要求9所述的存储器的制备方法，其特征在于，所述第一区域包括相互连接的第一子区域和第二子区域，所述第一子区域用于形成晶体管，所述第二子区域用于电容器；
分别在所述第一区域和所述第三区域内形成存储单元阵列的步骤包括：
在所述第一区域和所述第三区域上形成沿第一方向间隔设置的多列堆叠结构，相邻列所述堆叠结构之间形成第一沟槽；以及在所述第二区域内形成层叠结构；其中，每列所述堆叠结构包括多个交替层叠设置的牺牲层和有源层，所述层叠结构的膜层与所述堆叠结构的膜层相同；
去除位于所述第一区域和所述第三区域内的部分所述牺牲层，以形成与所述第一沟槽连通的第二沟槽；
在所述第一沟槽和第二沟槽内形成支撑结构，所述支撑结构用于支撑任意相邻的有源层；
去除剩余的所述牺牲层，并在剩余的所述牺牲层所在的区域内形成第一介质层；
去除位于所述第一子区域内的部分所述第一介质层和部分第二介质层，形成填充区，所述填充区暴露出有源层的部分，该部分用于形成晶体管的沟道区；
在填充区内形成栅氧化层和字线，其中，环绕所述有源层的字线和栅氧化层，与该有源层构成晶体管；
在所述第二子区域内形成电容器，所述电容器与晶体管连接。
11.根据权利要求10所述的存储器的制备方法，其特征在于，在所述第一区域和所述第三区域上形成沿第一方向间隔设置的多列堆叠结构的步骤之后，在去除位于所述第一区域和所述第三区域内的部分所述牺牲层的步骤之前，所述方法还包括：
在所述第一沟槽内形成第二介质层，所述第二介质层延伸至所述第一沟槽外并覆盖在多列所述堆叠结构的顶面上。
12.根据权利要求10所述的存储器的制备方法，其特征在于，所述电容器包括第一电极层、介电层和第二电极层，所述第一电极层、所述介电层和所述第二电极层依次环绕在位于第二子区域内的有源层上。
13.根据权利要求10-12任一项所述的存储器的制备方法，其特征在于，在所述第二子区域内形成电容器，所述电容器与晶体管连接的步骤之后，
形成互连层，所述互连层填充满任意相邻的电容器之间，并与各个所述电容器的第二电极层连接；
在所述第二区域和第一子区域上形成绝缘层，所述绝缘层的顶面与所述互连层顶面平齐。
14.根据权利要求13所述的存储器的制备方法，其特征在于，在所述第二区域内形成位线结构的步骤中，包括：
去除部分所述层叠结构，以在所述层叠结构内形成凹槽，所述凹槽的槽底为最下层所述有源层的顶面，所述凹槽的一个侧壁为台阶面，被保留在第二区域上的有源层构成位线结构。
15.根据权利要求14所述的存储器的制备方法，其特征在于，在所述第二区域内形成位线结构的步骤之后，所述方法还包括：
形成第三介质层，所述第三介质层填充满所述凹槽，并覆盖在所述绝缘层和所述互连层上；
图形化所述第三介质层，以在所述第三介质层内形成多个填充孔，其中，位于所述第一子区域上的填充孔的孔底为字线的顶面，位于所述第二子区域上的所述填充孔的孔底为互连层的顶面，位于所述第二区域上的所述填充孔的孔底分别为各个台阶面；
在所述填充孔内沉积导电材料，以分别形成第一数据线、第二数据线和第三数据线。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210601020.9A CN117219612A (zh) | 2022-05-30 | 2022-05-30 | 半导体结构和存储器的制备方法 |
| PCT/CN2022/108202 WO2023231167A1 (zh) | 2022-05-30 | 2022-07-27 | 半导体结构和存储器的制备方法 |
| US17/935,033 US20230018716A1 (en) | 2022-05-30 | 2022-09-23 | Semiconductor structure and method for manufacturing memory |
| TW112118746A TW202347726A (zh) | 2022-05-30 | 2023-05-19 | 半導體結構和記憶體的製備方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210601020.9A CN117219612A (zh) | 2022-05-30 | 2022-05-30 | 半导体结构和存储器的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117219612A true CN117219612A (zh) | 2023-12-12 |
Family
ID=89026749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210601020.9A Pending CN117219612A (zh) | 2022-05-30 | 2022-05-30 | 半导体结构和存储器的制备方法 |
Country Status (3)
| Country | Link |
|---|---|
| CN (1) | CN117219612A (zh) |
| TW (1) | TW202347726A (zh) |
| WO (1) | WO2023231167A1 (zh) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10504901B2 (en) * | 2017-04-26 | 2019-12-10 | Asm Ip Holding B.V. | Substrate processing method and device manufactured using the same |
| CN107093604A (zh) * | 2017-04-27 | 2017-08-25 | 睿力集成电路有限公司 | 动态随机存取存储器及其制造方法 |
| US10475804B1 (en) * | 2018-06-27 | 2019-11-12 | Sandisk Technologies Llc | Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same |
| CN109273457B (zh) * | 2018-09-21 | 2021-04-09 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| JP2021052084A (ja) * | 2019-09-25 | 2021-04-01 | キオクシア株式会社 | 半導体記憶装置 |
| CN114420694A (zh) * | 2020-06-19 | 2022-04-29 | 福建省晋华集成电路有限公司 | 半导体存储器 |
| CN113540092B (zh) * | 2021-07-14 | 2024-03-15 | 芯盟科技有限公司 | 半导体结构及其形成方法 |
| CN114220765B (zh) * | 2022-02-22 | 2022-06-21 | 芯盟科技有限公司 | 存储器及其制造方法 |
-
2022
- 2022-05-30 CN CN202210601020.9A patent/CN117219612A/zh active Pending
- 2022-07-27 WO PCT/CN2022/108202 patent/WO2023231167A1/zh unknown
-
2023
- 2023-05-19 TW TW112118746A patent/TW202347726A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023231167A1 (zh) | 2023-12-07 |
| TW202347726A (zh) | 2023-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112151546B (zh) | 半导体存储器件 | |
| CN109378315B (zh) | 半导体存储器件及其制造的方法 | |
| US8415738B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US11557603B2 (en) | Semiconductor devices | |
| CN102468268B (zh) | 存储装置及其制造方法 | |
| US7335936B2 (en) | DRAM memory having vertically arranged selection transistors | |
| US20210313340A1 (en) | Memory device | |
| KR20210050630A (ko) | 반도체 메모리 소자 | |
| US9461162B2 (en) | Semiconductor integrated circuit device having reduced unit cell area | |
| CN117219612A (zh) | 半导体结构和存储器的制备方法 | |
| US20230018716A1 (en) | Semiconductor structure and method for manufacturing memory | |
| CN115148663A (zh) | 半导体结构及其制备方法 | |
| EP4276882A1 (en) | Semiconductor structure and manufacturing method therefor and memory | |
| US20240064971A1 (en) | Semiconductor structure and method for forming same | |
| US20230363148A1 (en) | Semiconductor device and method of forming the same | |
| WO2024036877A1 (zh) | 半导体结构及其形成方法 | |
| KR102622628B1 (ko) | 3차원 적층형 디램 어레이 및 그 제조방법 | |
| WO2024146132A1 (zh) | 半导体结构及其形成方法 | |
| WO2023130698A1 (zh) | 半导体结构及其制备方法 | |
| US20230403840A1 (en) | Three-dimensional semiconductor structure and formation method thereof | |
| US20230253317A1 (en) | Semiconductor structure and method of manufacturing the same | |
| CN116133405A (zh) | 一种动态存储器及其制作方法、存储装置 | |
| CN115440731A (zh) | 半导体器件及其制造方法 | |
| CN116761420A (zh) | 半导体结构及其制作方法 | |
| CN114256244A (zh) | 半导体装置及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |