CN115440731A - 半导体器件及其制造方法 - Google Patents

Abstract

本公开实施例提供了一种半导体器件及其制造方法，所述半导体器件包括：晶体管阵列，所述晶体管阵列包括沿第一方向并列排布的多个晶体管，所述晶体管包括沿第二方向依次设置的漏极、沟道和源极；其中，所述第二方向垂直于所述第一方向；多个第一导电线，每个所述第一导电线沿第三方向延伸，且每个所述第一导电线与一个所述晶体管的漏极耦接；其中，所述第三方向垂直于所述第二方向，所述第三方向与所述第一方向相交；填充层，位于相邻的所述多个晶体管和所述多个第一导电线之间，用于电隔离所述多个晶体管，还用于电隔离所述多个第一导电线；所述填充层内还包括：多个空腔，每个所述空腔至少位于相邻的两个所述第一导电线之间。

Description

半导体器件及其制造方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。

背景技术

晶体管在半导体器件中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元中的电容。晶体管还可用于NAND闪存存储器的外围电路中，用于控制存储单元阵列。

在半导体器件中，可以以晶体管阵列的方式排布多个晶体管。晶体管阵列中相邻晶体管间的间距减小，可减小半导体器件的体积，进而提高半导体器件的存储密度。但是，相邻晶体管间的间距减小也会对半导体器件的其它性能(例如，动态随机存取存储器的读取性能)产生一些负面影响，成为亟待解决的问题。

发明内容

有鉴于此，本公开实施例提供一种半导体器件及其制造方法。

根据本公开的第一方面，提供了一种半导体器件，所述半导体器件包括：

晶体管阵列，所述晶体管阵列包括沿第一方向并列排布的多个晶体管，所述晶体管包括沿第二方向依次设置的漏极、沟道和源极；其中，所述第二方向垂直于所述第一方向；

多个第一导电线，每个所述第一导电线沿第三方向延伸，且每个所述第一导电线与一个所述晶体管的漏极耦接；其中，所述第三方向垂直于所述第二方向，所述第三方向与所述第一方向相交；

填充层，位于相邻的所述多个晶体管和所述多个第一导电线之间，用于电隔离所述多个晶体管，还用于电隔离所述多个第一导电线；

所述填充层内还包括：多个空腔，每个所述空腔至少位于相邻的两个所述第一导电线之间。

在一些实施例中，所述空腔沿所述第二方向延伸；

在垂直于所述第一方向的平面内，所述空腔的正投影覆盖所述漏极的正投影。

在一些实施例中，所述空腔沿所述第三方向延伸。

在一些实施例中，所述空腔包括：彼此隔离的至少两个子空腔，沿所述第三方向并列排布。

在一些实施例中，所述第三方向垂直于所述第一方向；

每个所述第一导电线包括：沿所述第三方向并列设置的第一部分和第二部分；其中，沿所述第三方向，不同所述第一导电线的第一部分尺寸相同且端部平齐，相邻两个所述第一导电线的第二部分位于所述第一部分的相反端；

沿所述三方向，所述空腔的端部与所述第一部分的端部平齐。

在一些实施例中，所述半导体器件还包括：

多个导电插塞，每个所述导电插塞与一个所述第一导电线的第二部分电连接。

在一些实施例中，所述晶体管还包括栅极；所述半导体器件还包括：

电容阵列，包括多个沿所述第一方向并列排布的电容；

每个所述电容包括：第一电极板、介质层和第二电极板；所述第一电极板与一个所述源极耦接；所述介质层，位于所述第一电极板和所述第二电极板之间；

多个第二导电线，每个所述第二导电线与一个所述栅极耦接。

根据本公开的第二方面，提供了一种半导体器件的制造方法，所述方法包括：

形成晶体管阵列；其中，所述晶体管阵列包括沿第一方向并列排布的多个晶体管，所述晶体管包括沿第二方向依次设置的漏极、沟道和源极；所述第二方向垂直于所述第一方向；

形成多个第一导电线；其中，每个所述第一导电线沿第三方向延伸，且每个所述第一导电线与一个所述晶体管的漏极耦接；其中，所述第三方向垂直于所述第二方向，所述第三方向与所述第一方向相交；

在相邻的所述晶体管和所述第一导电线之间形成填充层；其中，所述填充层用于电隔离所述多个晶体管，还用于电隔离所述多个第一导电线；所述填充层内还包括：多个空腔，每个所述空腔至少位于相邻的两个所述第一导电线之间。

在一些实施例中，所述在相邻的所述晶体管和所述第一导电线之间形成填充层，包括：

在相邻所述晶体管之间、以及相邻所述第一导电线之间填充第一填充材料，以形成第一填充材料层；

去除位于相邻所述第一导电线之间的所述第一填充材料，以及位于相邻所述漏极之间的所述第一填充材料，以形成多个沟槽；其中，每个所述沟槽沿所述第二方向延伸；

采用薄膜沉积工艺在所述多个沟槽中沉积第二填充材料，以封闭所述沟槽相对远离所述漏极的开口；其中，所述第二填充材料沿所述第二方向未填满所述沟槽，以在所述沟槽内形成沿所述第二方向延伸的所述空腔；在垂直于所述第一方向的平面内，所述空腔的正投影覆盖所述漏极的正投影。

在一些实施例中，所述空腔包括：彼此隔离的至少两个子空腔，沿所述第三方向并列排布；

所述去除位于相邻所述第一导电线之间的所述第一填充材料，以及位于相邻所述漏极之间的所述第一填充材料，以形成多个沟槽，包括：

去除位于相邻所述第一导电线之间的所述第一填充材料，以及位于相邻所述漏极之间的所述第一填充材料，以形成多个沟槽；其中，每个沟槽包括彼此隔离的至少两个子沟槽，所述至少两个子沟槽沿所述第三方向并列排布；

所述采用薄膜沉积工艺在所述多个沟槽中沉积第二填充材料，包括：

采用薄膜沉积工艺在所述至少两个子沟槽中沉积第二填充材料，以形成所述子空腔。

本公开中，至少在相邻第一导电线(位线)之间的填充层内设置空腔。由于气体的介电常数小于常规的电隔离材料(如填充层的材料)的介电常数，因此，在相邻位线之间形成空腔，可减小填充层的介电常数，从而降低相邻位线金属部分间的寄生电容，进而降低相邻位线间的寄生电容，提升被读单元位线与参考位线间的电势差ΔV，提高数据被正确读出的概率。并且，相邻位线间的寄生电容降低，可以降低由相邻位线间的寄生电容带来的被读位线的电压变化，从而提升了动态随机存取存储器的感测裕度(Sensing Margin)，提高了读取数据的能力，最终提升了动态随机存取存储器的性能。

附图说明

图1为本公开实施例提供的一种半导体器件的结构示意图；

图2为图1所示半导体器件沿A-A线的截面图；

图3是本公开实施例提供的又一种半导体器件的结构示意图；

图4为本公开实施例提供的又一种半导体器件的截面图；

图5为本公开实施例提供的一种半导体器件的俯视图；

图6为本公开实施例提供的又一种半导体器件的结构示意图

图7为图6所示半导体器件沿B-B线的截面图；

图8为图6所示半导体器件沿C-C线的截面图；

图9为本公开实施例提供的一种半导体器件的制造方法的流程图；

图10为本公开实施例提供的一种填充层的制造方法的流程图；

图11至图16为本公开实施例提供的一种填充层制造方法对应的结构示意图；

图17至图18为本公开实施例提供的又一种填充层制造方法对应的结构示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。

应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

动态随机存取存储器具有读写速度快、低功耗、大容量、价格便宜等特性，成为计算机和通讯系统中使用最为广泛的半导体存储器。动态随机存取存储器的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1T1C的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。

随着电子产品的集成度越来越高，对动态随机存取存储器的存储密度要求越来越高。动态随机存取存储器从平面沟道晶体管架构、掩埋沟道晶体管 (Buried ChannelArray Transistor，BCAT)架构发展出垂直沟道晶体管(Vertical Cannel AcessTansistor，VCAT)架构。垂直沟道晶体管的源极和漏极分别位于栅极的上下两侧，使得在水平面上，源极和漏极共同占用一个位置，能够实现更紧凑结构的存储单元布局，极大地提高了存储密度。

动态随机存取存储器是依靠被读单元位线与参考位线间的电势差ΔV进行数据读取的。该电势差ΔV越大被读取的数据的正确率越高，当该电势差ΔV小于一定数值时，单元内的数据被正确读出的概率会大幅下降。

下列公式(1)至(4)示出了电势差ΔV的计算公式。如公式(1)所示，电势差ΔV与位线的整体电容C_bl和相邻位线之间的寄生电容导致的电势差的降低V_loss相关。而如公式(4)所示，相邻位线之间的寄生电容导致的电势差的降低V_loss与相邻位线间的寄生电容C_bl-bl相关。因此，该电势差ΔV 与位线的整体电容C_bl和相邻位线间的寄生电容C_bl-bl相关。这两种电容越大，则该电势差ΔV越小，数据被正确读出的概率降低。

C_bl＝C_bl-bl+C_bl-wl+C_others (2)

C_bl-bl＝C_m-m+C_j-j (3)

V_loss＝f(C_bl-bl) (4)

其中，V_loss指由相邻位线之间的寄生电容导致的电势差的降低，V_cc指加载在位线上的最高电压，C_bl指位线的整体电容，C_sn指电容器的整体电容， C_bl-bl指相邻位线间的寄生电容，C_bl-wl指位线与字线间的寄生电容，C_others指其它金属绕线的寄生电容；C_m-m指位线金属部分间的寄生电容，C_j-j指位线漏极结间寄生电容。这里，其它金属绕线的寄生电容C_others包括与位线连接的其它金属线间的寄生电容，以及与位线连接的导电插塞间的寄生电容等。

进一步地，参见公式(2)和(3)，位线的整体电容C_bl包括相邻位线间的寄生电容C_bl-bl、位线与字线间的寄生电容C_bl-wl，以及其他金属绕线的寄生电容C_others。而相邻位线间的寄生电容C_bl-bl又包括位线金属部分间的寄生电容C_m-m，也即由位线引起的寄生电容。

在垂直沟道晶体管架构中，位线耦接至晶体管的漏极上。由于晶体管在水平面内的占用面积较小，相邻位线间的距离也较小，这就导致位线金属部分间的寄生电容C_m-m过大，进而导致相邻位线间的寄生电容C_bl-bl过大，最终导致上述电势差ΔV过低，数据被正确读出的概率降低。

鉴于此，本公开实施例提供了一种半导体器件，以降低相邻位线间的寄生电容C_bl-bl。图1为本公开实施例提供的半导体器件的结构示意图。图2 为图1所示的半导体器件沿A-A线的截面示意图。如图1和图2所示，该半导体器件包括：

晶体管阵列，晶体管阵列包括沿第一方向并列排布的多个晶体管100，晶体管100包括沿第二方向依次设置的漏极101、沟道102和源极103；其中，第二方向垂直于第一方向；

多个第一导电线200，每个第一导电线200沿第三方向延伸，且每个第一导电线200与一个晶体管100的漏极101耦接；其中，第三方向垂直于第二方向，第三方向与第一方向相交；

填充层300，位于相邻的多个晶体管100和多个第一导电线200之间，用于电隔离多个晶体管100，还用于电隔离多个第一导电线200；

填充层300内还包括：多个空腔400，每个空腔400至少位于相邻的两个第一导电线200之间。

这里，第三方向和第一方向相交包括第三方向和第一方向相垂直。本公开中，以第三方向和第一方向相垂直为例，说明本公开中半导体器件的结构。但是应当理解，在其它实施例中，也可以是第三方向和第一方向相交且不垂直。这里，定义第一方向为X方向，第二方向为Z方向，第三方向为Y方向。

在一些实施例中，晶体管阵列还包括沿第三方向并列排布的多个晶体管 100。沿第一方向并列排布的多个晶体管100构成晶体管阵列的行，沿第三方向并列排布的多个晶体管100构成晶体管阵列的列，晶体管阵列包括多个行和多个列。第一导电线200与沿第三方向并列排布的多个晶体管100的漏极101耦接。

在一些实施例中，晶体管100具有垂直于第三方向的侧壁，侧壁上依次形成有栅极氧化层和栅极，栅极氧化层覆盖沟道102。

在一些实施例中，该半导体器件还包括多个第二导电线(图中未示出)，每个第二导电线沿第一方向延伸，且每个第二导电线与沿第一方向并列排布的多个晶体管100的栅极耦接。在一些实施例中，第二导电线在功能上可代替栅极，因此可以不在晶体管100的侧壁上专门设置栅极，而是直接使第二导电线与栅极氧化层接触。

示例地，第一导电线200为位线，第二导电线为字线。

填充层300位于相邻的多个晶体管100和多个第一导电线200之间，用于电隔离多个晶体管100，还用于电隔离多个第一导电线200。示例地，填充层300的材质包括氮化硅、氧化硅或其它低k(low-k)介质。

本公开中，至少在相邻第一导电线200(位线)之间的填充层300内设置空腔400。由于气体的介电常数小于常规的电隔离材料(如填充层的材料) 的介电常数，因此，在相邻位线之间形成空腔400，可减小填充层300的介电常数，从而降低相邻位线金属部分间的寄生电容，进而降低相邻位线间的寄生电容C_bl-bl，提升被读单元位线与参考位线间的电势差ΔV，提高数据被正确读出的概率。并且，相邻位线间的寄生电容C_bl-bl降低，可以降低由相邻位线间的寄生电容C_bl-bl带来的被读位线的电压变化，从而提升了动态随机存取存储器的感测裕度，提高了读取数据的能力，最终提升了动态随机存取存储器的性能。

本公开中，填充层300内包括空腔400，可以是填充材料完全包围着空腔400，空腔400和第一导电线200的侧壁之间还存在填充材料。也可以是填充材料未完全包围空腔400，使空腔400暴露第一导电线200的侧壁。可以理解的是，填充材料即为填充层300的组成材料。

这里，空腔400暴露第一导电线200的侧壁，可以是空腔400暴露两侧的第一导电线200的侧壁，也可以是空腔400暴露一侧的第一导电线200的侧壁，而与另一侧的第一导电线200的侧壁之间还设有填充材料。

在一些实施例中，空腔400暴露两侧的第一导电线200的侧壁的部分区域。如图3，在第二方向上，空腔400暴露每一侧第一导电线200的侧壁的中段和下段区域，空腔400与每一侧第一导电线200侧壁的上段区域之间设有填充材料。填充材料未完全包围空腔400，使空腔400暴露第一导电线200 的侧壁，能提高相邻位线间空腔的体积占比，而降低相邻位线间填充材料的体积占比，从而更大程度上减小填充层的介电常数，降低相邻位线金属部分间的寄生电容C_m-m，降低相邻位线间的寄生电容C_bl-bl，提高数据被正确读出的概率并提升感测裕度。

在一些实施例中，如图1所述，填充层300的顶部高于第一导电线200 的顶部，填充层300还覆盖第一导电线200的顶部，第一导电线200的顶部为第一导电线200相对远离晶体管100的一侧。在垂直于第一方向的平面内，空腔400的正投影沿第二方向覆盖第一导电线200的正投影。换言之，空腔 400的顶部可超过第一导电线200的顶部。这里，空腔400包括沿第二方向相对的顶部和底部，顶部相对远离晶体管100。

再另外一些实施例中，空腔400的顶部也可与第一导电线200的顶部齐平，或者空腔400的顶部也可低于第一导电线200的顶部。

进一步地，如上述公式(3)所述，相邻位线间的寄生电容C_bl-bl还与位线漏极结间的寄生电容C_j-j相关。位线漏极结间的寄生电容C_j-j越大，相邻位线间的寄生电容C_bl-bl越大，导致上文提及的电势差ΔV过低，数据被正确读出的概率降低。

因此，在一些实施例中，如图1所述，空腔400沿第二方向延伸，在垂直于第一方向的平面内，空腔400的正投影和第一导电线200的正投影部分重叠，并且空腔400的正投影还和漏极101的正投影部分重叠。也即空腔 400沿第二方向从相邻第一导电线200之间延伸至相邻晶体管100的漏极 101之间。

本实施例中，在相邻漏极101之间形成在空腔400，减小相邻漏极101 之间填充层300的介电常数，从而减小位线漏极结间寄生电容C_j-j，进一步减少了相邻位线间的寄生电容C_bl-bl，从而能够提高数据被正确读出的概率以及提升感测裕度。

在一些实施例中，如图1和图3所示，在垂直于第一方向的平面内，空腔400的正投影覆盖漏极101的正投影。也即沿第二方向，空腔400的底部基本与漏极101和沟道102的相接界面齐平。如此，能够进一步提高相邻漏极101间空腔400的体积占比，从而更大程度上减小的介电常数，减小位线漏极结间寄生电容C_j-j。

这里，由于相邻第一导电线之间的间距大于相邻漏极之间的间距，因此，相邻第一导电线之间的填充层内的空腔沿第一方向的尺寸，大于相邻漏极之间的填充层内的空腔沿第一方向的尺寸，也即相邻第一导电线之间的填充层内空腔的体积较大，相邻漏极之间的填充层内空腔的体积较小。

在另外一些实施例中，如图6所示，第一导电线200沿第一方向的宽度尺寸也可以等于晶体管沿第一方向的宽度尺寸，因此，相邻第一导电线200 之间的间距等于相邻漏极之间的间距，相邻第一导电线200之间的填充层内的空腔沿第一方向的尺寸，等于相邻漏极之间的填充层内的空腔沿第一方向的尺寸。

在一些实施例中，空腔400暴露漏极101的侧壁，以提高在相邻漏极 101间空腔400的占比，减小位线漏极结间寄生电容C_j-j。

这里，空腔可以400暴露两侧的漏极101的侧壁，空腔400也可以暴露一侧的漏极101的侧壁，而与另一层的漏极101的侧壁之间设有填充材料。

在一些实施例中，空腔400暴露漏极101的侧壁，可以是空腔400暴露漏极101的侧壁的部分区域。例如，空腔400暴露漏极的侧壁的上段和中段区域，空腔和漏极的侧壁的下段区域之间设有填充材料。也可以是空腔400 完全暴露漏极101的侧壁。

如图3所示，空腔400完全暴露两侧的漏极101的侧壁，使得相邻漏极间无填充材料，从中最大程度的减小相邻漏极间的介电常数，降低位线漏极结间寄生电容C_j-j，从而提高数据被正确读取的概率以及提升感测裕度。

在一些实施中，在垂直于第一方向的平面内，空腔400的正投影覆盖第一导电线200的正投影和漏极101的正投影。也即，空腔400的顶部基本与第一导电线200的顶部平齐或者高于第一导电线200的顶部，且空腔400的底部基本与漏极101和沟道102相接的界面平齐。如此，能进一步提高相邻位线间空腔400的体积占比以及相邻漏极101间空腔400的体积占比，从而进一步减降低相邻位线间的寄生电容C_bl-bl，提高数据被正确读出的概率并提升感测裕度。

在一些实施例中，如图4所示，空腔400包括彼此隔离的至少两个子空腔410，该至少两个子空腔410沿第三方向并列排布。

本公开中，可以根据动态随机存取存储器的性能要求灵活设计子空腔 410的个数和长度(指子空腔410沿第三方向的两端部间的距离)，以均衡空腔400对动态随机存取存储器一些性能的正面影响和对另一些性能的负面影响，最终提高动态随机存取存储器的综合性能。或者，可以通过调整子空腔410的个数和长度，满足动态随机存取存储器特殊的性能要求。

示例地，子空腔410的个数可以是2个、3个、4个、5个或更多。对此，本公开不做限制。

在一些实施例中，半导体器件还包括多个导电插塞500，每个导电插塞 500与一个第一导电线200连接，用于将第一导电线200与其它电路电连接。考虑到导电插塞500的位置精度问题，为保证导电插塞500和第一导电线 200能够接触，会导电插塞500的直径设计的比较大，通常大于第一导电线 200的宽度，以保证导电插塞500和第一导电线200电连接的可靠性。

在相邻第一导电线200间的填充层300内有空腔400的情况下，如果将导电插塞500设置在第一导电线200对应空腔400的部分上，那么在形成导电插塞500的过程中，在形成导电插塞500孔时可能将空腔400打破，随后在导电插塞500孔内沉积导电材料形成导电插塞500时，导电材料可以通孔空腔400的破口处进入至空腔400内，导致相邻位线被导电材料电连接而短路，进而导致第一导电线200控制异常，最终导致动态随机存取存储器失效。

鉴于此，在本公开的一些实施例中，如图5所示，每个第一导电线200 包括：沿第三方向并列设置的第一部分210和第二部分220；其中，沿第三方向，不同第一导电线200的第一部分210尺寸相同且端部平齐，相邻两个第一导电线200的第二部分220位于第一部分210的相反端。其中，沿第三方向上，空腔400的长度小于或等于第一部分210的长度，也即空腔400的两端部间的第二距离L2小于或等于第一部分210的两端部间的第一距离 L1。同时，每个导电插塞500与一个第一导电线200的第二部分220电连接。

这里，需说明的是，图5是本实施例提供的为半导体器件的俯视图，其中，空腔在俯视图中是不可见的，该图示出的空腔可看作实际空腔在器件表面的投影。图5中黑色框内为第一导电线的第一部分210，黑色框外为第一导电线200的第二部分220。因此，空腔400形成于黑色框指示的填充层300 内。

本实施例中，由于空腔400位于相邻第一部分210间的填充层300内，在第二部分220上形成导电插塞500孔时不会打破空腔400，进而不会在空腔400内沉积导电材料而短路相邻第一导电线200。换言之，无论第一部分 210间的空腔400如何设置，都不会在形成导电插塞500时被打破，这样，可以更灵活的设置空腔400的形状和尺寸，例如，可以更灵活的设置子空腔 410的个数和长度，以及空腔400在第二方向上的高度。此外，将多个第一导电线200的导电插塞500按图5所示的方式排布，即在多个第一导电线 200的同一端，每隔一个第一导电线200设置一个导电插塞500，能够保证导电插塞500不会由于直径过大以及对准精度的问题导致相邻两个导电插塞500短路。

这里，第一部分210与沿第三方向并列排布的多个晶体管100的漏极 101耦接，因此，相邻第一部分210间的空腔400可沿第二方向延伸至相邻晶体管100的漏极101之间。

在一些实施例中，如图2和图4所示，沿第三方向上，空腔400的端部与第一部分210的端部平齐，以提高相邻第一部分210间的填充层300内的空腔400的体积占比，降低相邻位线间的寄生电容C_bl-bl，提高数据被正确读出的概率并提升感测裕度。

在一些实施例中，如图4所示，位于相邻第一部分210间的空腔400也可包括彼此隔离的多个子空腔410，多个子空腔410沿第三方向并列排布，以根据器件的实际使用需求灵活调整子空腔410的个数，以及每个子空腔 410的长度。

图6为本公开实施例提供的又一种半导体器件的结构示意图。需要说明的是，该图为半导体器件的俯视图，其中，漏极101和空腔400在俯视图中是不可见的，该图示出的漏极101和空腔400可看作实际漏极101和空腔 400在器件表面的投影。图7为图6中沿B-B线的剖视图，图8为图6中沿 C-C线的剖视图。

在一些实施例中，如图6至图8所示，第一导电线200包括本体部分 230和多个朝向漏极101的突出部分240，多个突出部分240沿第三方向并列排布，每个突出部分240和一个晶体管100的漏极101耦接；空腔400包括沿第三方向交替设置的第一腔室420和第二腔室430；在垂直于第一方向的平面内，第一腔室420的正投影和第二腔室430的正投影均与本体部分 230的正投影部分重叠，第一腔室420的正投影还与突出部分240的正投影部分重叠。

图6和图7中，E框所指示的区域，沿第二方向上，第一导电线200包括本体部分230和突出部分240。D框所指示的区域，沿第二方向上，第一导电线200只包括本体部分230。

在一些实施例中，本体部分230和突出部分240是一次形成的，即本体部分230和突出部分240是一体的。

示例地，本体部分230和突出部分240的材质均包括金属，例如铜、钨和钴等。

示例地，第一导电线200的第一部分210包括本体部分230和多个突出部分240，第二部分220仅包括本体部分230。

如图7和图8所示，在垂直于第一方向的平面内，第一腔室420的正投影大于第二腔室430的正投影，第一腔室420位于相邻突出部分240之间，以及位于相邻突出部分240对应的本体部分230之间，第二腔室430位于相邻本体部分230之间。也即，本实施例中，在相邻第一导电线200的本体部分230之间和突出部分240之间均设置了空腔400，从而能较好地降低相邻位线间的寄生电容C_bl-bl。

示例地，多个第一腔室420和多个第二腔室430相连通。

在一些实施例中，当空腔400包括彼此隔离的多个沿第三方向的子空腔 410时，每个子空腔410都可包括沿第三方向交替设置的第一腔室420和第二腔室430。

在一些实施例中，在垂直于第一方向的平面内，第一腔室420的正投影还和漏极101的正投影部分重叠。也即第一腔室420沿第二方向从相邻第一导电线200的本体部分230之间延伸至相邻突出部分240之间，进而延伸至相邻漏极101之间，以同时降低相邻位线金属部分间的寄生电容C_m-m和相邻漏极结间的寄生电容C_j-j，从而降低相邻位线间的寄生电容C_bl-bl，提高数据被正确读出的概率以及提升感测裕度。进一步地，在垂直于第一方向的平面内，第一腔室420的正投影还可覆盖漏极101的正投影。

在一些实施例中，第一腔室420和第二腔室430可暴露本体部分230的侧壁的部分区域，第一腔室420还可完全暴露突出部分240的侧壁，以及漏极101的侧壁。这里，第一腔室420和第二腔室430可暴露本体部分230的侧壁中段和下段区域，而在本体部分230的侧壁的上段区域和空腔之间设置填充材料。本实施例中，可进一步降低相邻位线间的寄生电容C_bl-bl，提升数据被正确读取的概率并提升感测裕度。

在一些实施例中，如图6至图8所示，第一填充层300包括多个第一填充单元310和第二填充单元320，每个第一填充单元310沿第一方向延伸，且位于沿第三方向并列排布的相邻晶体管100之间，以及位于沿第三方向并列排布的相邻突出部分240之间，第二填充单元320位于在相邻晶体管100 之间未被第一填充单元310填充的区域，以及位于相邻第一导电线200之间未被第一填充单元310填充的区域；第二填充单元320内包括空腔400；第一填充单元310和第二填充单元320的刻蚀速率不同。

示例地，第一填充单元310的材质包括氧化硅、氮化硅或其它低k介质层。第二填充单元320的材质包括氧化硅、氮化硅或其它低k介质层。第一填充单元310和第二填充单元320具有大的刻蚀选择比，以在刻蚀第二填充单元320时第一填充单元310被刻蚀的很少或不被刻蚀。本实施例中，第一填充单元310的材质为氮化硅，第二填充单元320的材质为氧化硅。

在一些实施例中，如图1所示，该半导体器件包括动态随机存取存储器。该半导体器件还包括电容阵列，电容阵列包括多个沿第一方向并列排布的电容800，每个电容800包括第一电极板801、第一介质层802和第二电极板 803，该第一电极板801与一个源极103耦接，第一介质层802位于第一电极板801和第二电极板803之间。在一些实施例中，第一电极板801呈空心圆柱设置，第一电极板801内还设置有绝缘芯，该绝缘芯的材质可包括氧化硅。

本公开还提供了一种半导体器件的制造方法。图9为本公开实施例提供的半导体器件的制造方法的流程示意图。如图9所示，本公开实施例提供的存储器的制造方法包括以下步骤：

S100：形成晶体管阵列；其中，晶体管阵列包括沿第一方向并列排布的多个，晶体管包括沿第二方向依次设置的漏极、沟道和源极；第二方向垂直于所述第一方向；

S200：形成多个第一导电线；其中，每个第一导电线沿第三方向延伸，且每个第一导电线与一个晶体管的漏极耦接；其中，第三方向垂直于第二方向，第三方向与第一方向相交；

S300：在相邻的晶体管和第一导电线之间形成填充层；其中，填充层用于电隔离多个晶体管，还用于电隔离多个第一导电线；填充层内还包括：多个空腔，每个空腔至少位于相邻的两个第一导电线之间。

示例地，采用自对准工艺形成多个第一导电线。

在一些实施例中，步骤S300具体包括：

S310：在相邻晶体管之间、以及相邻第一导电线之间填充第一填充材料；

S320：去除位于相邻第一导电线之间的第一填充材料，以及位于相邻漏极之间的第一填充材料，以形成多个沟槽；其中，每个沟槽沿第二方向延伸；

S330：采用薄膜沉积工艺在多个沟槽中沉积第二填充材料，以封闭沟槽相对远离漏极的开口；其中，第二填充材料沿第二方向未填满沟槽，以在沟槽内形成沿第二方向延伸的空腔；在垂直于第一方向的平面内，空腔的正投影覆盖漏极的正投影。

图11至图16为本公开实施例提供的一种形成填充层的方法对应的结构示意图。其中，图12、图14和图16分别是图11、图13和图15对应的俯视图。下面请参照图11至图16对步骤S300进行详细说明。

如图11和12所示，晶体管阵列包括沿第一方向并列排布的多个晶体管 100，以及沿第三方向并列排布的多个晶体管100。沿第一方向并列排布的多个晶体管100构成晶体管阵列的行，沿第三方向并列排布的多个晶体管 100构成晶体管阵列的列，晶体管阵列包括多个行和多个列。每个晶体管100 包括沿第二方向依次设置的漏极101、沟道102和源极103。

这里，第一方向、第二方向和第三方向彼此相互垂直。示例地，第一方向为X方向，第二方向为Z方向，第三方向为Y方向。

在一些实施例中，晶体管100具有垂直于第三方向的侧壁，侧壁上依次形成有栅极氧化层和栅极，栅极氧化层覆盖沟槽。

参见图12，第一导电线200与沿第三方向并列排布的多个晶体管100 的漏极101耦接。本实施例中，第一导电线200包括沿第三方向并列设置的第一部分210和第二部分220；其中，沿第三方向，不同第一导电线200的第一部分210尺寸相同且端部平齐，相邻两个第一导电线200的第二部分220位于第一部分210的相反端。

这里，第一部分210与沿第三方向并列排布的多个晶体管100的漏极 101耦接。第二部分220用于在后续的步骤中与导电插塞500连接。

在一些实施例中，相邻第一导电线200的端部也可以平齐。

在一些实施例中，该半导体器件还包括多个第二导电线，每个第二导电线沿第一方向延伸，且每个导电线与沿第一方向并列排布的多个晶体管100 的栅极耦接。在一些实施例中，第二导电线在功能上可代替栅极，因此可以不在晶体管100的侧壁上专门设置栅极，而是直接使第二导电线与栅极氧化层接触设置。

示例地，第一导电线200为位线，第二导电线为字线。

继续参见图11和图12，在相邻晶体管100之间、以及相邻第一导电线 200之间填充第一填充材料。

示例地，第一填充材料的材质包括氧化硅、氮化硅或其它低k介质层。

示例地，采用物理气相沉积(Physical Vapor Deposition，PVD)、薄膜沉积(Chemical Vapor Deposition，CVD)或者原子层沉积工艺(Atomic Layer Deposition，ALD)的方式沉积第一填充材料。

进一步参见图12，形成覆盖多个第一导电线200和第一填充材料的掩膜层600；刻蚀掩膜层600，形成开口；其中，开口沿第一方向延伸且暴露出多个第一导电线200和位于相邻第一导电线200间的第一填充材料；沿第三方向上，开口的端部与第一部分210的端部齐平。

如图13和图14所示，通过开口去除位于相邻第一导电线200之间的第一填充材料，以及位于相邻漏极101之间的第一填充材料，以形成多个沟槽 700；其中，每个沟槽700沿第三方向延伸，沟槽700的端部与第一部分210 的端部齐平，沟槽700还沿第二方向延伸。

示例地，采用干法刻蚀工艺或湿法刻蚀工艺去除第一填充材料。本实施例中，采用湿法刻蚀工艺去除第一填充材料。

这里，沟槽700用于在后续的步骤中形成空腔400。本实施例中，仅在相邻第一部分210之间形成沟槽700，以在后续步骤中仅在相邻第一部分210 之间设置空腔400。如此，在第二部分220上形成导电插塞500孔时不会打破空腔400，进而不会在空腔400内沉积导电材料而短路相邻第一导电线 200。换言之，无论第一部分210间的空腔400如何设置，都不会在形成导电插塞500时被打破，这样，可以更灵活的设置空腔400的形状和尺寸。

可以理解的是，本实施例中，沟槽700的端部与第一部分210的端部平齐，可以最大程度地提高后续形成的空腔400的体积，以大大降低相邻位线间的寄生电容C_bl-bl，从而提高数据被正确读出的概率并提升感测裕度。在一些实施例中，沿第三方向上，沟槽700的两端部间的距离也可小于第一部分 210的长度。实际应用中，可根据器件的实际需求，调整沟槽700的长度，以实现调整后续形成的空腔400的体积。这里，可通过调整掩膜层600的开口而调整沟槽700的长度。

如图13所示，沟槽700沿第二方向延伸，沟槽700的底部与漏极101 和沟槽700相接的界面平齐，也即沟槽700的深度基本等于第一导电线200 的厚度和漏极101的厚度之和。因此，本实施例中可在相邻第一导电线200 之间，以及在相邻漏极101之间形成空腔400。也即在垂直于第一方向的平面内，空腔400的正投影和第一导电线200的正投影至少部分重叠，以及空腔400的正投影还和漏极101的正投影部分重叠。

在一些实施例中，当只需要在相邻第一导电线200之间形成空腔400时，本步骤中可以仅去除位于相邻第一导电线200之间的第一填充材料而形成沟槽700，沟槽700沿第二方向延伸，沟槽700的底部基本与第一导电线200 和漏极101相接的界面平齐。

如图15和图16所示，采用薄膜沉积工艺在多个沟槽700中沉积第二填充材料，以封闭沟槽700相对远离漏极101的开口；其中，第二填充材料沿第二方向未填满沟槽700，以在沟槽700内形成沿第二方向延伸的空腔400。

这里，薄膜沉积工艺是指快速封口的薄膜沉积工艺。通过控制薄膜沉积工艺的工艺参数，使得沟槽700槽口(槽口指沟槽700相对远离漏极101的开口)处第二填充材料的生长速度比在沟槽700内其它位置的生长速度快，从而当沟槽700的槽口被第二填充材料封闭时，沟槽700内还未被第二填充材料填满，从而在沟槽700内形成空腔400。这里，薄膜沉积工艺的工艺参数包括但不限于温度、气体流量、气体压力或气体成分中的一种。

这里，薄膜沉积工艺可以是化学气相沉积工艺或者原子层沉积工艺。

在一些实施例中，第二填充材料在第一导电线200位于槽口的位置处沉积速度较快，而使得槽口被封闭时，第一导电线200的侧壁和沟槽700的底部(也即第一填充材料的顶部)上沉积的第二填充材料非常少，从而使形成的空腔400暴露第一导电线200的侧壁，进一步降低相邻位线间的寄生电容 C_bl-bl。

这里，第二填充材料包括但不限于氧化硅、氮化硅或其它低k介质层。第二填充材料和第一填充材料可以相同也可以不同。

剩余的第一填充材料和第二填充材料构成了填充层300的材料。

本公开中，至少在相邻第一导电线200(位线)之间的填充层300内设置空腔400。由于气体的介电常数小于常规的电隔离材料(如填充层300的材料)的介电常数，因此本公开中在相邻位线之间形成空腔400，减小填充层300的介电常数，从而减小相邻位线金属部分间的寄生电容C_m-m，进而减少了相邻位线间的寄生电容C_bl-bl，提升位线与参考位线间的电势差，提高数据被正确读出的概率。并且，当相邻位线间的寄生电容降低C_bl-bl时，可以降低由相邻位线间寄生电容C_bl-bl带来的被读位线的电压变化，提升动态随机存取存储器的感测裕度，从而提高了读取数据的能力，进而提升动态随机存取存储器的性能。

在一些实施例中，为实现空腔400包括彼此隔离的至少两个子空腔410，且至少两个子空腔410沿第三方向并列排布，可调整沟槽700的结构。

具体地，步骤S320包括：

去除位于相邻第一导电线200之间的第一填充材料，以及位于相邻漏极 101之间的第一填充材料，以形成多个沟槽700；其中，每个沟槽700包括彼此隔离的至少两个子沟槽，所述至少两个子沟槽沿所述第三方向并列排布；

对应地，步骤S330包括：

采用薄膜沉积工艺在多个至少两个子沟槽中沉积第二填充材料，以形成子空腔子空腔410。

下面结合图17和图18详细说明形成多个子空腔子空腔410的步骤。

如图17所示，形成覆盖多个第一导电线200和第一填充材料的掩膜层600；在掩膜层600上形成至少两个开口，至少两个开口沿第三方向并列排布，每一开口沿第一方向延伸且暴露出多个第一导电线200和第一填充材料层。

如图18所示，通过开口去除位于相邻第一导电线200之间的第一填充材料，以及位于相邻漏极101之间的第一填充材料，以形成多个沟槽700；其中，每个沟槽700包括彼此隔离的至少两个子沟槽，至少两个子沟槽沿第三方向并列排布。

随后，采用薄膜沉积工艺在多个至少两个子沟槽中沉积第二填充材料，以封闭子沟槽相对远离漏极101的开口；其中，第二填充材料沿第二方向未填满子沟槽700，以在子沟槽内形成沿第二方向延伸的子空腔410。

在一些实施例中，第一导电线200包括本体部分230和多个朝向漏极 101的突出部分240，多个突出部分240沿第三方向并列排布，每个突出部分240和一个晶体管100的漏极101耦接。为实现空腔400包括沿第三方向交替设置的第一腔室420和第二腔室430；在垂直于第一方向的平面内，第一腔室420的正投影和第二腔室430的正投影均与本体部分230的正投影部分重叠，第一腔室420的正投影还与突出部分240的正投影部分重叠，可调整第一填充材料层的结构。

具体地，步骤S310可包括：

在相邻晶体管之间、以及相邻第一导电线之间填充第一填充材料；其中，第一填充材料包括多个第一填充单元和多个第二填充单元，每个第一填充单元沿第一方向延伸，且位于沿第三方向并列排布的相邻晶体管之间，以及位于沿第三方向并列排布的相邻突出部分之间，第二填充单元填充在相邻晶体管之间未被第一填充单元填充的区域，以及位于相邻第一导电线之间未被第一填充单元填充的区域；第一填充单元和第二填充单元的刻蚀速率不同。

对应地，步骤S320包括：

去除位于相邻第一导电线之间的第二填充单元，以及位于相邻漏极之间的第二填充单元，以形成多个沟槽；其中，每个沟道包括沿第三方向交替设置的第一槽部和第二槽部，第一槽部的底部基本与漏极和沟道相接的界面平齐，第二槽部的底部基本与本体部分和第一填充单元相接的界面处平齐。

对应地，步骤330包括：

采用薄膜沉积工艺在多个沟槽中沉积第二填充材料，以封闭沟槽相对远离所述漏极的开口；其中，第二填充材料沿第二方向未填满多个第一槽部和多个第二槽部，以在第一槽部内形成第一腔室，在第二槽部内形成第二腔室；在垂直于第一方向的平面内，第一腔室的正投影和第二腔室的正投影均与本体部分的正投影部分重叠，第一腔室的正投影还与突出部分的正投影部分重叠。

本实施例中，利用第一填充单元和第二填充单元的刻蚀速率不同，在形成沟槽时，仅刻蚀去除部分第二填充单元，而不去除第一填充单元，从而能够形成沿第三方向交替设置的第一腔室和第二腔室，以较大程度的降低相邻位线间的寄生电容C_bl-bl，提高数据被正确读出的概率并提升感测裕度。

在一些实施例中，该制造方法还包括：

在步骤S300之后，在每个第一导电线上形成一个导电插塞，导电插塞与第一导电线耦接。

如图16所示，当第一导电线200包括第一部分210和第二部分220时，在每个第一导电线200的第二部分220上形成一个导电插塞500，导电插塞 500与第二部分220电连接。

示例地，该步骤可具体包括：

形成覆盖多个第一导电线200和填充层300的第二介质层；

去除部分第二介质层形成多个导电插塞500孔；其中，每个导电插塞 500孔对应暴露一个第一导电线200的第二部分220；

在导电插塞500孔内沉积导电材料，形成导电插塞500。

在一些实施例中，该制备方法还包括：

在步骤S200之前，在晶体管100阵列相对远离多个第一导电线200的一侧形成电容阵列；其中，电容器阵列包括多个沿所述第一方向并列排布的电容，每个电容包括第一电极板、第一介质层和第二电极板，第一电极板与一个源极103耦接，第一介质层位于第一电极板和第二电极板之间。

在一些实施例中，步骤S310可以在一个工艺步骤中完成，在另一些实施例，步骤S310不是在一个工艺步骤中完成的，而是在多个工艺步骤中完成的，并且这些工艺步骤穿插在步骤S100和步骤S200之间。因此，本公开将提供一实施例详述步骤100、步骤S200和步骤S310。

在一些实施例中，步骤S100、步骤S200和步骤S310具体包括：

提供衬底；衬底包括相对设置的第一面和第二面；

从衬底的第一面对衬底进行部分刻蚀，形成网格状刻蚀沟槽和晶体管阵列；其中，晶体管阵列包括呈阵列排布的多个晶体管，每个晶体管对应位于网格状沟槽的每一格点处，晶体管的第一预设厚度小于衬底的初始厚度；

在网格状刻蚀沟槽中沉积绝缘材料，形成绝缘层；其中，绝缘层包围每一晶体管；

刻蚀绝缘层，形成沿第一方向延伸的多个第一凹槽，以显露每一晶体管柱的两侧壁；第一凹槽的第一预设深度等于第一预设厚度；

在多个第二凹槽中沉积第一填充单元材料，形成多个第一填充单元；

刻蚀第一填充单元，形成沿第一方向延伸的多个第二凹槽，第二凹槽显露每一晶体管的一侧壁，第二凹槽的第二预设深度小于第一预设深度；在每一晶体管显露的侧壁上依次形成栅极氧化层和第二导电线；在晶体管位于第一面的一端形成源极，另一端形成漏极；

减薄衬底的第二面至露出第一填充单元和漏极；

沿第二方向去除每一晶体管的部分漏极；

在去除漏极的位置处沉积导电材料，形成突出部分阵列；其中，突出部分阵列包括呈阵列排布的多个突出部分；

形成覆盖突出部分阵列、多个第一填充单元和绝缘层的第三介质层；

刻蚀第三介质层形成多个第三凹槽；其中，第三凹槽暴露沿第三方向并列排布的多个突出部分；

在第三凹槽中沉积导电材料，形成多个本体部分；其中，每个本体部分和沿三方向并列排布的多个突出部分形成第一导电线。

这里，剩余的绝缘层、第三介质层和第一填充单元构成第一填充材料。

示例地，衬底的材质包括硅、锗、锗化硅、碳化硅等。

本公开实施例提供的半导体器件包括但不限于动态随机存取存储器。为了便于理解，是以动态随机存取存储器为例进行说明的。但应该理解，本公开构思还可以应用于其它具有类似结构的存储器中。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件包括：

晶体管阵列，所述晶体管阵列包括沿第一方向并列排布的多个晶体管，所述晶体管包括沿第二方向依次设置的漏极、沟道和源极；其中，所述第二方向垂直于所述第一方向；

多个第一导电线，每个所述第一导电线沿第三方向延伸，且每个所述第一导电线与一个所述晶体管的漏极耦接；其中，所述第三方向垂直于所述第二方向，所述第三方向与所述第一方向相交；

填充层，位于相邻的所述多个晶体管和所述多个第一导电线之间，用于电隔离所述多个晶体管，还用于电隔离所述多个第一导电线；

所述填充层内还包括：多个空腔，每个所述空腔至少位于相邻的两个所述第一导电线之间。

2.根据权利要求1所述的半导体器件，其特征在于，

所述空腔沿所述第二方向延伸；

在垂直于所述第一方向的平面内，所述空腔的正投影覆盖所述漏极的正投影。

3.根据权利要求1所述的半导体器件，其特征在于，所述空腔沿所述第三方向延伸。

4.根据权利要求1所述的半导体器件，其特征在于，

所述空腔包括：彼此隔离的至少两个子空腔，沿所述第三方向并列排布。

5.根据权利要求3或4所述的半导体器件，其特征在于，

所述第三方向垂直于所述第一方向；

每个所述第一导电线包括：沿所述第三方向并列设置的第一部分和第二部分；其中，沿所述第三方向，不同所述第一导电线的第一部分尺寸相同且端部平齐，相邻两个所述第一导电线的第二部分位于所述第一部分的相反端；

沿所述三方向，所述空腔的端部与所述第一部分的端部平齐。

6.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括：

多个导电插塞，每个所述导电插塞与一个所述第一导电线的第二部分电连接。

7.根据权利要求1所述的半导体器件，其特征在于，所述晶体管还包括栅极；所述半导体器件还包括：

电容阵列，包括多个沿所述第一方向并列排布的电容；

每个所述电容包括：第一电极板、介质层和第二电极板；所述第一电极板与一个所述源极耦接；所述介质层，位于所述第一电极板和所述第二电极板之间；

多个第二导电线，每个所述第二导电线与一个所述栅极耦接。

8.一种半导体器件的制造方法，其特征在于，所述方法包括：

形成晶体管阵列；其中，所述晶体管阵列包括沿第一方向并列排布的多个晶体管，所述晶体管包括沿第二方向依次设置的漏极、沟道和源极；所述第二方向垂直于所述第一方向；

形成多个第一导电线；其中，每个所述第一导电线沿第三方向延伸，且每个所述第一导电线与一个所述晶体管的漏极耦接；其中，所述第三方向垂直于所述第二方向，所述第三方向与所述第一方向相交；

在相邻的所述晶体管和所述第一导电线之间形成填充层；其中，所述填充层用于电隔离所述多个晶体管，还用于电隔离所述多个第一导电线；所述填充层内还包括：多个空腔，每个所述空腔至少位于相邻的两个所述第一导电线之间。

9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述在相邻的所述晶体管和所述第一导电线之间形成填充层，包括：

在相邻所述晶体管之间、以及相邻所述第一导电线之间填充第一填充材料，以形成第一填充材料层；

去除位于相邻所述第一导电线之间的所述第一填充材料，以及位于相邻所述漏极之间的所述第一填充材料，以形成多个沟槽；其中，每个所述沟槽沿所述第二方向延伸；

采用薄膜沉积工艺在所述多个沟槽中沉积第二填充材料，以封闭所述沟槽相对远离所述漏极的开口；其中，所述第二填充材料沿所述第二方向未填满所述沟槽，以在所述沟槽内形成沿所述第二方向延伸的所述空腔；在垂直于所述第一方向的平面内，所述空腔的正投影覆盖所述漏极的正投影。

10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述空腔包括：彼此隔离的至少两个子空腔，沿所述第三方向并列排布；

所述去除位于相邻所述第一导电线之间的所述第一填充材料，以及位于相邻所述漏极之间的所述第一填充材料，以形成多个沟槽，包括：

去除位于相邻所述第一导电线之间的所述第一填充材料，以及位于相邻所述漏极之间的所述第一填充材料，以形成多个沟槽；其中，每个沟槽包括彼此隔离的至少两个子沟槽，所述至少两个子沟槽沿所述第三方向并列排布；

所述采用薄膜沉积工艺在所述多个沟槽中沉积第二填充材料，包括：

采用薄膜沉积工艺在所述至少两个子沟槽中沉积第二填充材料，以形成所述子空腔。

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