CN116261323B - 动态存储器及其制作方法、存储装置 - Google Patents
动态存储器及其制作方法、存储装置Info
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Abstract
本申请提供一种动态存储器及其制作方法、存储装置，动态存储器包括衬底和层叠的设置在衬底上的多个存储阵列，存储阵列包括多个阵列排布的存储单元。存储单元包括晶体管、电容、字线和位线，字线位于晶体管的栅极处，字线沿垂直于衬底表面的方向延伸，多个层叠设置的存储单元共用一个字线；位线与晶体管的源极电连接，位于同一层的多个晶体管通过一个位线互相电连接。通过将包括多个存储单元的存储阵列层叠设置，使得存储单元的结构布局更加紧凑。另一个方面，通过使多个层叠设置的存储单元共用一个字线，并使位于同一层的多个晶体管通过一个位线互相电连接，由此进一步地简化了动态存储器的结构，并且有利于简化动态存储器的制作工艺。
Description
技术领域
本申请涉及半导体器件技术领域，具体而言，本申请涉及一种动态存储器及其制作方法、存储装置。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点，随着技术的发展，DRAM存储器越来越广泛地被应用于服务器、智能手机、个人电脑等电子装置之中。
DRAM存储器通常包括多个存储单元，为了提高DRAM存储器的存储容量，需要增加存储单元的数量。然而，增加存储单元的数量又占用较大的面积，使得结构不够紧凑，不利于器件的集成。
发明内容
本申请针对现有方式的缺点，提出一种动态存储器及其制作方法，用以解决现有技术中DRAM存储器存在的占用面积较大的问题。
第一个方面，本申请实施例提供了一种动态存储器，包括衬底和层叠的设置在所述衬底上的多个存储阵列，所述存储阵列包括多个阵列排布的存储单元，所述存储单元包括：
晶体管，包括半导体层，所述半导体层包括源极、漏极以及设置在所述源极和所述漏极之间的沟道，所述晶体管还包括环绕所述沟道的栅极；
电容，与所述晶体管电连接，所述电容位于所述晶体管的漏极处；
所述动态存储器还包括字线和位线，所述字线位于所述晶体管的栅极处，所述字线沿垂直于所述衬底表面的方向延伸，多个层叠设置的所述存储单元共用一个所述字线；所述位线与所述晶体管的源极电连接，位于同一层的多个所述晶体管通过一个所述位线互相电连接。
可选的，位于同一层的多个所述半导体层的源极互相连接。
可选的，所述电容包括位于所述漏极处的内电极、介质层和外电极，所述内电极、所述介质层和所述外电极均围绕所述半导体层的漏极，所述内电极、所述介质层和所述外电极沿远离所述半导体层的方向依次分布。
可选的，相邻两层所述存储阵列中所述存储单元的电容共用所述外电极。
可选的，所述晶体管包括栅极和栅绝缘层，所述栅极和所述栅绝缘层围绕所述半导体层，所述栅极和所述栅绝缘层沿远离所述半导体层的方向依次分布。
可选的，所述半导体层的材料包括IGZO；和/或，所述字线的材料包括ITO，所述位线的材料包括钨。
第二个方面，本申请实施例提供了一种存储装置，包括本申请实施例中的动态存储器。
第三个方面，本申请实施例提供了一种动态存储器的制作方法，包括：
提供一衬底；
在所述衬底的一侧制作多个晶体管，所述晶体管包括半导体层，所述半导体层包括相对设置的源极和漏极，以及位于所述源极和所述漏极之间的沟道；
在所述半导体层的栅极处制作字线，所述字线沿垂直于所述衬底表面的方向延伸，多个层叠设置的所述存储单元共用一个所述字线；
在所述半导体层的漏极处依次制作环绕所述半导体层的内电极层、介质层和外电极层，以形成电容；
在与所述源极相对应的位置制作位线，所述位线与所述晶体管的源极电连接，位于同一层的多个所述晶体管通过一个所述位线互相电连接。
可选的，所述在所述衬底的一侧制作多个晶体管，包括：
在所述衬底的一侧制作多个半导体层，所述半导体层包括相对设置的源极和漏极，以及位于所述源极和所述漏极之间的沟道；
在所述栅极处依次制作环绕所述半导体层的栅绝缘层和栅极，所述栅绝缘层、所述栅极和所述半导体层构成晶体管。
可选的，所述在所述衬底的一侧制作多个半导体层，包括：
通过沉积工艺在衬底的一侧层叠地制作多层氧化物膜层，每一层氧化物膜层包括依次层叠设置的牺牲层和半导体层；
对多层所述牺牲层和多层所述半导体层进行刻蚀，并保持与待制作位线的区域所对应的半导体层不被刻蚀，以形成多个半导体层；
对所述牺牲层位于所述半导体层两端的部分进行刻蚀，并刻蚀出沟槽；
通过沉积工艺在所述半导体层的两端制作支撑层，并使用介电质填充沟槽；
去除所述半导体层之间的牺牲层。
本申请实施例提供的技术方案带来的有益技术效果包括：
本申请实施例中的动态存储器包括衬底和层叠的设置在衬底上的多个存储阵列，存储阵列包括多个阵列排布的存储单元。存储单元包括晶体管和电容，电容与晶体管电连接，电容位于晶体管的漏极处。动态存储器还包括字线和位线，字线位于晶体管的栅极处，字线沿垂直于衬底表面的方向延伸，多个层叠设置的存储单元共用一个字线；位线与晶体管的源极电连接，位于同一层的多个晶体管通过一个位线互相电连接。通过将包括多个存储单元的存储阵列层叠设置，形成了具有立体结构的动态存储器，在提高了动态存储器存储容量的同时，避免了将存储单元设置在同一个平面上时造成动态存储器的面积过大，使得存储单元的结构布局更加紧凑，在提高了存储密度的同时更加有利于器件的集成。另一个方面，通过使多个层叠设置的存储单元共用一个字线，并使位于同一层的多个晶体管通过一个位线互相电连接(即位于同一层的多个晶体管共用一个位线)，由此进一步地简化了动态存储器的结构，并且有利于简化动态存储器的制作工艺。
本申请实施例的优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的动态存储器的俯视结构示意图；
图2为图1中截面AA处的结构示意图；
图3为图1中截面BB处的结构示意图；
图4为图1中截面CC处的结构示意图；
图5为图4中截面DD处的结构示意图；
图6为本申请实施例提供的动态存储器的制作流程示意图；
图7a至图7i为本申请实施例提供的制作动态存储器的不同过程的结构示意图。
图中：
10-动态存储器；11-衬底；12-存储阵列；120-存储单元；
121-晶体管；123-字线；124-位线；125-栅极；126-栅绝缘层；127-电容；1271-内电极；1272-介质层；1273-外电极；
20-氧化物膜层；21-牺牲层；22-半导体层；23-沟槽；24-介电质层；24a-支撑层；24b-隔离层；
31-沟道；32-源极(图中用虚框)；33-漏极(图中用虚框)；
具体实施方式
下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
DRAM存储器中的存储单元通常包括MOS管(金属-氧化物半导体场效应晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)以及一个电容，其结构较为简单，单位体积的容量较高。DRAM存储器的主要工作原理是利用电容存储电荷，通过电容内所存储电荷的多少来判断一个二进制比特是1还是0。DRAM存储器也可以采用无电容的设计，即在存储单元中设置读取MOS管和写入MOS管两个MOS管，读取MOS管的栅极与写入MOS管的源漏极电连接。因此无需再另外设置电容器件，进一步简化了存储器的结构。
本领域的发明人考虑到，在现有的1T1C存储器(即存储单元中设置一个MOS管和一个电容)中，存储单元通常采用平面布局，当存储器采用大容量设计时，需要增加存储单元的数量，导致占用较大的面积，使得结构不够紧凑，不利于器件的集成。
本申请实施例提供的动态存储器以及存储装置，旨在解决现有技术的如上技术问题。
下面结合附图详细介绍一下本申请实施例提供的动态存储器以及存储装置。
结合图1、图2、图3和图4所示，本申请实施例中的动态存储器10包括衬底11和层叠的设置在衬底11上的多个存储阵列12，存储阵列12包括多个阵列排布的存储单元120，存储单元120包括：
晶体管121，包括半导体层122，半导体层122包括源极32、漏极33，以及位于沟道31和源极32之间的沟道31；
电容127，与晶体管121电连接，电容127位于晶体管121的漏极33处；
动态存储器10还包括字线123和位线124，字线123位于晶体管121的沟道31处，字线123沿垂直于衬底11表面的方向延伸，多个层叠设置的存储单元120共用一个字线123；位线124与晶体管121的源极32电连接，位于同一层的多个晶体121管通过一个位线124互相电连接。
结合图1至图4所示，具体的，衬底11的材料包括硅，在衬底11之上设置有多层存储阵列12，每一层存储阵列12中包括多个阵列排布的存储单元120。需要说明的是，存储阵列12的层数，以及每一层存储阵列12中存储单元120的数量可根据实际情况进行调整。每一存储单元120中包括1个晶体管121和1个电容127。如图1所示，晶体管121中包括半导体层122，半导体层122的材料可以是铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)，具体可根据实际情况进行确定。需要说明的是，半导体层122的材料也可以是ITO，IWO、ZnOx、InOx、In2O3、InWO、SnO2、TiOx、InSnOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO等材料。半导体层122包括沟道31、源极32和漏极33，源极32和漏极33相对设置，沟道31位于源极32和漏极33之间，在漏极33处设置有电容127。在动态存储器10的制作过程中，在制作了半导体层22中，通过半导体氧化物原位掺杂工艺形成源极32和漏极33。动态存储器10中包括多个位线124，每一层存储阵列12中有多个存储单元120通过位线124电连接(位线124连接晶体管121的源极32)，位线124的延伸方向与半导体层122的延伸方向互相垂直。动态存储器10中还包括多个字线123，结合图1、图2、图3和图4所示，字线123位于半导体层122的沟道31处，字线123的延伸方向垂直于衬底11所在的平面，位于不同层的存储阵列12中的多个晶体管121通过字线123电连接，即多个层叠设置的晶体管121共用一个字线123。字线123的材料包括氧化铟锡(Indium tin oxide，ITO)，位线124的材料包括钨等具有良好导电性能的材料，具体可根据实际情况进行确定。
请继续参阅图1至图4，在动态存储器10处于写入模式时，通过字线123对晶体管121的栅极125施加高电压，半导体层122的源极32以及漏极33之间的沟道31导通，使晶体管121处于开启状态，数据信号通过位线124传输至晶体管121，然后通过晶体管121传输至电容127，以实现将数据写入存储单元120。数据信号电压的高低决定电容127上电荷的多少，进而决定了写入的数据信号的二进制是0还是1。在动态存储器10处于读取模式时，通过字线123对晶体管121的栅极125施加高电压，使晶体管121处于开启状态，电容127中的电信号通过位线124传输至外部读写电路(图1至图4中未示出)，即读写电路通过位线124将存储单元120中的数据读出。需要说明的是，使半导体层122直接与电容127以及位线124接触连接即可实现半导体层122的漏极33与电容127电连接、半导体层122的源极32与位线124电连接，因此不需要再在半导体层122上设置金属电极(源极或漏极)。
在本申请的实施例中，通过将包括多个存储单元120的存储阵列12层叠设置，形成了具有立体结构的动态存储器10，在提高了动态存储器10存储容量的同时，避免了将存储单元120设置在同一个平面上时造成动态存储器10的面积过大，因此使得存储单元120的结构布局更加紧凑，在提高了存储密度的同时更加有利于器件的集成。另一个方面，通过使多个层叠设置的存储单元120共用一个字线123，并使位于同一层的多个晶体管121通过一个位线124互相电连接(即位于同一层的多个晶体管121共用一个位线124)，由此进一步地简化了动态存储器10的结构，并且有利于简化动态存储器10的制作工艺。
可选的，在本申请的实施例中，位于同一层的多个半导体层122的源极32互相连接。具体的，结合图1和图4所示，对于位于同一层的多个半导体层122，多个半导体层122的在源极32处是一体成型的。在动态存储器10的制作过程中，刻蚀形成多个半导体层122的过程中(位于同一层的多个半导体层122在沟道31和漏极33处是相互间隔的)，保留源极32处的半导体层122的材料不被刻蚀，由此使多个半导体层122在源极32处连接。后续制作位线124时，不需要使位线124穿过多个半导体层122，只需使位线124与一个半导体层122连接后即可实现同一个位线124与多个位于同一平面的半导体层122电连接，由此简化了动态存储器10的制作工艺。如图1和图3所示，在动态存储器10的制作过程中，可通过修饰刻蚀工艺对位线124进行刻蚀，使位于不同层的位线124的长度(图3中第二方向上的长度)不一致，即使不同层的位线124呈阶梯状，以方便地使位于不同层的位线124通过走线与读写电路(图1和图3中未示出)。
可选的，在本申请的实施例中，结合图1、图4和图5所示，电容127包括位于漏极33处的内电极1271、介质层1272和外电极1273，内电极1271、介质层1272和外电极1273均围绕半导体层122的漏极33，内电极1271、介质层1272和外电极1273沿远离半导体层122的方向依次分布。
具体的，在动态存储器10的制作过程中，在半导体层122的漏极33处依次生长出内电极1271、介质层1272和外电极1273，内电极1271、介质层1272和外电极1273均环绕半导体层122设置，且沿远离半导体层122的方向依次分布。外电极1273，内电极1271、介质层1272互相重叠，以形成电容127。通过使外电极1273、内电极1271、介质层1272环绕半导体层122设置，可以增大外电极1273与内电极1271互相交叠的面积，有利于提高电容127的容量。另外，介质层1272的厚度也不需要很薄(介质层1272厚度越小，电容127容量越大，为提高电容127的容量可以减小介质层1272的厚度)，因此有利于降低动态存储器10的制作难度。内电极1271以及外电极1273的材料包括氮化钛等具有良好导电性能的材料，介质层1272的材料选用具有高介电常数的材料，具体可根据实际情况进行确定。
可选的，在本申请的实施例中，相邻两层存储阵列12中存储单元120的电容127共用外电极1273。具体的，结合图1和图4所示，位于两层存储单元120之间的外电极1273既是位于上一层的存储单元120中电容127的外电极1273，也是位于下一层的存储单元120中电容127的外电极1273，因此简化了动态存储器10的结构，并且有利于降低动态存储器10在图3中第一方向上的厚度。另一方面，在动态存储器10的制作过程中，相邻两层存储单元120之间只需要制作一层外电极1273，由此简化了动态存储器10的制作工艺。
在本申请的实施例中，晶体管121包括栅极125和栅绝缘层126，栅极125和栅绝缘层126围绕半导体层122，栅极125和栅绝缘层126沿远离半导体层122的方向依次分布。具体的，结合图1、图2和图4所示，栅极125和栅绝缘层126围绕半导体层122(环绕沟道31)，栅极125和栅绝缘层126沿远离半导体层122的方向依次分布。位于不同层的晶体管121的栅极125通过栅绝缘层126互相绝缘。通过使栅绝缘层126和栅极125环绕半导体层122设置，可以增大栅极125与半导体层122交叠的面积，因此可以使对晶体管121开闭的控制更加容易。
基于同一发明构思，本申请实施例还提供了一种存储装置，该存储装置包括上述实施例中的动态存储器10，具有上述实施例中的动态存储器10的有益效果，在此不再赘述。具体地，本申请实施例中的存储装置可以为计算机的主存等，具体可根据实际情况进行确定，此处不作限定。
基于同一种发明构思，本申请实施例还提供了一种动态存储器10的制作方法，如图6所示，包括：
S101、提供一衬底；
S102、在衬底的一侧制作多个晶体管，晶体管包括半导体层，半导体层包括相对设置的源极和漏极，以及位于源极和漏极之间的沟道；
S103、在半导体层的栅极处制作字线，字线沿垂直于衬底表面的方向延伸，多个层叠设置的存储单元共用一个字线；
S104、在半导体层的漏极处依次制作环绕半导体层的内电极层、介质层和外电极层，以形成电容；
S105、在与源极相对应的位置制作位线，位线与晶体管的源极电连接，位于同一层的多个晶体管通过一个位线互相电连接。
在本申请的实施例中提供的制作方法中，通过将包括多个存储单元120的存储阵列12层叠设置，形成了具有立体结构的动态存储器10，在提高了动态存储器10存储容量的同时，避免了将存储单元120设置在同一个平面上时造成动态存储器10的面积过大，因此使得存储单元120的结构布局更加紧凑，在提高了存储密度的同时更加有利于器件的集成。另一个方面，通过使多个层叠设置的存储单元120共用一个字线123，并使位于同一层的多个晶体管121通过一个位线124互相电连接(即位于同一层的多个晶体管121共用一个位线124)，由此进一步地简化了动态存储器10的结构，并且有利于简化动态存储器10的制作工艺。
可选的，在本申请的一个具体的实施例中，在衬底的一侧制作多个晶体管，包括：
在衬底的一侧制作多个半导体层，半导体层包括相对设置的源极和漏极，以及位于源极和漏极之间的沟道；
在栅极处依次制作环绕半导体层的栅绝缘层和栅极，栅绝缘层、栅极和半导体层构成晶体管。
可选的，在本申请的一个具体的实施例中，在衬底的一侧制作多个半导体层，包括：
通过沉积工艺在衬底的一侧层叠地制作多层氧化物膜层，每一层氧化物膜层包括依次层叠设置的牺牲层和半导体层；
对多层牺牲层和多层半导体层进行刻蚀，并保持与待制作位线的区域所对应的半导体层不被刻蚀，以形成多个半导体层；
对牺牲层位于半导体层两端的部分进行刻蚀，并刻蚀出沟槽；
通过沉积工艺在半导体层的两端制作支撑层，并使用介电质层填充沟槽；
去除半导体层之间的牺牲层。
下面结合附图详细介绍本申请实施例中动态存储器10的制作方法。
如图7a所示，首先，提供一衬底11，衬底11的材料包括硅。
如图7b所示，接着，通过沉积工艺(包括原子层沉积工艺或者化学气相沉积工艺等，具体可根据实际情况进行确定)在衬底11的一侧层叠地制作多层氧化物膜层20，每一层氧化物层20包括沿图7b中第一方向分布的牺牲层21和半导体层22，牺牲层21的材料包括铝锌氧化物(AZO)，半导体层22的材料包括IGZO。IGZO和AZO薄膜组成的复合层的周期数可根据实际情况进行确定，例如，可以是8层、16层或者32层。需要说明的是，如图7b中仅示出了三层牺牲层21作为示意，并不代表实际的情况。在制作半导体层22的同时，对半导体层22进行原位掺杂以在待制作晶体管的区域形成晶体管的源极32和漏极33，以及源极32和漏极33之间的晶体管的沟道31。
如图7c所示，接着，对多层牺牲层21和半导体层22进行刻蚀，去除部分牺牲层21和半导体层22的材料，以使半导体层122形成相互间隔的结构。同时保留源极32处的半导体层122的材料不被刻蚀，由此使多个位于同一平面的半导体层122在源极32处连接。因此在后续制作位线124时，不需要使位线124穿过多个半导体层122，只需使位线124与一个半导体层122连接后即可实现同一个位线124与多个半导体层122电连接，进而简化动态存储器10的制作工艺。半导体层122的数量以及半导体层122之间的距离d可根据实际情况进行调整。
如图7d所示，接着，对牺牲层21位于半导体层22两端的部分进行刻蚀，以形成沟槽23。沟槽23在图7d中第三方向上的宽度w可根据实际情况进行调整。
如图7e所示，接着，通过原子沉积工艺或者化学气相沉积工艺在衬底11上沉积介电质层24。介电质层24包括支撑层24a和隔离层24b，支撑层24a填充沟槽23。支撑层24a的材料包括氮化硅，隔离层24b的材料包括氧化硅，具体可根据实际情况进行确定。需要说明的是，制作沟槽23以及介电质层24的目的是为了后续去除牺牲层21后，介电质层24能够对多层半导体层22进行支撑，防止结构坍塌。
如图7f所示，接着，通过调整牺牲层21和半导体层22的蚀刻选择比(使牺牲层21被蚀刻的速率大于半导体层22被蚀刻的速率)，将半导体层22之间的牺牲层21刻蚀并去除，留下的半导体层22作为多个半导体层122。半导体层122两端的支撑层24a可以对半导体层122起到支撑作用。
如图7g所示，接着，在半导体层122四周依次生长出围绕半导体层122的栅绝缘层126和栅极125，在位于不同层的栅极125之间继续生长导电材料，以形成连接位于不同层的半导体层122的字线123。
如图7h所示，接着，在半导体层122上待制作电容127的区域(即半导体层122的漏极33)依次生长环绕半导体层122的内电极1271、介质层1272和外电极1273，内电极1271、介质层1272和外电极1273构成电容127。位于两层半导体层122之间的外电极1273既是位于上一层的半导体层122所对应的电容127的外电极1273，也是位于下一层的半导体层122所对应的电容127的外电极1273，由此简化了动态存储器的结构，也简化动态存储器的制作工艺。内电极1271和外电极1273的材料包括氮化钛，具体可根据实际情况进行确定。
如图7i所示，接着，在半导体层122的源极32处制作位线124，以使位线124与位于同一层的多个半导体层122的源极32电连接。通过修饰刻蚀工艺对位线124进行刻蚀，使位于不同层的位线124的长度不一致，即使不同层的位线124呈阶梯状，以方便地使位于不同层的位线124通过走线与读写电路(图7i中未示出)。需要说明的是，字线123和位线124之间的空白区域还可以填充具有良好绝缘性能的隔离材料(图7i中未示出)，避免动态存储器10的结构中出现空隙。采用本申请实施例中的制作方法，制作层叠结构的动态存储器10在工艺上较为容易，使得层叠结构动态存储器10的大规模量产成为可能。
应用本申请实施例，至少能够实现如下有益效果：
1.本申请实施例中的动态存储器10包括衬底11和层叠的设置在衬底11上的多个存储阵列12，存储阵列12包括多个阵列排布的存储单元120。存储单元120包括晶体管121和电容127，电容127与晶体管121电连接，电容127位于晶体管121的漏极33处。动态存储器10还包括字线123和位线124，字线123位于晶体管121的沟道31处，字线123沿垂直于衬底11表面的方向延伸，多个层叠设置的存储单元120共用一个字线123；位线124与晶体管121的源极32电连接，位于同一层的多个晶体121管通过一个位线124互相电连接。通过将包括多个存储单元120的存储阵列12层叠设置，形成了具有立体结构的动态存储器10，在提高了动态存储器10存储容量的同时，避免了将存储单元120设置在同一个平面上时造成动态存储器10的面积过大，使得存储单元120的结构布局更加紧凑，在提高了存储密度的同时更加有利于器件的集成。另一个方面，通过使多个层叠设置的存储单元120共用一个字线123，并使位于同一层的多个晶体管121通过一个位线124互相电连接(即位于同一层的多个晶体管121共用一个位线124)，由此进一步地简化了动态存储器10的结构，并且有利于简化动态存储器10的制作工艺。
2.在本申请的实施例中，通过使外电极、内电极1271、介质层1272环绕半导体层122设置，可以增大外电极1273与内电极1271互相交叠的面积，有利于提高电容127的容量。另外，介质层1272的厚度也不需要很薄(介质层1272厚度越小，电容127容量越大，为提高电容127的容量可以减小介质层1272的厚度)，因此有利于降低动态存储器10的制作难度。
3.在本申请的实施例中，通过使两层存储阵列12中存储单元120的电容127共用外电极1273，由此简化了动态存储器10的结构。另一方面，在动态存储器10的制作过程中，相邻两层存储单元120之间只需要制作一层外电极1273，由此简化了动态存储器10的制作工艺。
4.在动态存储器10的制作过程中，可通过修饰刻蚀工艺对位线124进行刻蚀，使位于不同层的位线124的长度不一致，即使不同层的位线124呈阶梯状，因此可以方便地使位于不同层的位线124通过走线与读写电路。
在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (8)
1.一种动态存储器的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底的一侧制作多个晶体管，所述晶体管包括半导体层，所述半导体层包括相对设置的源极和漏极，以及位于所述源极和所述漏极之间的沟道；
在所述半导体层的栅极处制作字线，所述字线沿垂直于所述衬底表面的方向延伸，在所述衬底上形成有层叠的多个存储阵列，所述存储阵列包括多个阵列排布的存储单元，多个层叠设置的所述存储单元共用一个所述字线；
在所述半导体层的漏极处依次制作环绕所述半导体层的内电极层、介质层和外电极层，以形成电容；
在与所述源极相对应的位置制作位线，所述位线与所述晶体管的源极电连接，位于同一层的多个所述晶体管通过一个所述位线互相电连接；
所述在所述衬底的一侧制作多个晶体管，包括：
在所述衬底的一侧制作多个半导体层，所述半导体层包括相对设置的源极和漏极，以及位于所述源极和所述漏极之间的沟道；
在所述栅极处依次制作环绕所述半导体层的栅绝缘层和栅极，所述栅绝缘层、所述栅极和所述半导体层构成晶体管；
所述在所述衬底的一侧制作多个半导体层，包括：
通过沉积工艺在衬底的一侧层叠地制作多层氧化物膜层，每一层氧化物膜层包括依次层叠设置的牺牲层和半导体层；
对多层所述牺牲层和多层所述半导体层进行刻蚀，去除部分牺牲层和半导体层的材料，使半导体层在沟道和漏极处相互间隔，并保持与待制作位线的区域所对应的半导体层不被刻蚀，使多个位于同一平面的半导体层在源极处连接，以形成多个半导体层；
对所述牺牲层位于所述半导体层两端的部分进行刻蚀，并刻蚀出沟槽；
通过沉积工艺在所述半导体层的两端制作介电质层，介电质层包括支撑层和隔离层，支撑层填充沟槽；
去除所述半导体层之间的牺牲层；
在半导体层的源极处制作位线，以使位线与位于同一层的多个半导体层中的一个半导体层的源极电连接；
通过修饰刻蚀工艺对位线进行刻蚀，使位于不同层的位线呈阶梯状。
2.一种采用权利要求1所述的动态存储器的制作方法制作而成的动态存储器，其特征在于，包括衬底和层叠的设置在所述衬底上的多个存储阵列，所述存储阵列包括多个阵列排布的存储单元，所述存储单元包括：
晶体管，包括半导体层，所述半导体层包括源极、漏极以及设置在所述源极和所述漏极之间的沟道，所述晶体管还包括环绕所述沟道的栅极；
电容，与所述晶体管电连接，所述电容位于所述晶体管的漏极处；
所述动态存储器还包括字线和位线，所述字线位于所述晶体管的栅极处，所述字线沿垂直于所述衬底表面的方向延伸，多个层叠设置的所述存储单元共用一个所述字线；所述位线与所述晶体管的源极电连接，位于同一层的多个所述晶体管通过一个所述位线互相电连接。
3.根据权利要求2所述的动态存储器，其特征在于，位于同一层的多个所述半导体层的源极互相连接。
4.根据权利要求2所述的动态存储器，其特征在于，所述电容包括位于所述漏极处的内电极、介质层和外电极，所述内电极、所述介质层和所述外电极均围绕所述半导体层的漏极，所述内电极、所述介质层和所述外电极沿远离所述半导体层的方向依次分布。
5.根据权利要求4所述的动态存储器，其特征在于，相邻两层所述存储阵列中所述存储单元的电容共用所述外电极。
6.根据权利要求2所述的动态存储器，其特征在于，所述晶体管包括栅绝缘层，所述栅极和所述栅绝缘层围绕所述半导体层，所述栅极和所述栅绝缘层沿远离所述半导体层的方向依次分布。
7.根据权利要求2至6中任一项所述的动态存储器，其特征在于，所述半导体层的材料包括IGZO；和/或，所述字线的材料包括ITO，所述位线的材料包括钨。
8.一种存储装置，其特征在于，包括权利要求2至7中任一项所述的动态存储器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210442165.9A CN116261323B (zh) | 2022-04-25 | 动态存储器及其制作方法、存储装置 |
Applications Claiming Priority (1)
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| CN202210442165.9A CN116261323B (zh) | 2022-04-25 | 动态存储器及其制作方法、存储装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116261323A CN116261323A (zh) | 2023-06-13 |
| CN116261323B true CN116261323B (zh) | 2024-06-28 |
Family
ID=
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977580A (en) * | 1995-12-29 | 1999-11-02 | Lg Semicon Co., Ltd. | Memory device and fabrication method thereof |
| CN109616474A (zh) * | 2017-09-29 | 2019-04-12 | 三星电子株式会社 | 半导体存储器件 |
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977580A (en) * | 1995-12-29 | 1999-11-02 | Lg Semicon Co., Ltd. | Memory device and fabrication method thereof |
| CN109616474A (zh) * | 2017-09-29 | 2019-04-12 | 三星电子株式会社 | 半导体存储器件 |
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