CN109616474A - 半导体存储器件 - Google Patents

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Abstract

提供了半导体存储器件。半导体存储器件包括基板。半导体存储器件包括垂直堆叠在基板上的多个存储单元晶体管。半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的源极区的第一导电线。半导体存储器件包括连接到所述多个存储单元晶体管的多个栅电极的第二导电线。此外，半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的漏极区的数据存储元件。

Description

半导体存储器件
技术领域
本公开涉及半导体器件，更具体地，涉及高度集成的三维半导体存储器件。
背景技术
半导体器件的更高的集成可以用于满足消费者对优越性能和低廉价格的需求。在半导体器件的情况下，由于它们的集成会是决定产品价格的重要因素，所以特别希望提高的集成。在二维或平面的半导体器件的情况下，由于它们的集成主要由单位存储单元占据的面积决定，所以集成会受到精细图案形成技术的水平的极大影响。然而，用于提高图案精细度的昂贵的工艺设备对提高二维或平面的半导体器件的集成设置了实际的限制。为了克服这样的限制，近来已经提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些实施方式提供高度集成的三维半导体存储器件。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括基板。半导体存储器件可以包括垂直堆叠在基板上的多个存储单元晶体管。半导体存储器件可以包括连接到所述多个存储单元晶体管中的至少一个的源极区的第一导电线。半导体存储器件可以包括连接到所述多个存储单元晶体管的多个栅电极的第二导电线。此外，半导体存储器件可以包括连接到所述多个存储单元晶体管中的至少一个的漏极区的数据存储元件。数据存储元件可以包括第一电极，该第一电极在平行于基板的顶表面的第一方向上从漏极区水平地延伸。第一导电线或第二导电线中的第一个可以在与第一方向交叉的第二方向上水平地延伸。第一导电线或第二导电线中的第二个可以在垂直于基板的顶表面的第三方向上垂直地延伸。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括基板。半导体存储器件可以包括在基板上的叠层中彼此垂直地间隔开的多个结构。所述多个结构中的一个可以包括半导体图案，该半导体图案包括第一杂质区、沟道区和第二杂质区。所述多个结构中的所述一个可以包括连接到第二杂质区的电容器的第一电极。所述多个结构中的每个可以在平行于基板的顶表面的第一方向上水平地延伸。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括基板。半导体存储器件可以包括垂直叠层，该垂直叠层包括在基板上的多个层。半导体存储器件可以包括第一导电线，该第一导电线穿过该垂直叠层并在垂直于基板的顶表面的垂直方向上延伸。垂直叠层的所述多个层中的每个可以包括：第一延伸部分，在平行于基板的顶表面的第一方向上水平地延伸；以及第二延伸部分，在平行于基板的顶表面且与第一方向交叉的第二方向上从第一延伸部分水平地延伸。第一延伸部分可以包括第二导电线。第二延伸部分可以包括半导体图案和连接到半导体图案的电极。半导体图案可以在第二导电线和电极之间。此外，第一导电线可以在半导体图案的顶表面和底表面上。
附图说明
从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图表示如这里所述的非限制性的示例实施方式。
图1是示意性地示出根据本发明构思的一些实施方式的三维半导体存储器件的单元阵列的电路图。
图2是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。
图3A是示出图2的部分“M”的截面图。
图3B是示出图2的部分“N”的截面图。
图4是示出根据本发明构思的一些实施方式的三维半导体存储器件的一部分(例如图2的部分“M”)的截面图。
图5是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。
图6A是示出图5的部分“M”的截面图。
图6B是示出图5的部分“N”的截面图。
图7是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。
图8是示出图7的部分“M”的截面图。
图9是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。
图10是示出根据本发明构思的一些实施方式的三维半导体存储器件的平面图。
图11A、图11B和图11C是分别沿着图10的线A-A'、B-B'和C-C'截取的截面图。
图12是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。
图13、图15、图17、图19、图21、图23、图25、图27、图29和图31是示出根据本发明构思的一些实施方式的制造三维半导体存储器件的方法的平面图。
图14、图16A、图18A、图20A、图22A、图24A、图26A、图28A、图30A和图32A是分别沿着图13、图15、图17、图19、图21、图23、图25、图27、图29和图31的线A-A'截取的截面图。
图16B、图18B、图20B、图22B、图24B、图26B、图28B、图30B和图32B是分别沿着图15、图17、图19、图21、图23、图25、图27、图29和图31的线B-B'截取的截面图。
图20C、图22C、图24C、图26C、图28C、图30C和图32C是分别沿着图19、图21、图23、图25、图27、图29和图31的线C-C'截取的截面图。
应注意，这些附图旨在说明示例实施方式中使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些附图没有按比例，可以不精确地反映任何给定实施方式的精确结构或性能特征，并且不应被解释为限制示例实施方式所涵盖的值或性质的范围。例如，为了清楚起见，可以缩小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
图1是示意性地示出根据本发明构思的一些实施方式的三维半导体存储器件的单元阵列的电路图。
参照图1，三维半导体存储器件的单元阵列可以包括多个子单元阵列SCA。子单元阵列SCA可以布置在第二方向D2上。
每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。每个存储单元晶体管MCT可以位于字线WL中的相应一条和位线BL中的相应一条之间。
位线BL可以是导电图案(例如金属线)，其与基板间隔开或堆叠在基板上。位线BL可以在第一方向D1上延伸。每个子单元阵列SCA中的位线BL可以在垂直方向(例如第三方向D3)上彼此间隔开。
字线WL可以是在垂直方向上(例如在第三方向D3上)从基板延伸的导电图案(例如金属线)。每个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。
存储单元晶体管MCT的栅电极/栅极区可以连接到字线WL，并且存储单元晶体管MCT的源电极/源极区可以连接到位线BL。每个存储单元晶体管MCT可以包括电容器(或其它数据存储元件)DS。例如，存储单元晶体管MCT的漏电极/漏极区可以连接到电容器DS。
图2是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。图3A是示出图2的部分“M”的截面图。图3B是示出图2的部分“N”的截面图。
参照图1、图2、图3A和图3B，参照图1描述的子单元阵列SCA之一可以提供在基板100上。基板100可以是硅基板、锗基板或硅锗基板。
具体地，包括第一至第三层L1、L2和L3的叠层SS可以提供在基板100上。叠层SS的第一至第三层L1、L2和L3可以堆叠为在垂直方向上(即在第三方向D3上)彼此间隔开。因此，叠层SS可以在这里被称为“垂直叠层”。第一至第三层L1、L2和L3中的每个可以包括多个半导体图案SP、多个第一电极EL1和第一导电线CL1。
每个半导体图案SP可以在第二方向D2上从第一导电线CL1延伸，并可以具有线形、条形或柱形。作为示例，半导体图案SP可以由硅、锗或硅锗形成，或包括硅、锗或硅锗。每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。
沟道区CH可以插设在第一杂质区SD1和第二杂质区SD2之间。沟道区CH可以用作参照图1描述的存储单元晶体管MCT的沟道区。第一杂质区SD1和第二杂质区SD2可以用作参照图1描述的存储单元晶体管MCT的源电极/源极区和漏电极/漏极区。第一杂质区SD1和第二杂质区SD2可以是通过将杂质注入到半导体图案SP中而形成的杂质掺杂区。例如，第一杂质区SD1和第二杂质区SD2可以具有n型或p型导电性。
第一电极EL1可以分别连接到半导体图案SP的端部。例如，第一电极EL1可以分别连接到半导体图案SP的第二杂质区SD2。如这里所用的，术语“连接”可以指物理连接和/或电连接。例如，在一些实施方式中，第一电极EL1可以直接物理地接触第二杂质区SD2(例如漏电极/漏极区)。第一电极EL1可以在诸如第二方向D2的水平(即横向)方向上从半导体图案SP延伸。每个第一电极EL1可以具有线形、条形或柱形。
每个第一电极EL1的第一端部(例如近端部分)可以邻近且连接到半导体图案SP的第二杂质区SD2，并且每个第一电极EL1的第二端部(例如远端部分)可以邻近且连接到支撑层SUP。第一电极EL1的第二端部可以与第一电极EL1的第一端部相反。因此，可以限定连接每个第一电极EL1的第一端部和第二端部的假想线(例如，延伸穿过每个第一电极EL1的第一端部和第二端部的轴线)。该假想线可以平行于基板100的顶表面延伸。该假想线可以与第二方向D2平行。该假想线可以是第一电极EL1的延伸轴。此外，每个半导体图案SP可以具有平行于第二方向D2的延伸轴。半导体图案SP的延伸轴和连接到半导体图案SP的第一电极EL1的延伸轴可以彼此同轴/同心。
支撑层SUP可以配置为在结构上支撑第一电极EL1或者抑制/防止第一电极EL1变形或弯曲。支撑层SUP可以公共地连接到多个第一电极EL1。支撑层SUP可以由各种绝缘材料(例如硅氧化物、硅氮化物或硅氮氧化物)中的至少一种形成，或包括所述各种绝缘材料中的至少一种。
第一导电线CL1中的每个可以具有在第一方向D1上延伸的线形或条形。第一导电线CL1可以堆叠为在第三方向D3上彼此间隔开。第一导电线CL1可以由各种导电材料中的至少一种形成，或包括各种导电材料中的至少一种。例如，导电材料可以包括掺杂的半导体材料(例如掺杂的硅、掺杂的锗等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)、金属(例如钨、钛、钽等)和/或金属-半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的一种。第一导电线CL1可以用作参照图1描述的位线BL。
第一层L1将作为第一至第三层L1、L2和L3的代表性示例被详细描述。第一层L1的半导体图案SP可以布置为在第一方向D1上彼此间隔开。第一层L1的半导体图案SP可以提供在相同的水平(例如第一水平)。第一层L1的第一导电线CL1可以连接到第一层L1的半导体图案SP的第一杂质区SD1。换句话说，第一层L1的第一导电线CL1可以提供为连接第一杂质区SD1并在第一方向D1上延伸。作为示例，第一导电线CL1可以位于半导体图案SP所在的第一水平处。
第一层L1的第一电极EL1可以在诸如第二方向D2的水平方向上从第一层L1的半导体图案SP延伸。第一层L1的第一电极EL1可以布置为在第一方向D1上彼此间隔开。第一层L1的第一电极EL1可以提供在相同的水平(例如第一水平)处。在一些实施方式中，第一层L1的第一电极EL1可以具有与第一层L1的半导体图案SP的上表面或下表面共平面的上表面或下表面。第一电极EL1可以由各种导电材料(例如掺杂的半导体材料、导电的金属氮化物、金属或金属-半导体化合物)中的至少一种形成，或包括所述各种导电材料中的至少一种。第一电极EL1可以包括与第一导电线CL1的材料基本上相同的材料。
第二层L2和第三层L3的每个可以配置为具有与第一层L1基本上相同的特征。然而，第二层L2的第一导电线CL1、半导体图案SP和第一电极EL1可以位于比第一水平高的第二水平处，第三层L3的第一导电线CL1、半导体图案SP和第一电极EL1可以位于(在第三方向D3上)比第二水平高的第三水平处。
再次参照图3A，电介质层DL可以提供在叠层SS的第一电极EL1的表面上(例如覆盖叠层SS的第一电极EL1的表面)。电介质层DL可以在第一电极EL1的表面上具有均匀的厚度。例如，电介质层DL可以由金属氧化物(例如铪氧化物、锆氧化物、铝氧化物、镧氧化物、钽氧化物和钛氧化物)或钙钛矿电介质材料(例如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种形成，或包括以上所述材料中的至少一种。
第二电极EL2可以提供在电介质层DL上。第二电极EL2可以提供在第一电极EL1的边界/周边周围(例如围绕第一电极EL1)。第二电极EL2可以由导电材料(例如掺杂的半导体材料、导电的金属氮化物、金属或金属-半导体化合物)中的至少一种形成，或包括所述导电材料中的至少一种。第一电极EL1、电介质层DL和第二电极EL2中的每个可以构成电容器DS。第二电极EL2可以是多个电容器DS的公共电极。电容器DS可以用作用于存储数据的存储元件。
再次参照图1、图2、图3A和图3B，第二导电线CL2可以提供在基板100上以穿过叠层SS。每条第二导电线CL2可以具有在第三方向D3上延伸的线形、条形或柱形。第二导电线CL2可以布置为在第一方向D1上彼此间隔开。
每条第二导电线CL2可以提供为在垂直方向(即第三方向D3)上延伸并环绕垂直地堆叠在基板100上的半导体图案SP(例如围绕半导体图案SP的周边)。第二导电线CL2可以提供在半导体图案SP的顶表面、底表面和相反的侧表面上(例如覆盖半导体图案SP的顶表面、底表面和相反的侧表面)(例如见图3B)。栅极绝缘层GI可以插设在第二导电线CL2和半导体图案SP之间。例如，存储单元晶体管MCT可以是环绕栅极型晶体管。
栅极绝缘层GI可以由高k电介质材料、硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括高k电介质材料、硅氧化物、硅氮化物或硅氮氧化物中的至少一种，并可以具有单层或多层结构。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物或铌酸铅锌中的至少一种。
作为示例，第二导电线CL2中的第一个可以提供为围绕第一层L1的半导体图案SP中的第一个、第二层L2的半导体图案SP中的第一个以及第三层L3的半导体图案SP中的第一个的周边。第二导电线CL2中的第二个可以提供为围绕第一层L1的半导体图案SP中的第二个、第二层L2的半导体图案SP中的第二个以及第三层L3的半导体图案SP中的第二个的周边。
第二导电线CL2可以由导电材料(例如掺杂的半导体材料、导电的金属氮化物、金属或金属-半导体化合物)中的至少一种形成，或包括所述导电材料中的至少一种。第二导电线CL2可以用作参照图1描述的字线WL。
第一层L1中的半导体图案SP中的第一个和第一层L1中的第一电极EL1中的第一个可以构成第一结构。第二层L2中的半导体图案SP中的第一个和第二层L2中的第一电极EL1中的第一个可以构成第二结构。第三层L3中的半导体图案SP中的第一个和第三层L3中的第一电极EL1中的第一个可以构成第三结构。第一结构至第三结构可以堆叠为在垂直方向上彼此间隔开。第一结构至第三结构可以在垂直方向(即第三方向D3)上彼此交叠。第一结构至第三结构中的每个可以具有在第二方向D2上延伸的线形、条形或柱形。每条第二导电线CL2可以提供为围绕第一结构至第三结构的半导体图案SP的周边。
叠层SS中的空的空间可以包括(例如填充有)绝缘材料。例如，绝缘材料可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
根据本发明构思的一些实施方式，三维半导体存储器件可以包括三维地布置在基板100上的存储单元晶体管MCT以及分别连接到存储单元晶体管MCT并水平地延伸以用作电容器DS的第一电极EL1。因此，与包括二维地布置在基板上的存储单元晶体管和分别连接到其且垂直地延伸以用作电容器的第一电极的常规存储器件相比，可以提高存储器件的集成密度或容量。
图4是示出根据本发明构思的一些实施方式的三维半导体存储器件的一部分(例如图2的部分“M”)的截面图。为了简要的描述，之前参照图1、图2、图3A和图3B描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图1、图2、图3B和图4，每个第一电极EL1可以包括半导体柱SPI和导电层TML，导电层TML提供在半导体柱SPI的边界周围(例如围绕半导体柱SPI的表面)。例如，导电层TML可以提供为共形地覆盖半导体柱SPI的表面。电介质层DL可以提供在导电层TML上。
半导体柱SPI可以是从半导体图案SP在诸如第二方向D2的水平方向上延伸的柱形图案。半导体柱SPI和半导体图案SP可以连接以构成一体。半导体柱SPI可以由与半导体图案SP相同的半导体材料形成，或包括与半导体图案SP相同的半导体材料。例如，半导体柱SPI可以包括掺杂的半导体材料。导电层TML可以由导电的金属氮化物、金属或金属-半导体化合物中的至少一种形成，或包括导电的金属氮化物、金属或金属-半导体化合物中的至少一种。
图5是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。图6A是示出图5的部分“M”的截面图。图6B是示出图5的部分“N”的截面图。为了简要的描述，之前参照图1、图2、图3A和图3B描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图1、图5、图6A和图6B，背栅极线BG可以提供在基板100上以穿过叠层SS。每个背栅极线BG可以具有在第三方向D3上延伸的线形、条形或柱形。背栅极线BG可以布置为在第一方向D1上彼此间隔开。
背栅极线BG和与其相邻的第二导电线CL2中的每个可以在第二方向D2上彼此间隔开。背栅极线BG和与其相邻的第二导电线CL2可以提供为限定半导体图案SP周围的边界(例如围绕半导体图案SP的周边)。背栅极线BG可以被提供为面对半导体图案SP的顶表面、底表面和相反的侧表面(例如见图6B)。
第一栅极绝缘层GI1可以插设在第二导电线CL2和半导体图案SP之间，第二栅极绝缘层GI2可以插设在背栅极线BG和半导体图案SP之间。第二栅极绝缘层GI2可以由高k电介质材料、硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括高k电介质材料、硅氧化物、硅氮化物或硅氮氧化物中的至少一种，并可以被提供为具有单层或多层结构。
在存储单元晶体管MCT是NMOS晶体管的实施方式中，空穴可以累积在半导体图案SP的用作其沟道区的部分中。背栅极线BG可以用于将累积在半导体图案SP中的空穴排出到第一导电线CL1。通过此排出操作，可以稳定存储单元晶体管MCT的电特性。
图7是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。图8是示出图7的部分“M”的截面图。为了简要的描述，之前参照图1、图2、图3A和图3B描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图1、图7和图8，第一支撑层SUP1和第二支撑层SUP2可以提供在基板100上。第一支撑层SUP1和第二支撑层SUP2可以连接到叠层SS的第一电极EL1，并可以用于在结构上支撑叠层SS的第一电极EL1。第一支撑层SUP1可以连接到第一电极EL1的第二端部，第二支撑层SUP2可以连接到第一电极EL1的中间部分(例如第一电极EL1的第一端部和第二端部之间)。第一支撑层SUP1和第二支撑层SUP2中的每个可以独立地包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
图9是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。为了简要的描述，之前参照图1、图2、图3A和图3B描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图9，每条第一导电线CL1可以被提供为具有在第三方向D3上延伸的线形、条形或柱形。第一导电线CL1可以垂直地延伸以将垂直堆叠的半导体图案SP彼此连接。每条第二导电线CL2可以被提供为具有在第一方向D1上延伸的线形、条形或柱形。每条第二导电线CL2可以水平地延伸以限定水平地布置在层L1、L2、L3中的对应一个中的半导体图案SP周围的边界(例如围绕该半导体图案SP的周边)。
在根据图9的示例的半导体存储器件中，位线BL(即第一导电线CL1)可以垂直地延伸，字线WL(即第二导电线CL2)可以水平地延伸，与参照图1、图2、图3A和图3B描述的半导体存储器件不同。在根据图9的示例的半导体存储器件中，半导体图案SP和第一电极EL1可以在水平方向上(例如在第二方向D2上)从第一导电线CL1延伸。
图10是示出根据本发明构思的一些实施方式的三维半导体存储器件的平面图。图11A、图11B和图11C是分别沿着图10中的线A-A'、B-B'和C-C'截取的截面图。图12是示出根据本发明构思的一些实施方式的三维半导体存储器件的透视图。为了简要的描述，之前参照图1、图2、图3A和图3B描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图10、图11A至11C和图12，叠层SS可以提供在基板100上。叠层SS可以包括顺序地堆叠在基板100上的第一至第四层L1、L2、L3和L4。第一至第四层L1、L2、L3和L4中的每个可以包括第一导电线CL1、半导体图案SP和第一电极EL1。绝缘层IL4和IL5可以插设在第一至第四层L1、L2、L3和L4之间。绝缘层IL4和IL5可以由例如硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括例如硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
叠层SS的第一至第四层L1、L2、L3和L4中的每个可以包括在第一方向D1上延伸的第一延伸部分EP1和在第二方向D2上从第一延伸部分EP1延伸的第二延伸部分EP2。第一延伸部分EP1可以包括第一导电线CL1。第二延伸部分EP2可以包括半导体图案SP和第一电极EL1。
第一至第四层L1、L2、L3和L4中的每个中的第一导电线CL1可以在第一方向D1上延伸。第一导电线CL1可以用作参照图1描述的位线BL。第一至第四层L1、L2、L3和L4中的每个中的半导体图案SP可以由半导体材料(例如硅、锗或硅锗)形成或包括半导体材料(例如硅、锗或硅锗)。
第一沟槽TR1可以形成为穿过叠层SS。叠层SS的第二延伸部分EP2可以由第一沟槽TR1限定。第一沟槽TR1可以限定在叠层SS的第二延伸部分EP2的每个相邻对之间。
每个第一沟槽TR1可以提供为将相邻的半导体图案SP彼此水平地分隔。第一沟槽TR1还可以提供为使相邻的第一电极EL1彼此水平地分隔。此外，图11A和图11B示出包括形成在其中的第二导电线CL2和绝缘层IL5的第三沟槽TR3。
每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以插设在第一杂质区SD1和第二杂质区SD2之间。第一导电线CL1可以连接到半导体图案SP的第一杂质区SD1。第一电极EL1可以连接到半导体图案SP的第二杂质区SD2。第一电极EL1可以在第二方向D2上从半导体图案SP的第二杂质区SD2延伸。
第二导电线CL2可以被提供为穿过叠层SS并在垂直方向上(即在第三方向D3上)延伸。每条第二导电线CL2可以在第三方向D3上延伸以限定垂直堆叠的半导体图案SP周围的边界(例如围绕其周边)。第二导电线CL2可以在第一方向D1上彼此间隔开。栅极绝缘层GI可以提供在第二导电线CL2和半导体图案SP之间。
第二电极EL2可以提供在第一电极EL1上。第二电极EL2可以提供为限定第一电极EL1周围的边界(例如围绕其周边)。电介质层DL可以插设在第一电极EL1和第二电极EL2之间。第一电极EL1、电介质层DL和第二电极EL2的每个可以构成电容器DS。
支撑层SUP可以(例如作为绝缘层IL3)提供在叠层SS的两侧。支撑层SUP可以公共地连接到叠层SS的第二延伸部分EP2的端部。支撑层SUP可以用于在结构上支撑叠层SS的第一电极EL1。
图13、图15、图17、图19、图21、图23、图25、图27、图29和图31是示出根据本发明构思的一些实施方式的制造三维半导体存储器件的方法的平面图。图14、图16A、图18A、图20A、图22A、图24A、图26A、图28A、图30A和图32A是分别沿着图13、图15、图17、图19、图21、图23、图25、图27、图29和图31的线A-A'截取的截面图。图16B、图18B、图20B、图22B、图24B、图26B、图28B、图30B和图32B是分别沿着图15、图17、图19、图21、图23、图25、图27、图29和图31的线B-B'截取的截面图。图20C、图22C、图24C、图26C、图28C、图30C和图32C是分别沿着图19、图21、图23、图25、图27、图29和图31的线C-C'截取的截面图。
参照图13和图14，叠层SS可以形成在基板100上。叠层SS的形成可以包括在基板100上顺序地形成第一至第四层L1、L2、L3和L4。第一至第四层L1、L2、L3和L4中的每个可以包括第一绝缘层IL1和半导体层SL。半导体层SL可以由半导体材料(例如硅、锗或硅锗)形成，或包括半导体材料(例如硅、锗或硅锗)。第一绝缘层IL1可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。例如，第一绝缘层IL1可以包括硅氧化物层。
另外的第一绝缘层IL1可以形成在叠层SS上。例如，该另外的第一绝缘层IL1可以进一步形成在叠层SS的半导体层SL中的最上层上(例如覆盖该最上层)。
参照图15、图16A和图16B，可以对基板100执行第一图案化工艺以形成第一沟槽TR1。叠层SS可以被图案化以具有第一延伸部分EP1和第二延伸部分EP2。例如，第一图案化工艺可以包括形成具有第一开口的第一掩模图案、使用第一掩模图案作为蚀刻掩模蚀刻叠层SS、以及去除第一掩模图案。第一沟槽TR1可以形成为暴露基板100的顶表面的一部分。
叠层SS的第一延伸部分EP1可以形成为在第一方向D1上延伸。叠层SS的第二延伸部分EP2可以连接到第一延伸部分EP1并可以在第二方向D2上延伸。第二延伸部分EP2可以在第一方向D1上彼此间隔开。
参照图17、图18A和图18B，第二绝缘层IL2可以形成在第一沟槽TR1中(例如填充第一沟槽TR1)。第二绝缘层IL2可以由与第一绝缘层IL1相同或不同的绝缘材料形成，或包括该绝缘材料。第二绝缘层IL2可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。例如，第二绝缘层IL2可以包括硅氧化物层。
参照图19和图20A至图20C，可以对提供有第二绝缘层IL2的所得结构执行第二图案化工艺以形成第二沟槽TR2。第二沟槽TR2可以形成为在第一方向D1上延伸。例如，第二图案化工艺可以包括：形成具有第二开口的第二掩模图案；使用第二掩模图案作为蚀刻掩模选择性地蚀刻第一绝缘层IL1；以及去除第二掩模图案。
在第二图案化工艺期间，可以选择性地去除由第二开口暴露的第一绝缘层IL1以形成第二沟槽TR2。叠层SS的半导体图案SP可以通过第二沟槽TR2部分地暴露，该第二沟槽TR2通过部分地和选择性地去除第一绝缘层IL1而形成。
参照图21和图22A至图22C，第三绝缘层IL3可以形成在第二沟槽TR2中(例如填充第二沟槽TR2)。第三绝缘层IL3可以由相对于第一绝缘层IL1和第二绝缘层IL2具有蚀刻选择性的绝缘材料形成，或包括该绝缘材料。第三绝缘层IL3可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。例如，第三绝缘层IL3可以包括硅氮化物层。由于第三绝缘层IL3形成在第二沟槽TR2中(例如填充第二沟槽TR2)，所以第三绝缘层IL3可以用于在结构上支撑叠层SS的第二延伸部分EP2的端部和/或可以用作支撑层SUP。
参照图23和图24A至图24C，可以选择性地去除第一绝缘层IL1和第二绝缘层IL2。包括半导体层SL和第三绝缘层IL3的叠层SS可以保留在基板100上。
由于第一绝缘层IL1和第二绝缘层IL2被去除，所以可以暴露半导体层SL。可以对半导体层SL的暴露表面执行杂质掺杂工艺以在半导体层SL中形成掺杂区DR。在随后的热处理工艺中，掺杂的杂质可以从半导体层SL横向地扩散，并且在这种情况下，掺杂区DR的一部分可以在第三方向D3上与第三绝缘层IL3交叠。
参照图25和图26A至图26C，第一导电线CL1和第一电极EL1可以通过用导电材料替换半导体层SL的暴露部分而形成。在一些实施方式中，可以使用硅化工艺来用导电材料替换半导体层SL的暴露部分。在硅化工艺中，半导体层SL的暴露部分可以与金属材料反应，从而形成金属-半导体化合物(例如钨硅化物、钴硅化物、钛硅化物等)。在一些实施方式中，用导电材料替换半导体层SL可以包括形成金属氮化物层或金属层以共形地覆盖半导体层SL的暴露部分。
在替换半导体层SL期间，半导体层SL的与第三绝缘层IL3交叠(例如被遮蔽)的其它部分可以被保护。在一些实施方式中，半导体层SL的交叠/遮蔽部分可以构成半导体图案SP。沟道区CH、第一杂质区SD1和第二杂质区SD2可以限定在每个半导体图案SP中。第一杂质区SD1和第二杂质区SD2可以是掺杂区DR的在替换半导体层SL时没有被导电材料替换的剩余部分。沟道区CH可以位于第一杂质区SD1和第二杂质区SD2之间。
参照图27和图28A至图28C，第四绝缘层IL4可以在基板100上形成在(例如填充)叠层SS中的空的空间。第四绝缘层IL4可以由相对于第三绝缘层IL3具有蚀刻选择性的绝缘材料形成，或包括该绝缘材料。第四绝缘层IL4可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。例如，第四绝缘层IL4可以包括硅氧化物层。
第三绝缘层IL3可以被选择性地去除以形成第三沟槽TR3。在一些实施方式中，在形成第三沟槽TR3期间可以不去除支撑层SUP。第三沟槽TR3的形成可以包括：形成第三掩模图案，该第三掩模图案具有暴露第三绝缘层IL3的第三开口；使用第三掩模图案作为蚀刻掩模选择性地蚀刻第三绝缘层IL3；以及去除第三掩模图案。第三掩模图案可以形成在支撑层SUP上(例如覆盖支撑层SUP)。在形成第三沟槽TR3之后，包括第一导电线CL1、半导体图案SP和第一电极EL1的叠层SS以及第四绝缘层IL4可以保留在基板100上。
参照图29和图30A至图30C，栅极绝缘层GI和第二导电线CL2可以形成在第三沟槽TR3中。具体地，栅极绝缘层GI可以形成为共形地覆盖由第三沟槽TR3暴露的半导体图案SP。导电层可以形成在栅极绝缘层GI上以限定半导体图案SP周围的边界(例如围绕半导体图案SP的周边)，然后可以被图案化以形成第二导电线CL2。第二导电线CL2可以形成为在第一方向D1上彼此间隔开。该导电层可以由掺杂的半导体材料、导电的金属氮化物、金属、或金属-半导体化合物中的至少一种形成，或包括掺杂的半导体材料、导电的金属氮化物、金属、或金属-半导体化合物中的至少一种。每条第二导电线CL2可以形成为限定垂直堆叠的半导体图案SP周围的边界(例如围绕其周边)，并在第三方向D3上延伸。
参照图31和图32A至图32C，第五绝缘层IL5可以形成在第三沟槽TR3中的空的空间中(例如填充第三沟槽TR3中的空的空间)。第五绝缘层IL5可以形成在第四绝缘层IL4的顶表面上(例如覆盖第四绝缘层IL4的顶表面)。第五绝缘层IL5可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。例如，第五绝缘层IL5可以包括硅氧化物层。
可以执行第三图案化工艺以选择性地暴露第一电极EL1。例如，第三图案化工艺可以包括：形成具有第四开口的第四掩模图案；使用第四掩模图案作为蚀刻掩模选择性地蚀刻第四绝缘层IL4和第五绝缘层IL5；以及去除第四掩模图案。第四开口可以形成为暴露第五绝缘层IL5的与第一电极EL1交叠的部分。
返回参照图10和图11A至图11C，电介质层DL可以形成在第一电极EL1的暴露表面上(例如共形地覆盖第一电极EL1的暴露表面)。第二电极EL2可以形成在电介质层DL上以限定第一电极EL1周围的边界(例如围绕其周边)。第一电极EL1、电介质层DL和第二电极EL2的每个可以构成电容器DS。此外，如这里所用的，词语“围绕…的周边”不限于围绕或覆盖元件的每个表面/侧面。例如，元件的周边可以包括元件的四个侧面/表面，而不一定包括五个或六个侧面/表面。作为示例，周边可以包括顶表面、底表面和相反的侧表面，而不必包括端表面。
在根据本发明构思的一些实施方式的三维半导体存储器件中，存储单元晶体管和电容器可以三维地布置在基板上。因此，可以增大存储器件的集成密度。
以上公开的主题将被认为是说明性的而非限制性的，并且权利要求书旨在涵盖落入实际精神和范围内的所有这样的修改、增强和其它实施方式。因此，至法律所允许的最大程度，该范围将由权利要求书及其等同物的最宽可允许解释来确定，而不应受之前的详细描述的限制或限定。
本申请要求于2017年9月29日提交的美国临时专利申请第62/565302号的权益以及于2017年11月20日提交的韩国专利申请第10-2017-0155164号的优先权，以上申请的全部内容通过这里的引用结合于此。

Claims (22)

1.一种半导体存储器件，包括：
基板；
多个存储单元晶体管，垂直堆叠在所述基板上；
第一导电线，连接到所述多个存储单元晶体管中的至少一个的源极区；
第二导电线，连接到所述多个存储单元晶体管的多个栅电极；以及
数据存储元件，连接到所述多个存储单元晶体管中的所述至少一个的漏极区，
其中所述数据存储元件包括第一电极，所述第一电极在平行于所述基板的顶表面的第一方向上从所述漏极区水平地延伸，
其中所述第一导电线或所述第二导电线中的第一个在与所述第一方向交叉的第二方向上水平地延伸，并且
其中所述第一导电线或所述第二导电线中的第二个在垂直于所述基板的顶表面的第三方向上垂直地延伸。
2.根据权利要求1所述的半导体存储器件，
其中所述多个存储单元晶体管中的所述至少一个包括半导体图案，所述半导体图案包括所述源极区、所述漏极区、以及在所述源极区和所述漏极区之间的沟道区，并且
其中所述半导体图案在所述第一方向上从所述第一导电线延伸。
3.根据权利要求2所述的半导体存储器件，
其中所述半导体图案和所述第一电极包括共平面的相应表面，并且
其中所述半导体图案和所述第一电极包括平行于所述第一方向且同轴的各自的延伸轴。
4.根据权利要求1所述的半导体存储器件，其中所述第二导电线限定在所述多个存储单元晶体管的多个沟道区周围的边界。
5.根据权利要求1所述的半导体存储器件，
其中所述数据存储元件包括与所述第二导电线相邻的第一电容器，
其中所述第一电容器包括所述第一电极，并且还包括：
在所述第一电极上的电介质层；和
在所述电介质层上的第二电极，并且
其中所述半导体存储器件还包括第二电容器，该第二电容器与所述第二导电线相邻并在所述第三方向上与所述第一电容器交叠。
6.根据权利要求1所述的半导体存储器件，
其中所述第一电极包括与所述漏极区相邻且连接到所述漏极区的第一端部，
其中所述第一电极还包括与所述第一端部相反的第二端部，并且
其中延伸穿过所述第一端部和所述第二端部的轴平行于所述第一方向。
7.根据权利要求6所述的半导体存储器件，还包括第一支撑层，该第一支撑层连接到所述第一电极的所述第二端部并配置为在结构上支撑所述第一电极。
8.根据权利要求7所述的半导体存储器件，还包括第二支撑层，该第二支撑层在所述第一电极的所述第一端部和所述第二端部之间并配置为在结构上支撑所述第一电极。
9.根据权利要求1所述的半导体存储器件，还包括背栅极线，该背栅极线与所述多个存储单元晶体管的多个沟道区相邻并与所述第二导电线平行地延伸。
10.一种半导体存储器件，包括：
基板；
多个结构，在所述基板上的叠层中彼此垂直地间隔开，其中所述多个结构中的一个包括：
半导体图案，包括第一杂质区、沟道区和第二杂质区；和
电容器的第一电极，连接到所述第二杂质区，并且
其中所述多个结构中的每个在平行于所述基板的顶表面的第一方向上水平地延伸。
11.根据权利要求10所述的半导体存储器件，
其中所述半导体图案和所述第一电极包括共平面的相应表面，并且
其中所述半导体图案和所述第一电极包括平行于所述第一方向且同轴的各自的延伸轴。
12.根据权利要求10所述的半导体存储器件，其中所述多个结构在垂直于所述基板的所述顶表面的垂直的第二方向上彼此交叠。
13.根据权利要求10所述的半导体存储器件，还包括：
第一导电线，连接到所述半导体图案的所述第一杂质区；和
第二导电线，围绕所述半导体图案的所述沟道区的周边，
其中所述第一导电线在与所述第一方向交叉的第二方向上水平地延伸，
其中所述沟道区包括所述多个结构的多个沟道区当中的一个，并且
其中所述第二导电线在垂直于所述基板的顶表面的第三方向上垂直地延伸，以围绕所述多个沟道区的周边。
14.根据权利要求13所述的半导体存储器件，还包括背栅极线，
其中所述背栅极线在所述第三方向上平行于所述第二导电线延伸，以围绕所述多个沟道区的所述周边。
15.根据权利要求10所述的半导体存储器件，
其中所述电容器还包括：
电介质层，在所述第一电极上；和
第二电极，在所述电介质层上，
其中所述第一电极包括所述多个结构的多个第一电极当中的一个，
其中所述电容器包括所述半导体存储器件的多个电容器当中的一个，并且
其中所述第二电极包括所述多个电容器的公共电极。
16.根据权利要求10所述的半导体存储器件，还包括支撑层，该支撑层连接到所述第一电极的端部，其中所述支撑层配置为在结构上支撑所述多个结构。
17.一种半导体存储器件，包括：
基板；
垂直叠层，包括在所述基板上的多个层；和
第一导电线，被所述垂直叠层穿过并在垂直于所述基板的顶表面的垂直方向上延伸，
其中所述垂直叠层的所述多个层的每个包括：
第一延伸部分，在平行于所述基板的顶表面的第一方向上水平地延伸；和
第二延伸部分，在平行于所述基板的所述顶表面并与所述第一方向交叉的第二方向上从所述第一延伸部分水平地延伸，
其中所述第一延伸部分包括第二导电线，
其中所述第二延伸部分包括半导体图案和连接到所述半导体图案的电极，
其中所述半导体图案在所述第二导电线和所述电极之间，并且
其中所述第一导电线在所述半导体图案的顶表面和底表面上。
18.根据权利要求17所述的半导体存储器件，
其中所述半导体图案包括第一杂质区、第二杂质区以及在所述第一杂质区和所述第二杂质区之间的沟道区，
其中所述第二导电线连接到所述第一杂质区，并且
其中所述电极连接到所述第二杂质区。
19.根据权利要求17所述的半导体存储器件，
其中，在所述垂直叠层中的所述多个层中的每个中，所述第二延伸部分包括多个第二延伸部分当中的一个，
其中所述多个第二延伸部分共同地连接到所述第一延伸部分，并且
其中所述多个第二延伸部分在所述第一方向上彼此间隔开。
20.根据权利要求17所述的半导体存储器件，还包括支撑层，该支撑层配置为在结构上支撑所述多个层，
其中所述电极包括电容器的第一电极，
其中所述电容器还包括：
在所述第一电极上的电介质层；和
在所述电介质层上的第二电极，并且
其中所述第一导电线在所述半导体图案的相反的侧表面上。
21.根据权利要求17所述的半导体存储器件，其中所述第二导电线包括与所述电极的导电材料相同的导电材料。
22.根据权利要求17所述的半导体存储器件，还包括在所述第一导电线和所述半导体图案之间的栅极绝缘层。
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