CN116209250B - 半导体器件及其制造方法、电子设备 - Google Patents
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Abstract
一种半导体器件及其制造方法、电子设备，半导体器件包括设置在第一衬底上的多个存储单元列，每个存储单元列均垂直于第一衬底并且由堆叠设置的多个存储单元形成，存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书中的定义相同；多条位线，均沿垂直于第一衬底的方向延伸，多个存储单元的晶体管共用一条位线；多条字线，在平行于第一衬底的平面上延伸并且垂直于半导体层的延伸方向；第一内部支撑层，设置在沿垂直于第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间，电容器为网格式电容器。本申请实施例的半导体器件的存储密度大、可以获得较小的器件尺寸，采用网格式电容结构可以支撑较长的横向电容器。
Description
技术领域
本申请涉及但不限于半导体器件领域，尤指一种半导体器件及其制造方法、电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，广泛应用在个人电脑、笔记本和消费电子产品中，每年的产值占整个半导体行业的30％左右。现在世界前三大DRAM公司正在进入1a技术节点，其栅极长度已经到达15nm(和逻辑的7nm接近)，难以再进一步微缩。
随着DRAM技术朝向更高密度和高容量发展，半导体结构的微缩遇到了瓶颈，很难再进一步微缩。而且电容器的数量提高、尺寸下降，导致电容器的制造需要更长的工艺时间以及更复杂的工艺流程。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种半导体器件，包括第一芯片，所述第一芯片包括：
第一衬底；
设置在所述第一衬底上的多个存储单元列，每个所述存储单元列均垂直于所述第一衬底并且由堆叠设置在所述第一衬底一侧的多个存储单元形成；
每个所述存储单元均包括晶体管和电容器，所述晶体管包括半导体层和栅极，所述半导体层沿平行于所述第一衬底的方向延伸并且依次包括源极区、沟道区和漏极区，所述漏极区包括电容区；所述栅极环绕在所述沟道区四周，并且所述栅极与所述沟道区之间设置有栅极绝缘层；
所述电容器包括第一电极板、第二电极板以及设置在所述第一电极板和所述第二电极板之间的介电质层，所述第一电极板、所述介电质层和所述第二电极板依次环绕在所述漏极区的电容区的四周；
多条位线，每条所述位线均沿垂直于所述第一衬底的方向延伸，在与所述半导体层的延伸方向平行的方向上，相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
多条字线，每条所述字线均在平行于所述第一衬底的平面上延伸并且垂直于所述半导体层的延伸方向，其中，在所述字线的延伸方向上设置有一个存储单元列，每条所述字线由该一个存储单元列的一个存储单元的晶体管的栅极形成；或者，在所述字线的延伸方向上设置有多个存储单元列，每条所述字线由该多个存储单元列的沿所述字线的延伸方向排列的多个存储单元的晶体管的栅极连接在一起形成；
第一内部支撑层，所述第一内部支撑层设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间，所述第一内部支撑层配置为对所述电容器和相邻的两个半导体层提供支撑，所述电容器被所述第一内部支撑层间隔为网格式电容器。
在本申请实施例中，所述第一内部支撑层还可以设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸。
在本申请实施例中，所述半导体器件还可以包括第二芯片，所述第二芯片和所述第一芯片层叠结合在一起并且所述第二芯片和所述存储单元列分别位于所述第一衬底的两侧，所述第二芯片的电路与所述第一芯片的电路电连接；
所述第二芯片包括依次设置在第二衬底上的外围电路、金属接触层和金属互连层，所述金属接触层设置在所述外围电路远离所述第二衬底的一侧，所述金属互连层设置在所述金属接触层远离所述第二衬底的一侧并且位于所述第一衬底远离所述存储单元列的一侧，所述金属接触层中设置有金属接触柱，所述金属互连层中设置有金属线，所述金属线的一端与所述第一芯片的位线、字线或电容器电连接，所述金属线的另一端通过所述金属接触柱与所述外围电路电连接。
在本申请实施例中，沿垂直于所述第一衬底的方向排列的位于不同层的多条字线可以呈阶梯状。
在本申请实施例中，所述半导体层的材料可以选自第IVA族元素形成的半导体材料中的任意一种或多种，所述字线的材料选自第IVA族元素形成的导体材料中的任意一种或多种。
在本申请实施例中，所述存储单元列还可以包括层间隔离层，所述层间隔离层设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，所述层间隔离层配置为将相邻的两个存储单元的晶体管的栅极隔离开。
在本申请实施例中，所述半导体器件还可以包括一个或多个沿垂直于所述第一衬底的方向延伸的存储单元隔离柱，在所述半导体层的延伸方向上每间隔两个存储单元列设置有一个所述存储单元隔离柱。
在本申请实施例中，所述半导体器件还可以包括第二内部支撑层，所述第二内部支撑层设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层之间并且位于非电容区，所述第二内部支撑层配置为对所述半导体层提供支撑。
本申请实施例还提供一种半导体器件的制造方法，包括：
在第一衬底的一侧按照第一牺牲层和半导体层的顺序沿垂直于所述第一衬底的方向堆叠形成多个由所述第一牺牲层和所述半导体层组成的复合层；
在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出位线槽和沟槽，并对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料形成第一内部支撑层，以及在所述位线槽中填充隔离材料；
去除剩余的第一牺牲层，剩余的半导体层沿平行于所述第一衬底的方向延伸并且依次包括源极区、沟道区和漏极区，所述漏极区包括电容区；
在所述第一衬底上形成第二牺牲层，使所述第二牺牲层覆盖所述半导体层；
去除所述半导体层的沟道区四周的第二牺牲层，在所述半导体层的沟道区四周依次形成环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有一个半导体层，使该一个半导体层上的栅极作为字线；或者，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有多个半导体层，使该多个半导体层上的栅极连接在一起形成字线；
去除所述半导体层的漏极区的电容区四周的第二牺牲层，在所述半导体层的漏极区的电容区四周依次形成环绕所述电容区的第一电极板、介电质层和第二电极板，所述第一电极板、所述介电质层和所述第二电极板组成电容器；
去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成位线，将所述位线和与该位线相接触的多个半导体层的所述源极区连接，使得该多个半导体层的所述源极区共用一条位线，得到第一芯片。
在本申请实施例中，对所述沟槽进行侧边刻蚀，在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，在所述第一内部支撑槽中填充支撑材料形成第一内部支撑层可以包括：
对所述沟槽进行侧边刻蚀，在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层；或者，
在所述沟槽中填充支撑材料，形成设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸的第一内部支撑层；对所述沟槽进行侧边刻蚀，在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层。
本申请实施例还提供一种电子设备，包括如上本申请实施例提供的所述半导体器件。
本申请实施例的半导体器件，通过采用横向半导体层(即沿平行于所述第一衬底的方向延伸的半导体层)和横向电容器(即将电容器设置在晶体管的半导体层之间，而不是设置在晶体管左右两侧)，使得晶体管和电容器可以形成立体堆叠结构，并且由晶体管和电容器形成的存储单元可以沿垂直于第一衬底的方向堆叠在一起，增加了半导体器件的存储密度；而且，在与所述半导体层的延伸方向平行的方向上，相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件的尺寸，进一步增加半导体器件的存储密度，从而减少单位Gb的制作成本，为DRAM微缩瓶颈下，提供了一种新的技术研发方向；另外，第一内部支撑层的设计使得电容器具有网格式电容结构，可以起到支撑较长的横向电容器的作用，避免较长的横向电容器在选择性刻蚀中倒塌。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1A为本申请示例性实施例的一种半导体器件的主视剖面结构示意图；
图1B为本申请示例性实施例的一种半导体器件的俯视剖面结构示意图；
图2A为本申请示例性实施例的另一种半导体器件的主视剖面结构示意图；
图2B为本申请示例性实施例的另一种半导体器件的俯视结构示意图图；
图3A为本申请示例性实施例的半导体器件的第二芯片的主视剖面结构示意图；
图3B为本申请示例性实施例的半导体器件的第二芯片的俯视结构示意图；
图4为本申请示例性实施例的半导体器件的制造方法的工艺流程图；
图5A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图5B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图；
图6A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图6B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图；
图7A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图7B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图；
图8A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图8B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图；
图9A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图9B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图；
图10A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图10B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图。
附图中的标记符号的含义为：
1000-第一芯片；2000-第二芯片；3000-第二衬底；100-第一衬底；200-存储单元列；300-位线；300’-位线槽；400-字线；501-第一内部支撑层；502-第二内部支撑层；600-外围电路；601-第一晶体管；6011-第一源极；6012-第一漏极；6013-第一沟道；6014-第一栅极；602-第二晶体管；6021-第二源极；6022-第二漏极；6023-第二沟道；6024-第二栅极；603-第一型阱；604-第二型阱；700-金属接触层；701-金属接触柱；800-金属互连层；801-金属线；901-第一牺牲层；902-第二牺牲层；1-存储单元；10-晶体管；11-半导体层111-源极区；112-沟道区；113-漏极区；12-栅极；20-电容器；21-第一电极板；22-第二电极板；23-介电质层；2-层间隔离层；3-存储单元隔离柱；3’-存储单元隔离槽；4-沟槽；5-隔离材料。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本文中的实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本申请的宗旨及其范围的条件下被变换为各种各样的形式。因此，本申请不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请中的附图比例可以作为实际工艺中的参考，但不限于此。例如：半导体层的宽长比、各个膜层的厚度和间距，可以根据实际需要进行调整。本申请中所描述的附图仅是结构示意图，本申请的一个方式不局限于附图所示的形状或数值等。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“垂直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
本申请实施例提供了一种半导体器件。图1A为本申请示例性实施例的一种半导体器件的主视剖面结构示意图；图1B为本申请示例性实施例的一种半导体器件的俯视剖面结构示意图。如图1A和图1B所示，所述半导体器件可以包括：第一芯片1000，所述第一芯片1000包括：第一衬底100、多个存储单元列200、多条位线300(Bit Line,BL)、多条字线400(Word Line,WL)和第一内部支撑层501；
其中，每个存储单元列200均垂直于第一衬底100并且由堆叠设置在第一衬底100一侧的多个存储单元1形成；本申请将属于同一层的一个或多个存储单元作为一个组，该组存储单元在垂直于第一衬底的方向叠层设置，不同叠层的存储单元组构成沿着垂直于第一衬底方向延伸的列；
每个存储单元1均包括晶体管10和电容器20，晶体管10包括半导体层11和栅极12，半导体层11沿平行于第一衬底100的方向延伸并且依次包括源极区111、沟道区112和漏极区113，漏极区113包括电容区；栅极12环绕在沟道区112四周，并且栅极12与沟道区112之间设置有栅极绝缘层(图中未示)；
电容器20包括第一电极板21、第二电极板22以及设置在第一电极板21和第二电极板22之间的介电质层23，第一电极板21、介电质层23和第二电极板22依次环绕在漏极区113的电容区的四周；
每条位线300均沿垂直于第一衬底100的方向延伸，在与半导体层11的延伸方向平行的方向上，相邻的两个存储单元列200的多个存储单元1的晶体管10的源极区111均与一条共用的位线300连接；
每条字线400均在平行于第一衬底100的平面上延伸并且垂直于半导体层11的延伸方向，其中，在字线400的延伸方向上设置有一个存储单元列200，每条字线400由该一个存储单元列200的一个存储单元1的晶体管10的栅极12形成；或者，在字线400的延伸方向上设置有多个存储单元列200，每条字线400由该多个存储单元列200的沿字线400的延伸方向排列的多个存储单元1的晶体管10的栅极12连接在一起形成；
第一内部支撑层501设置在沿垂直于第一衬底100的方向上相邻的两个半导体层11的漏极区113的电容区之间，第一内部支撑层501配置为对电容器20和相邻的两个半导体层11提供支撑，电容器20被第一内部支撑层501间隔为网格式(Mesh)电容器。
本申请实施例的半导体器件，通过采用横向半导体层(即沿平行于所述第一衬底的方向延伸的半导体层)和横向电容器(即将电容器设置在晶体管的半导体层之间，而不是设置在晶体管左右两侧)，使得晶体管和电容器可以形成立体堆叠结构，并且由晶体管和电容器形成的存储单元可以沿垂直于第一衬底的方向堆叠在一起，增加了半导体器件的存储密度；而且，在与所述半导体层的延伸方向平行的方向上，相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件的尺寸，进一步增加半导体器件的存储密度，从而减少单位Gb的制作成本，为DRAM微缩瓶颈下，提供了一种新的技术研发方向；另外，第一内部支撑层的设计使得电容器具有网格式电容结构，可以起到支撑较长的横向电容器的作用，避免较长的横向电容器在选择性刻蚀中倒塌。
在本申请实施例中，如图1B所示，第一内部支撑层501还可以设置在沿字线400的延伸方向上相邻的两个半导体层11的漏极区的电容区之间并且沿垂直于第一衬底100的方向延伸。
在本申请实施例中，一个存储单元列可以由2个至100个沿垂直于所述第一衬底的方向堆叠设置的存储单元形成，例如，可以由2个、3个、4个、5个、10个、13个、15个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元形成。
在本申请实施例中，所述多个存储单元列在所述第一衬底上沿所述半导体层的延伸方向和所述字线的延伸方向排列形成阵列；这里，可以理解为每个层的存储单元组构成一个阵列，或多个叠层的存储单元组形成的多列构成一个阵列。
在本申请实施例中，在沿所述半导体层的延伸方向上可以设置有2个至1000个存储单元列，例如，可以设置有2个、4个、6个、8个、10个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个、200个、300个、400个、500个、600个、700个、800个、900个、1000个存储单元列；在沿所述字线的延伸方向上可以设置有1个至100个存储单元列，例如，可以设置有1个、2个、3个、4个、5个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元列。
在本申请实施例中，所述网格式(Mesh)电容器的结构可以参考1z技术节点的网格电容器的结构。
在本申请实施例中，可以根据电容器的长度设置第一内部支撑层的数量，使得电容器具有网格式结构。例如，可以每间隔200nm至300nm设置一个第一内部支撑层；当前1z技术节点的电容器的长度大约为1000nm，其中可以设置两个第一内部支撑层。
图2A为本申请示例性实施例的另一种半导体器件的主视剖面结构示意图；图2B为本申请示例性实施例的另一种半导体器件的俯视结构示意图。如图2A和图2B所示，在本申请示例性实施例中，所述半导体器件还可以包括第二芯片2000，第二芯片2000和第一芯片1000层叠结合在一起并且第二芯片2000和存储单元列200分别位于第一衬底100的两侧，第二芯片2000的电路与第一芯片1000的电路电连接；
第二芯片2000包括依次设置在第二衬底3000上的外围电路600、金属接触层700和金属互连层800，金属接触层700设置在外围电路600远离第二衬底3000的一侧，金属互连层800设置在金属接触层700远离第二衬底3000的一侧并且位于第一衬底100远离存储单元列200的一侧，金属接触层700包括金属接触柱701和绝缘介质，金属互连层800包括金属线801和绝缘介质，金属线801的一端与第一芯片1000的位线300、字线400或电容器20的第二电极板(可以根据具体电路而定)电连接，金属线801的另一端通过金属接触柱701与外围电路600电连接。
本申请实施例的半导体器件结构，将存储单元和外围电路分别设置在不同芯片的衬底上，而且采用CuA(CMOS under Array)结构将外围电路设置在存储单元列下方，因此外围电路不会占用存储单元所在的第一芯片的第一衬底的面积，可以在整片第一衬底上都设置存储单元，使得能够在有限的第一衬底面积上设置更多的存储单元，提高半导体存储器的存储密度。
在本申请实施例中，所述第一衬底可以为半导体衬底，例如，可以为单晶硅衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon On Sapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述第一衬底可经掺杂或可未经掺杂；所述第二衬底可以为经掺杂或可未经掺杂的单晶硅衬底。
在本申请实施例中，所述位线的材料可以选自钨、钼、钴等具有相似性质的其他金属材料中的任意一种或多种。
在本申请实施例中，沿垂直于所述第一衬底的方向排列的位于不同层的多条字线的长度可以不同，使得沿垂直于所述第一衬底的方向排列的位于不同层的多条字线可以呈现为阶梯状。
在本申请实施例中，所述半导体层的材料可以选自第IVA族元素形成的半导体材料中的任意一种或多种，例如，所述半导体层的材料可以为单晶硅。
在本申请实施例中，所述字线的材料可以为与所述半导体层兼容的材料，例如，所述字线的材料可以选自第IVA族元素形成的导体材料中的任意一种或多种，再例如，所述字线的材料可以选自多晶硅、多晶硅锗等中的任意一种或多种。第IVA族元素形成的半导体材料和第IVA族元素形成的导体材料都由第IVA族元素形成，它们之间可以更好的兼容。
在本申请实施例中，所述半导体层在垂直于第一衬底的方向上的高度可以根据实际的电性需求来设置，例如，可以为10nm至50nm。
在本申请实施例中，所述第一电极板可以为内电极板，所述第二电极板可以为外电极板。如图1A和图2A所示，漏极区113可以与第一电极板21(即内电极板)相连接。如图1B和图2B所示，沿与所述字线的延伸方向平行的方向排列的多个电容器20的第二电极板22可以连接在一起，但其第一电极板21是分开的。
在本申请实施例中，如图1A和图2A所示，一个晶体管10可以对应一个电容器20，即存储单元1可以为1T1C结构。
在本申请实施例中，在垂直于第一衬底的方向上相邻的两个电容器可以共用一个外电极板。
在本申请实施例中，所述第一电极板和所述第二电极板的材料可以各自独立地选自氮化钛(例如，TiN)、铝钛基合金(例如，TiAl)、氮化钽(例如，TaN)等具有相似性质的其他金属材料的任意一种或多种。所述第一电极板的厚度可以为5nm至15nm，所述第二电极板的厚度可以为5nm至15nm。
在本申请实施例中，所述介电质层的材料可以为高介电常数(K)材料，例如，可以选自氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)、氧化锆(例如，ZrO)和钛酸锶(例如，SrTiO3,STO)中的任意一种或多种。所述介电质层的厚度可以为5nm至15nm。
在本申请实施例中，如图1A和图2A所示，存储单元列200还可以包括层间隔离层2，层间隔离层2设置在存储单元列200中相邻的两个存储单元1的晶体管10的栅极12之间，将相邻的两个存储单元1的晶体管10的栅极12隔离开。
在本申请实施例中，所述层间隔离层的材料可以为氧化硅，例如，可以为SiO2。
在本申请实施例中，如图1A和图2A所示，所述半导体器件还可以包括一个或多个沿垂直于第一衬底的方向延伸的存储单元隔离柱3。例如，在所述半导体层的延伸方向上每间隔两个存储单元列200可以设置有一个存储单元隔离柱3。
在本申请实施例中，所述存储单元隔离柱的材料可以为氧化硅，例如，可以选自旋转涂敷(Spin-On Deposition,SOD)氧化硅薄膜、高密度等离子体(High Density Plasma,HDP)氧化硅薄膜和高深宽比工艺(High Aspect Ratio Process，HARP)氧化硅薄膜中的任意一种或多种。
在本申请实施例中，所述栅极绝缘层的材料可以选自氧化硅(例如，SiO2)、氧化铪(例如，HfO2)、氧化锆(例如，ZrO)和氧化铝(例如，Al2O3)中的任意一种或多种。
在本申请实施例中，所述栅极绝缘层可以为单层或多层，例如，可以包括由氧化硅和氧化铪形成的两层结构，其中，氧化硅层与沟道区接触，氧化铪层与栅极接触。
在本申请实施例中，所述栅极绝缘层的厚度可以根据实际的电性需求来设置，例如，可以为2nm至5nm。
在本申请实施例中，如图1A和图2A所示，所述半导体器件还可以包括第二内部支撑层502，第二内部支撑层502设置在沿垂直于第一衬底的方向上相邻的两个半导体层11之间并且位于非电容区，第二内部支撑层502第二内部支撑层502配置为对半导体层11提供支撑。
在本申请实施例中，如图1A和图2A所示，第二内部支撑层502可以位于位线300两侧，或者可以位于位线300两侧和存储单元隔离柱3两侧。当位线300两侧和存储单元隔离柱3两侧均设置有第二内部支撑层502时，可以对半导体层11提供更牢固的支撑。
在本申请实施例中，所述第一内部支撑层和所述第二内部支撑层的材料可以为具有支撑作用的薄膜材料，例如，可以为氮化硅(例如，SiN)。
在本申请示例性实施例中，如图1A和图2A所示，所述半导体器件还可以包括第二牺牲层902，第二牺牲层902设置在第一芯片1000的空白空间中并且覆盖半导体层11。
在本申请实施例中，所述第二牺牲层的材料可以为介电质材料，例如，可以为氧化硅(例如，SiO2)等具有相似性质的其他材料中的任意一种或多种。
在本申请实施例中，所述第二芯片可以采用常用的外围电路的芯片结构，例如，所述外围电路可以为CMOS晶体管。
图3A为本申请示例性实施例的半导体器件的第二芯片的主视剖面结构示意图；图3B为本申请示例性实施例的半导体器件的第二芯片的俯视结构示意图。如图3A和图3B所示，在本申请实施例中，外围电路600可以包括第一晶体管601和第二晶体管602，第一晶体管601和第二晶体管602可以并排设置在第二衬底3000的第一侧，并且第一晶体管601与第二衬底3000之间还可以设置有第一型阱603，第二晶体管602与第二衬底3000之间还可以设置有第二型阱604；第一晶体管601可以包括第一源极6011、第一漏极6012、设置在第一源极6011和第一漏极6012之间的第一沟道6013、设置在第一沟道6013一侧的第一栅极6014，第一源极6011和第一漏极6012的材料可以相同，例如，可以均为N型半导体材料或P型半导体材料，第一沟道6013的材料和第一型阱603的材料相同，可以均为P型半导体材料或N型半导体材料，但第一源极6011、第一漏极6012与第一沟道6013、第一型阱603的材料不同；第一沟道6013与第一栅极6014之间还可以设置有第一栅极绝缘层(或叫栅极氧化层，图中未示)；第二晶体管602包括第二源极6021、第二漏极6022、设置在第二源极6021和第二漏极6022之间的第二沟道6023、设置在第二沟道6023一侧的第二栅极6024，第二源极6021和第二漏极6022的材料相同，可以均为P型半导体材料或N型半导体材料，第二沟道6023和第二型阱604的材料相同，可以均为N型半导体材料或P型半导体材料，但第二源极6021、第二漏极6022与第二沟道6023、第二型阱604的材料不同；第二沟道6023与第二栅极6024之间还可以设置有第二栅极绝缘层(或叫栅极氧化层，图中未示)。
在本申请实施例中，如图3A所示，第一晶体管601和第二晶体管602可以并列设置在同一个平面上。
在本申请实施例中，所述第一晶体管和所述第二晶体管可以与不同的金属接触柱连接，金属接触柱的另一端通过所述金属线与所述第一芯片的位线、字线或电容器电连接。
在本申请实施例中，所述第一晶体管和所述第二晶体管可以为选通晶体管。
在本申请实施例中，所述外围电路还可以包括第三晶体管，所述第三晶体管可以与所述第一晶体管和所述第二晶体管设置在同一平面上。
在本申请实施例中，所述金属线的材料可以选自铜和铝中的任意一种或多种，例如，可以为铜；所述金属接触柱的材料可以选自钨和钼中的任意一种或多种，例如，可以为钨。
在本申请实施例中，所述半导体器件可以为动态随机存取存储器(DRAM)。
本申请实施例还提供一种半导体器件的制造方法。如上所述本申请实施例提供的半导体器件可以通过该制造方法得到。
图4为本申请示例性实施例的半导体器件的制造方法的工艺流程图。如图4所示，所述制造方法可以包括：
S10：在第一衬底的一侧按照第一牺牲层和半导体层的顺序沿垂直于所述第一衬底的方向堆叠形成多个由所述第一牺牲层和所述半导体层组成的复合层；
S20：在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出位线槽和沟槽，并对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料形成第一内部支撑层，以及在所述位线槽中填充隔离材料；
S30：去除剩余的第一牺牲层，剩余的半导体层沿平行于所述第一衬底的方向延伸并且依次包括源极区、沟道区和漏极区，所述漏极区包括电容区；
S40：在所述第一衬底上形成第二牺牲层，使所述第二牺牲层覆盖所述半导体层；
S50：去除所述半导体层的沟道区四周的第二牺牲层，在所述半导体层的沟道区四周依次形成环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有一个半导体层，使该一个半导体层上的栅极作为字线；或者，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有多个半导体层，使该多个半导体层上的栅极连接在一起形成字线；
S60：去除所述半导体层的漏极区的电容区四周的第二牺牲层，在所述半导体层的漏极区的电容区四周依次形成环绕所述电容区的第一电极板、介电质层和第二电极板，所述第一电极板、所述介电质层和所述第二电极板组成电容器；
S70：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成位线，将所述位线和与该位线相接触的多个半导体层的所述源极区连接，使得该多个半导体层的所述源极区共用一条位线，得到第一芯片。
在本申请实施例中，步骤S20可以包括：
在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出位线槽和沟槽，并对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层，以及在所述位线槽中填充隔离材料；或者，
在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出位线槽和沟槽，在所述沟槽中填充支撑材料，形成设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸的第一内部支撑层；对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层，以及在所述位线槽中填充隔离材料。
在本申请实施例中，步骤S20可以包括：
S21：在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出存储单元隔离槽、位线槽和沟槽；
S22：在所述沟槽中填充支撑材料，形成设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸的第一内部支撑层；对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层；
任选地，S23：对所述存储单元隔离槽进行侧边刻蚀，使得在每个所述复合壁的第一牺牲层中形成第二内部支撑槽，这里的第二内部支撑槽位于所述存储单元隔离槽两侧，在所述第二内部支撑槽中填充支撑材料，所述第二内部支撑槽中的支撑材料形成第二内部支撑层；
任选地，S24：对所述位线槽进行侧边刻蚀，在每个所述复合壁的第一牺牲层中形成第二内部支撑槽，这里的第二内部支撑槽位于所述位线槽两侧，在所述第二内部支撑槽中填充支撑材料，所述第二内部支撑槽中的支撑材料形成第二内部支撑层；
S25：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
例如，在本申请示例性实施例中，
i)步骤S20可以包括：
S21：在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出存储单元隔离槽、位线槽和沟槽；
S22：在所述沟槽中填充支撑材料，形成设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸的第一内部支撑层；对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层；
S23：对所述存储单元隔离槽进行侧边刻蚀，使得在每个所述复合壁的第一牺牲层中形成第二内部支撑槽，这里的第二内部支撑槽位于所述存储单元隔离槽两侧，在所述第二内部支撑槽中填充支撑材料，所述第二内部支撑槽中的支撑材料形成第二内部支撑层；
S25：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
或者，ii)步骤S20可以包括：
S21：在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出存储单元隔离槽、位线槽和沟槽；
S22：在所述沟槽中填充支撑材料，形成设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸的第一内部支撑层；对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层；
S24：对所述位线槽进行侧边刻蚀，在每个所述复合壁的第一牺牲层中形成第二内部支撑槽，这里的第二内部支撑槽位于所述位线槽两侧，在所述第二内部支撑槽中填充支撑材料，所述第二内部支撑槽中的支撑材料形成第二内部支撑层；
S25：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
或者，iii)步骤S20可以包括：
S21：在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出存储单元隔离槽、位线槽和沟槽；
S22：在所述沟槽中填充支撑材料，形成设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸的第一内部支撑层；对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层；
S23：对所述存储单元隔离槽进行侧边刻蚀，使得在每个所述复合壁的第一牺牲层中形成第二内部支撑槽，这里的第二内部支撑槽位于所述存储单元隔离槽两侧，在所述第二内部支撑槽中填充支撑材料，所述第二内部支撑槽中的支撑材料形成第二内部支撑层；
S24：对所述位线槽进行侧边刻蚀，在每个所述复合壁的第一牺牲层中形成第二内部支撑槽，这里的第二内部支撑槽位于所述位线槽两侧，在所述第二内部支撑槽中填充支撑材料，所述第二内部支撑槽中的支撑材料形成第二内部支撑层；
S25：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
在本申请实施例中，步骤S30可以包括：去除剩余的第一牺牲层，剩余的半导体层沿平行于所述第一衬底的方向延伸并且依次包括源极区、沟道区和漏极区，所述漏极区包括电容区。
在本申请实施例中，步骤S50可以包括：
S51：去除所述半导体层的沟道区四周的第二牺牲层，在所述半导体层的沟道区四周依次形成环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有一个半导体层，使该一个半导体层上的栅极作为字线；或者，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有多个半导体层，使该多个半导体层上的栅极连接在一起形成字线；
任选地，S52：将沿垂直于所述第一衬底的方向排列的位于不同层的多条字线设置为不同的长度，使得沿垂直于所述第一衬底的方向排列的位于不同层的多条字线呈现出阶梯状；
任选地，S53：在每个存储单元列中相邻的两个存储单元的晶体管的栅极之间设置层间隔离层，从而将每个存储单元列中相邻的两个存储单元的晶体管的栅极隔离开。
例如，在本申请示例性实施例中，
i)步骤S50可以包括：
S51：去除所述半导体层的沟道区四周的第二牺牲层，在所述半导体层的沟道区四周依次形成环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有一个半导体层，使该一个半导体层上的栅极作为字线；或者，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有多个半导体层，使该多个半导体层上的栅极连接在一起形成字线；
S52：将沿垂直于所述第一衬底的方向排列的位于不同层的多条字线设置为不同的长度，使得沿垂直于所述第一衬底的方向排列的位于不同层的多条字线呈现出阶梯状；
或者，ii)步骤S50可以包括：
S51：去除所述半导体层的沟道区四周的第二牺牲层，在所述半导体层的沟道区四周依次形成环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有一个半导体层，使该一个半导体层上的栅极作为字线；或者，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有多个半导体层，使该多个半导体层上的栅极连接在一起形成字线；
S53：在每个存储单元列中相邻的两个存储单元的晶体管的栅极之间设置层间隔离层，从而将每个存储单元列中相邻的两个存储单元的晶体管的栅极隔离开；
或者，iii)步骤S50可以包括：
S51：去除所述半导体层的沟道区四周的第二牺牲层，在所述半导体层的沟道区四周依次形成环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有一个半导体层，使该一个半导体层上的栅极作为字线；或者，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有多个半导体层，使该多个半导体层上的栅极连接在一起形成字线；
S52：将沿垂直于所述第一衬底的方向排列的位于不同层的多条字线设置为不同的长度，使得沿垂直于所述第一衬底的方向排列的位于不同层的多条字线呈现出阶梯状；
S53：在每个存储单元列中相邻的两个存储单元的晶体管的栅极之间设置层间隔离层，从而将每个存储单元列中相邻的两个存储单元的晶体管的栅极隔离开。
在本申请实施例中，所述制造方法还可以包括：
S80：在第二衬底的一侧依次设置外围电路、带有金属接触柱的金属接触层、和带有金属线的金属互连层，将所述金属线的一端通过所述金属接触柱与所述外围电路电连接，得到第二芯片；
S90：将所述第一芯片和所述第二芯片层叠结合在一起，并将所述第二芯片的电路与所述第一芯片的电路进行电连接。
在本申请实施例中，步骤S80可以包括：
S81：在所述第二衬底的一侧依次设置外围电路、带有金属接触柱的金属接触层、带有金属线的金属互连层，所述外围电路包括第一晶体管和第二晶体管，
S82：将所述第一晶体管和所述第二晶体管分别与所述金属接触柱连接。
在本申请实施例中，步骤S90可以包括：采用X-Tracking技术将所述第一芯片的第一衬底与所述第二芯片的金属互连层层叠结合在一起，并将所述金属互连层的金属线与所述第一芯片的位线、字线或电容器电连接。
图5A至图10B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图。如图5A至图10B所示，在示例性实施例中，所述半导体器件的制造方法可以包括：
S10：在第一衬底100一侧按照第一牺牲层901和半导体层11的顺序沿垂直于第一衬底100的方向堆叠形成多个由第一牺牲层901和半导体层11组成的复合层，得到如图5A和图5B所示的中间品；
S21：在多个复合层中沿垂直于第一衬底100的方向刻蚀出存储单元隔离槽3’、位线槽300’和沟槽4，得到如图6A和图6B所示的中间品；
S22：在沟槽4中填充支撑材料，形成沿垂直于第一衬底100的方向延伸的第一内部支撑层501(如图7B所示)；对沟槽4进行侧边刻蚀，形成多个垂直于第一衬底100的间隔槽5并且在每个复合壁的第一牺牲层901中形成第一内部支撑槽，间隔槽5将多个复合层间隔为多个垂直于第一衬底100的复合壁，第一内部支撑槽将第一牺牲层901间隔为网格结构，在第一内部支撑槽中填充支撑材料，形成设置在沿垂直于第一衬底100的方向上相邻的两个半导体层11之间的第一内部支撑层501(如图7A所示)；
S23：对存储单元隔离槽3’进行侧边刻蚀，使得在每个复合壁的第一牺牲层901中形成第二内部支撑槽，这里的第二内部支撑槽位于存储单元隔离槽3’两侧，在第二内部支撑槽中填充支撑材料，第二内部支撑槽中的支撑材料形成第二内部支撑层502；
S24：对位线槽300’进行侧边刻蚀，在每个复合壁的第一牺牲层901中形成第二内部支撑槽，这里的第二内部支撑槽位于位线槽300’两侧，在第二内部支撑槽中填充支撑材料，第二内部支撑槽中的支撑材料形成第二内部支撑层502；
S25：在存储单元隔离槽3’中填充存储单元隔离柱3和在位线槽300’中填充隔离材料5，得到如图7A和图7B所示的中间品；
S30：去除剩余的第一牺牲层901，剩余的半导体层11沿平行于第一衬底100的方向延伸并且依次包括源极区111、沟道区112和漏极区113，漏极区113包括电容区，得到如图8A和图8B所示的中间品；
S40：在第一衬底100上形成第二牺牲层902，使第二牺牲层902覆盖步骤S30得到的中间品的表面(覆盖半导体层11)，得到如图9A和图9B所示的中间品；
S51：去除半导体层11的沟道区112四周的第二牺牲层902，在半导体层11的沟道区112四周依次形成环绕沟道区112的栅极12绝缘层和栅极12，半导体层11和栅极12组成晶体管10；以及，在平行于第一衬底100的平面上并且沿垂直于半导体层11的延伸方向上设置有一个半导体层11，使该一个半导体层11上的栅极12作为字线400；或者，在平行于第一衬底100的平面上并且沿垂直于半导体层11的延伸方向上设置有多个半导体层11，使该多个半导体层11上的栅极12连接在一起形成字线400；
S52：将沿垂直于第一衬底100的方向排列的位于不同层的多条字线400设置为不同的长度，使得沿垂直于第一衬底100的方向排列的位于不同层的多条字线400呈现出阶梯状；
S53：在每个存储单元列中相邻的两个存储单元的晶体管10的栅极12之间设置层间隔离层2，从而将每个存储单元列中相邻的两个存储单元的晶体管10的栅极12隔离开，得到如图10A和图10B所示的中间品；
S60：去除半导体层11的漏极区113的电容区四周的第二牺牲层902，在半导体层11的漏极区113的电容区四周依次形成环绕电容区的第一电极板21、介电质层23和第二电极板22，第一电极板21、介电质层23和第二电极板22组成电容器20；
S70：去除位线槽300’中的隔离材料5，在位线槽300’中填充位线材料，形成位线，将位线和与该位线相接触的多个半导体层11的源极区111连接，使得该多个半导体层11的源极区111共用一条位线，得到第一芯片1000，得到如图1A和图1B所示的中间品；
S81：在第二衬底的一侧依次设置外围电路、带有金属接触柱的金属接触层、带有金属线的金属互连层，外围电路包括第一晶体管10和第二晶体管10，
S82：将第一晶体管10和第二晶体管10分别与金属接触柱连接；
S90：采用X-Tracking技术将第一芯片1000的第一衬底100与第二芯片的金属互连层层叠结合在一起，并将金属互连层的金属线与第一芯片1000的位线、字线400或电容器电连接，得到如图2A和图2B所示的中间品。
在本申请实施例中，形成第一芯片的步骤S10至S70与形成第二芯片的步骤S80可以同时进行；或者，先进行步骤S10至S60，后进行步骤S80；或者，先进行步骤S80，后进行步骤S10至S60。
在本申请实施例中，所述第一牺牲层的材料可以为与所述半导体层的材料之间的刻蚀选择比较大的材料，例如，所述第一牺牲层的材料与所述半导体层的材料之间的刻蚀选择比可以≥50:1，再例如，所述半导体层的材料可以为单晶硅，所述第一牺牲层的材料可以选自SiGe等具有相似性质的其他材料中的任意一种或多种。所述第一牺牲层的厚度可以为30nm至50nm，例如，可以为30nm、35nm、40nm、45nm、50nm。
在本申请实施例中，所述第二牺牲层的材料可以为与所述半导体层的材料之间的刻蚀选择比较大的材料，例如，所述第二牺牲层的材料与所述半导体层的材料之间的刻蚀选择比可以≥50:1。再例如，所述半导体层的材料可以为单晶硅，所述第二牺牲层的材料可以为SiO2等具有相似性质的其他材料中的任意一种或多种；SiO2与单晶硅的刻蚀选择比较高，而且SiO2的刻蚀工艺成熟且所需的刻蚀时间较短。
在本申请实施例中，步骤S10中可以通过外延设备在所述第一衬底的第一侧生长出由第一牺牲层和半导体层组成的超晶格(super lattice)薄膜堆叠层，得到多个由第一牺牲层和半导体层组成的复合外延层。
在本申请实施例中，步骤S21中可以利用同一层图案光罩(Photo mask)通过光照曝光进行图案化刻蚀，形成存储单元隔离槽、位线槽和沟槽。
在本申请实施例中，步骤S22至S24中，可以通过湿法刻蚀对所述沟槽、所述存储单元隔离槽或所述位线槽进行侧边刻蚀。
在本申请实施例中，步骤S22至S24中，可以通过ALD工艺在所述第一内部支撑层槽、所述第二内部支撑槽和所述沟槽中填充支撑材料，例如，可以通过ALD工艺在所述第一内部支撑层槽、所述第二内部支撑槽和所述沟槽中填充SiN。
在本申请实施例中，步骤S25中可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽和所述位线槽中形成氧化硅薄膜。
在本申请实施例中，步骤S30中可以通过刻蚀法、选择超高第一牺牲层/半导体层刻蚀比将第一牺牲层刻蚀掉而保留半导体层，所述刻蚀法可以为干法刻蚀或湿法刻蚀。
在本申请实施例中，步骤S40中可以通过SOD、HDP或HARP工艺形成第二牺牲层，例如，可以通过SOD、HDP或HARP工艺形成SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种，作为第二牺牲层。
在本申请实施例中，步骤S50中可以通过刻蚀法、选择超高第二牺牲层/半导体层刻蚀比将第二牺牲层刻蚀掉而保留半导体层，所述刻蚀法可以为干法刻蚀或湿法刻蚀。
在本申请实施例中，步骤S52中可以通过修整刻蚀(trim etch)得到阶梯状字线(staircase WL)。
在本申请实施例中，步骤S53中可以通过ALD或化学气相沉积(Chemical VaporDeposition,CVD)工艺设置层间隔离层，例如，可以通过ALD或CVD工艺填充SiO2，形成层间隔离层。
在本申请实施例中，步骤S80中可以通过传统的CMOS工艺形成所述外围电路，然后在所述外围电路上制作金属接触层和金属互连层。所述金属接触层可以由金属接触柱和绝缘介质形成，可以先设置整层的绝缘介质，然后在绝缘介质中开设通孔并填充金属形成所述金属接触柱。所述金属互连层可以由金属线和绝缘介质形成，可以先设置整层的绝缘介质，然后在绝缘介质中开设通孔并填充金属形成所述金属线。
在本申请实施例中，步骤S90中可以采用X-Tracking技术实现第一芯片和第二芯片的结合和精确电连接，例如，可以包括将第一芯片和第二芯片结合在一起，根据需要选择将金属线与位线、字线或电容器电连接，例如，若想要金属线与位线电连接，则将金属线与位线对齐，并在第一衬底中开设连接金属线与位线的通孔以及在该通孔中填充导电金属，实现金属线与位线的精确电连接。
本申请实施例还提供一种电子设备，包括如上本申请实施例提供的所述半导体器件。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
在第一衬底的一侧按照第一牺牲层和半导体层的顺序沿垂直于所述第一衬底的方向堆叠形成多个由所述第一牺牲层和所述半导体层组成的复合层；
在所述多个复合层中沿垂直于所述第一衬底的方向刻蚀出位线槽和沟槽，并对所述沟槽进行侧边刻蚀，形成多个垂直于所述第一衬底的间隔槽并且在每个复合壁的第一牺牲层中形成第一内部支撑槽，所述间隔槽将多个所述复合层间隔为多个垂直于所述第一衬底的复合壁，所述第一内部支撑槽将所述第一牺牲层间隔为网格结构，在所述第一内部支撑槽中填充支撑材料形成第一内部支撑层，以及在所述位线槽中填充隔离材料；
去除剩余的第一牺牲层，剩余的半导体层沿平行于所述第一衬底的方向延伸并且依次包括源极区、沟道区和漏极区，所述漏极区包括电容区；
在所述第一衬底上形成第二牺牲层，使所述第二牺牲层覆盖所述半导体层；
去除所述半导体层的沟道区四周的第二牺牲层，在所述半导体层的沟道区四周依次形成环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有一个半导体层，使该一个半导体层上的栅极作为字线；或者，在平行于所述第一衬底的平面上并且沿垂直于所述半导体层的延伸方向上设置有多个半导体层，使该多个半导体层上的栅极连接在一起形成字线；
去除所述半导体层的漏极区的电容区四周的第二牺牲层，在所述半导体层的漏极区的电容区四周依次形成环绕所述电容区的第一电极板、介电质层和第二电极板，所述第一电极板、所述介电质层和所述第二电极板组成电容器；
去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成位线，将所述位线和与该位线相接触的多个半导体层的所述源极区连接，使得该多个半导体层的所述源极区共用一条位线，得到第一芯片。
2.根据权利要求1所述的半导体器件的制造方法，其中，对所述沟槽进行侧边刻蚀，在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，在所述第一内部支撑槽中填充支撑材料形成第一内部支撑层包括：
对所述沟槽进行侧边刻蚀，在每个所述复合壁的第一牺牲层中形成第一内部支撑槽，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层；或者，
在所述沟槽中填充支撑材料，形成设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸的第一内部支撑层；对所述沟槽进行侧边刻蚀，每个所述复合壁的第一牺牲层中形成第一内部支撑槽，在所述第一内部支撑槽中填充支撑材料，形成设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间的第一内部支撑层。
3.一种半导体器件，其特征在于，通过根据权利要求1或2所述的制造方法得到，所述半导体器件包括第一芯片，所述第一芯片包括：
第一衬底；
设置在所述第一衬底上的多个存储单元列，每个所述存储单元列均垂直于所述第一衬底并且由堆叠设置在所述第一衬底一侧的多个存储单元形成；
每个所述存储单元均包括晶体管和电容器，所述晶体管包括半导体层和栅极，所述半导体层沿平行于所述第一衬底的方向延伸并且依次包括源极区、沟道区和漏极区，所述漏极区包括电容区；所述栅极环绕在所述沟道区四周，并且所述栅极与所述沟道区之间设置有栅极绝缘层；
所述电容器包括第一电极板、第二电极板以及设置在所述第一电极板和所述第二电极板之间的介电质层，所述第一电极板、所述介电质层和所述第二电极板依次环绕在所述漏极区的电容区的四周；
多条位线，每条所述位线均沿垂直于所述第一衬底的方向延伸，在与所述半导体层的延伸方向平行的方向上，相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
多条字线，每条所述字线均在平行于所述第一衬底的平面上延伸并且垂直于所述半导体层的延伸方向，其中，在所述字线的延伸方向上设置有一个存储单元列，每条所述字线由该一个存储单元列的一个存储单元的晶体管的栅极形成；或者，在所述字线的延伸方向上设置有多个存储单元列，每条所述字线由该多个存储单元列的沿所述字线的延伸方向排列的多个存储单元的晶体管的栅极连接在一起形成；
第一内部支撑层，所述第一内部支撑层设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间，所述第一内部支撑层配置为对所述电容器和相邻的两个半导体层提供支撑，所述电容器被所述第一内部支撑层间隔为网格式电容器。
4.根据权利要求3所述的半导体器件，其中，所述第一内部支撑层还设置在沿所述字线的延伸方向上相邻的两个半导体层的漏极区的电容区之间并且沿垂直于所述第一衬底的方向延伸。
5.根据权利要求3所述的半导体器件，还包括第二芯片，所述第二芯片和所述第一芯片层叠结合在一起并且所述第二芯片和所述存储单元列分别位于所述第一衬底的两侧，所述第二芯片的电路与所述第一芯片的电路电连接；
所述第二芯片包括依次设置在第二衬底上的外围电路、金属接触层和金属互连层，所述金属接触层设置在所述外围电路远离所述第二衬底的一侧，所述金属互连层设置在所述金属接触层远离所述第二衬底的一侧并且位于所述第一衬底远离所述存储单元列的一侧，所述金属接触层中设置有金属接触柱，所述金属互连层中设置有金属线，所述金属线的一端与所述第一芯片的位线、字线或电容器电连接，所述金属线的另一端通过所述金属接触柱与所述外围电路电连接。
6.根据权利要求3所述的半导体器件，其中，沿垂直于所述第一衬底的方向排列的位于不同层的多条字线呈阶梯状。
7.根据权利要求3所述的半导体器件，其中，所述半导体层的材料选自第IVA族元素形成的半导体材料中的任意一种或多种，所述字线的材料选自第IVA族元素形成的导体材料中的任意一种或多种。
8. 根据权利要求3至7中任一项所述的半导体器件，其中，所述存储单元列还包括层间隔离层，所述层间隔离层设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，所述层间隔离层配置为将相邻的两个存储单元的晶体管的栅极隔离开。
9.根据权利要求3至7中任一项所述的半导体器件，还包括一个或多个沿垂直于所述第一衬底的方向延伸的存储单元隔离柱，在所述半导体层的延伸方向上每间隔两个存储单元列设置有一个所述存储单元隔离柱；和/或
所述半导体器件还包括第二内部支撑层，所述第二内部支撑层设置在沿垂直于所述第一衬底的方向上相邻的两个半导体层之间并且位于非电容区，所述第二内部支撑层配置为对所述半导体层提供支撑。
10.一种电子设备，其特征在于，包括根据权利要求3至9中任一项所述的半导体器件。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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