CN117279373B - 存储器及其制造方法、电子设备 - Google Patents
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Abstract
本公开涉及一种存储器及其制造方法、电子设备，存储器包括一个或多个存储单元，一个或多个垂直于衬底的第一字线定义孔以及一个或多个第一晶体管容置槽；存储单元设置于衬底上，存储单元包括第一晶体管，第一晶体管包括第一半导体层；第一字线定义孔内具有第一字线和栅介质层，栅介质层位于第一字线和第一字线定义孔的侧壁之间；第一晶体管容置槽至少部分环绕第一字线定义孔；第一晶体管容置槽内具有第一半导体层，第一晶体管容置槽内无第一字线。本公开存储器能够消除寄生沟道及避免沟道损伤，提升器件性能。
Description
技术领域
本发明涉及集成电路设计及制造技术领域，特别是涉及一种存储器及其制造方法、电子设备。
背景技术
随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。
为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。
发明内容
基于此，本公开提供一种存储器及其制造方法、电子设备，至少能够消除寄生沟道及避免沟道结构损伤，提升器件性能。
为了解决上述技术问题及其他问题，根据一些实施例，本公开的一方面提供一种存储器，存储器包括一个或多个存储单元，一个或多个垂直于衬底的第一字线定义孔以及一个或多个第一晶体管容置槽；存储单元设置于衬底上，存储单元包括第一晶体管，第一晶体管包括第一半导体层；第一字线定义孔内具有第一字线和栅介质层，栅介质层位于第一字线和第一字线定义孔的侧壁之间；第一晶体管容置槽至少部分环绕第一字线定义孔；第一晶体管容置槽内具有第一半导体层，第一晶体管容置槽内无第一字线。
在一些实施例中，第一字线定义孔和第一晶体管容置槽连通。
在一些实施例中，第一半导体层环绕设置于对应栅介质层的侧壁，并覆盖第一晶体管容置槽的上、下内表面。
在一些实施例中，存储器还包括第一位线及第一位线容置槽；第一位线沿平行衬底的第一方向延伸；第一位线设置在第一位线容置槽中；第一位线容置槽和第一晶体管容置槽相连通。
在一些实施例中，第一位线与第一半导体层连接，第一半导体层还设置在第一位线容置槽中，第一半导体层覆盖对应第一位线的上、下表面及第一位线靠近第一字线的侧壁。
在一些实施例中，存储器还包括刻蚀槽以及第一位线隔离结构，刻蚀槽垂直于衬底，且与第一位线容置槽相连通；第一位线隔离结构设置在刻蚀槽中，并与第一位线相接触。
在一些实施例中，存储器还包括第二晶体管，第二晶体管包括存储栅极；第一半导体层远离第一位线隔离结构的一端与存储栅极连接。
在一些实施例中，存储器还包括沿垂直衬底方向延伸的第二字线；第二晶体管包括主栅极及背栅极，存储栅极用作背栅极，主栅极连接第二字线。
在一些实施例中，存储器还包括沿平行衬底的第一方向延伸的第二位线，第二晶体管包括第一源/漏极以及第二源/漏极；第一源/漏极接地，第二源/漏极连接第二位线。
在一些实施例中，第二晶体管包括主栅极，存储栅极用作主栅极。
在一些实施例中，存储器还包括第二字线及第二位线，第二位线沿平行衬底的第一方向延伸；第二字线沿垂直衬底方向延伸；第二晶体管包括第一源/漏极以及第二源/漏极；第一源/漏极连接第二字线，第二源/漏极连接第二位线。
在一些实施例中，存储器还包括电容器，电容器位于第一晶体管背离第一位线的一侧，电容器包括第一电极、第二电极以及位于二者之间的介电层；第一半导体层远离第一位线隔离结构的一端与第一电极连接。
根据一些实施例，本公开的另一方面提供一种存储器的制造方法，包括：
提供衬底，于衬底上形成堆叠结构；
刻蚀堆叠结构，形成第一字线定义孔及第一晶体管容置槽，第一字线定义孔沿垂直衬底方向贯穿堆叠结构，第一晶体管容置槽至少部分环绕第一字线定义孔；
于第一字线定义孔内依次形成栅介质层和第一字线；
于第一晶体管容置槽内填充第一半导体层。
在一些实施例中，刻蚀堆叠结构，形成第一字线定义孔和第一晶体管容置槽，包括：使第一字线定义孔和第一晶体管容置槽连通。
在一些实施例中，于第一晶体管容置槽内填充第一半导体层包括：形成第一半导体层，第一半导体层环绕设置于对应栅介质层的侧壁，并覆盖第一晶体管容置槽的上、下内表面。
在一些实施例中，刻蚀堆叠结构，还包括：形成第一位线容置槽，并使第一位线容置槽和第一晶体管容置槽相连通；于第一晶体管容置槽内填充第一半导体层之后，还包括：于第一位线容置槽内形成沿平行衬底的第一方向延伸的第一位线。
在一些实施例中，于第一晶体管容置槽内填充第一半导体层，包括：使第一半导体层进入第一位线容置槽中，并使第一半导体层覆盖对应第一位线的上、下表面及第一位线靠近第一字线的侧壁。
在一些实施例中，刻蚀堆叠结构，包括：形成沿垂直衬底方向贯穿堆叠结构，并沿第一方向延伸的刻蚀槽，使第一位线容置槽位于第一晶体管容置槽和刻蚀槽之间，并使第一位线容置槽与刻蚀槽连通；在第一位线容置槽内形成沿平行衬底的第一方向延伸的第一位线之后，还包括：于刻蚀槽内形成第一位线隔离结构。
在一些实施例中，堆叠结构包括沿垂直衬底方向交替层叠的多层导电材料层和多层绝缘材料层；第一字线定义孔位于刻蚀槽的旁侧并与刻蚀槽之间具有间隔；第一晶体管容置槽位于对应导电材料层的第一刻蚀区域并环绕于第一字线定义孔的周侧；第一位线容置槽位于对应导电材料层的第二刻蚀区域并位于第一晶体管容置槽和刻蚀槽之间；第二刻蚀区域和第一刻蚀区域相连通。
在一些实施例中，刻蚀堆叠结构，形成第一字线定义孔和第一晶体管容置槽，包括：沿垂直衬底的方向刻蚀堆叠结构，形成多个第一字线定义孔；基于第一字线定义孔，刻蚀各导电材料层的对应侧壁，形成多个第一晶体管容置槽；刻蚀堆叠结构，形成第一位线容置槽，包括：基于刻蚀槽，刻蚀各导电材料层的对应侧壁，形成多个第一位线容置槽。
在一些实施例中，于第一字线定义孔内依次形成栅介质层和第一字线之前，方法还包括：
形成填充第一晶体管容置槽、第一字线定义孔、第一位线容置槽及刻蚀槽的牺牲材料层；
去除第一字线定义孔内的牺牲材料层；
于第一字线定义孔内依次形成栅介质层和第一字线之后，方法还包括：
去除剩余的牺牲材料层。
在一些实施例中，于第一晶体管容置槽内填充第一半导体层，以及于第一位线容置槽内形成第一位线，包括：
于剩余牺牲材料层的去除区域沉积第一半导体材料层，并使得第一半导体材料层填充满第一晶体管容置槽，且覆盖第一位线容置槽的内壁、刻蚀槽内暴露出的绝缘材料层侧壁；
形成覆盖第一半导体材料层并填充满第一位线容置槽和刻蚀槽的第一位线材料层；
去除刻蚀槽内的第一半导体材料层和第一位线材料层，形成第一半导体层和第一位线。
在一些实施例中，第一半导体材料层和第一位线材料层分别采用原子层沉积工艺形成。
在一些实施例中，刻蚀槽内的第一半导体材料层和第一位线材料层采用干法刻蚀工艺去除。
在一些实施例中，第一半导体材料层采用金属氧化物半导体材料形成。
在一些实施例中，刻蚀堆叠结构，形成第一字线定义孔及第一晶体管容置槽之前，方法还包括：
图案化堆叠结构，形成沿第一方向排布呈列的多个分隔槽；
于分隔槽内形成分隔结构；
其中，在第一方向上相邻的分隔结构用于定义对应存储单元的设置位置；第一半导体层沿第一方向延伸的长度与对应的相邻分隔结构之间的距离相等。
根据一些实施例，本公开的又一方面提供一种电子设备，包括上述的存储器。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1中(a)图为本公开一实施例中提供的一种存储器的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图2中(a)图为本公开一实施例中提供的一种存储器的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图3中(a)图为本公开一实施例中提供的一种存储器的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图4为本公开一实施例中提供的一种存储器的制造方法的流程示意图；
图5为本公开一实施例中提供的一种存储器的立体结构示意图；
图6为图2所示结构的正视图；
图7为图6所示结构沿A-A’方向的截面示意图；
图8为图7所示的存储单元的等效电路图；
图9中(a)图为本公开一实施例中提供的一种存储器的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图10为图9所示结构的等效电路图；
图11为本公开一实施例中形成堆叠结构之后所得结构的截面示意图；
图12中(a)图为本公开一实施例中形成分隔结构之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图；
图13中(a)图为本公开一实施例中形成第一沟槽、第一通孔、第二晶体管容置槽及第二位线容置槽之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图14中(a)图为本公开一实施例中形成牺牲介质层之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图15中(a)图为本公开一实施例中形成第二半导体层及填充介质层之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图16中(a)图为本公开一实施例中形成第二位线材料层之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图17中(a)图为本公开一实施例中形成第二位线及第二位线隔离结构之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图18中(a)图为本公开一实施例中形成接地线之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图19中(a)图为本公开一实施例中形成第二字线定义孔之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图20中(a)图为本公开一实施例中形成第二字线之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图21中(a)图为本公开一实施例中形成刻蚀槽、第一字线定义、第一晶体管容置槽及第一位线容置槽之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图22中(a)图为本公开一实施例中形成牺牲材料层之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图23中(a)图为本公开一实施例中形成栅介质层及第一字线之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图24中(a)图为本公开一实施例中去除牺牲材料层之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图25中(a)图为本公开一实施例中形成第一位线材料层及第一半导体材料层之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图26中(a)图为本公开一实施例中形成第一半导体层及第一位线之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图27中(a)图为本公开一实施例中形成第一位线隔离结构所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图28为本公开一实施例中提供的另一种存储器的立体结构示意图；
图29为图28所示结构的正视图；
图30为图29所示结构沿A-A’方向的截面示意图；
图31为图30所示的存储单元的等效电路图；
图32中(a)图为本公开一实施例中提供的另一种存储器的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图33中(a)图为本公开一实施例中形成第二晶体管之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图34中(a)图为本公开一实施例中形成第一晶体管之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图35中(a)图为本公开一实施例中提供的又一种存储器的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图36为图35所示存储器的等效电路图；
图37为本公开一实施例中形成堆叠结构之后所得结构的截面示意图；
图38中(a)图为本公开一实施例中形成分隔结构之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图；
图39中(a)图为本公开一实施例中形成第一通孔及电容器容置槽之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图40中(a)图为本公开一实施例中形成第一电极及电容牺牲层之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图41中(a)图为本公开一实施例中去除部分第一电极及部分电容牺牲层并暴露第一通孔之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图42中(a)图为本公开一实施例中形成介电层、第二电极层及公共电极之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图；
图43中(a)图为本公开一实施例中形成第一晶体管之后所得结构的俯视图示意图，(b)图为(a)图所示结构沿A-A’方向的截面示意图，(c)图为(a)图所示结构沿B-B’方向的截面示意图，(d)图为(b)图所示结构沿C-C’方向的截面示意图。
附图标记说明：
U、存储单元；T1、第一晶体管；T2、第二晶体管；SN、存储节点；WWL、第一字线；WBL、第一位线；RWL、第二字线；RBL、第二位线；GND、接地线；
1、衬底；11、分隔槽；12、分隔结构；13、接地层；2、堆叠结构；21、导电材料层；22、绝缘材料层；23、盖层；
E1、第一沟槽；E2、刻蚀槽；H1、第一通孔；H2、第一字线定义孔；H3、第二字线定义孔；H4、第二通孔；G1、第二晶体管容置槽；G2、第二位线容置槽；G3、第一晶体管容置槽；G4、第一位线容置槽；G5、电容器容置槽；
31、栅介质层；32、第一位线隔离结构；320、第一位线材料层；33、第一字线介质层；331、第一延伸部；332、第一分支；34、第二位线隔离结构；340、第二位线材料层；35、第二字线介质层；371、第二延伸部；372、第二分支；41、第一半导体层；411、第一半导体材料层；42、第二半导体层；421、第二半导体材料层；43、存储栅极；51、牺牲介质层；52、绝缘介质层；53、填充介质层；531、第三延伸部；532、第三分支；54、牺牲材料层；61、第一电极；62、介电层；63、第二电极；64、公共电极；65、电容牺牲层。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一元件和另一元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
在本公开的描述中，除非另有明确规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接连接，亦可以是通过中间媒介间接连接，可以是两个部件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开较优的实施例，本实施例中各组件的型态、数量及比例也可改变，且其组件布局型态也可能更为复杂。
在相关技术中，在制造三维存储器时，通常主要采取以下步骤：先形成贯穿堆叠结构的第一字线定义孔，再于第一字线定义孔的内壁形成第一半导体层，去除部分第一半导体层，于字线定义孔内形成栅介质层及第一字线，栅介质层覆盖剩余的第一半导体层的内表面。在上述制造过程中，刻蚀工艺会使得直接损伤半导体层材料，并且剩余的器件结构仍然会在后续制造过程中受到损伤。
鉴于上述现有技术中的不足之处，本公开提供一种存储器及其制造方法、电子设备，其详细内容将在后续实施例中得以阐述。
根据一些实施例，本公开提供了一种存储器。
作为示例，上述存储器可以用于构成DRAM器件，DRAM可以包括晶体管结构以及与晶体管结构连接的电容器或等效电容器，电容器或等效电容器用于存储数据，晶体管结构用于实现等效电容器内数据的读取或者向等效电容器内写入数据。可以理解，本公开实施例提供的半导体结构可以作为DRAM中晶体管结构以及等效电容器的组成部分，例如可以为1T1C结构、2T0C结构等，但并不以此为限，本公开实施例提供的存储器也可以用作为其他的结构。
请参考图1至图3，在一些实施例中，存储器包括一个或多个存储单元U，一个或多个垂直于衬底1的第一字线定义孔H2以及一个或多个第一晶体管容置槽G3；存储单元U设置于衬底1上，存储单元U包括第一晶体管T1，第一晶体管T1包括第一半导体层41；第一字线定义孔H2内具有第一字线WWL和栅介质层31，栅介质层31位于第一字线WWL和第一字线定义孔H2的侧壁之间；第一晶体管容置槽G3至少部分环绕第一字线定义孔H2；第一晶体管容置槽G3内具有第一半导体层41，第一晶体管容置槽G3内无第一字线WWL。
在上述实施例的存储器中，可以在于第一字线定义孔H2内依次形成栅介质层31和第一字线WWL之后，于第一晶体管容置槽G3内直接填充环绕栅介质层31侧壁的第一半导体层41，从而使得在第一晶体管容置槽G3内具有第一半导体层41；在第一晶体管容置槽G3内无第一字线WWL，能够有效消除寄生沟道及避免沟道结构损伤。
在一些实施例中，第一字线定义孔H2和第一晶体管容置槽G3连通。
示例地，第一字线定义孔H2和第一晶体管容置槽G3也可不连通，例如，第一字线定义孔H2和第一晶体管容置槽G3之间具有绝缘层(未图示)。
在一些实施例中，第一半导体层41环绕设置于对应栅介质层31的侧壁，并覆盖第一晶体管容置槽G3的上、下内表面，以增加第一半导体层41与第一位线WBL之间的接触面积，从而减小二者之间的接触电阻。
在一些实施例中，存储器还包括第一位线WBL及第一位线容置槽G4；第一位线WBL沿平行衬底1的第一方向延伸；第一位线WBL设置在第一位线容置槽G4中；第一位线容置槽G4和第一晶体管容置槽G3相连通。
在一些实施例中，第一位线WBL与第一半导体层41连接，第一半导体层41还设置在第一位线容置槽G4中，第一半导体层41覆盖对应第一位线WBL的上、下表面及第一位线WBL靠近第一字线WWL的侧壁。
在一些实施例中，存储器还包括刻蚀槽E2以及第一位线隔离结构32，刻蚀槽E2垂直于衬底1，且与第一位线容置槽G4相连通；第一位线隔离结构32设置在刻蚀槽E2中，并与第一位线WBL相接触。
示例地，在第一字线WWL制作完成后，第一半导体层41可以通过刻蚀槽E2、第一位线容置槽G4以及第一晶体管容置槽G3设置在栅介质层31的侧壁，从而避免了在第一字线定义孔H2中先制作第一半导体层41，然后再去除寄生沟道造成的沟道结构损伤。
在一些实施例中，存储器还包括第二晶体管T2，第二晶体管T2包括存储栅极43；第一半导体层41远离第一位线隔离结构32的一端与存储栅极43连接。
请参考图1，在一些实施例中，存储器还包括沿垂直衬底1方向延伸的第二字线RWL；第二晶体管T2包括主栅极及背栅极，存储栅极43用作背栅极，主栅极连接第二字线RWL。
在一些实施例中，存储器还包括沿平行衬底1的第一方向延伸的第二位线RBL，第二晶体管T2包括第一源/漏极以及第二源/漏极；第一源/漏极接地，第二源/漏极连接第二位线RBL。
请参考图2，在一些实施例中，第二晶体管T2包括主栅极，存储栅极43用作主栅极。
在一些实施例中，存储器还包括第二字线RWL及第二位线RBL，第二位线RBL沿平行衬底1的第一方向延伸；第二字线RWL沿垂直衬底1方向延伸；第二晶体管T2包括第一源/漏极以及第二源/漏极；第一源/漏极连接第二字线RWL，第二源/漏极连接第二位线RBL。
请参考图3，在一些实施例中，存储器还包括电容器，电容器位于第一晶体管T1背离第一位线WBL的一侧，电容器包括第一电极61、第二电极63以及位于二者之间的介电层62；第一半导体层41远离第一位线隔离结构32的一端与第一电极61连接。
需要说明的是，本公开实施例中，存储单元的数量可以为多个。多个存储单元沿垂直所述衬底的方向堆叠形成不同层。位于同一层的多个存储单元可以沿第一方向排布成列，沿第二方向排布成行；其中，第一方向和第二方向平行于衬底且相交。如此，本公开实施例中的存储器可以采用三维结构，以具有更高的存储密度及较低的每比特(Bit)成本，从而进一步提升空间利用率，有利于提升器件集成度。
在一些实施例中，第一字线在衬底上的正投影形状包括矩形，圆形，椭圆形、六边形等多种图形。此处提及的矩形，可以为顶角呈直角的理想矩形，也可以为包含刻蚀偏差或过渡圆角等在内的近似矩形。
针对上述一些实施例提供的存储器，示例地，存储器可以为2T0C结构，1T1C结构等，以作为上述存储器一些可能的实施方式，上述存储器一些的具体实施方式在后文得以详细叙述。本领域技术人员可以根据实际应用情况适应性采用适合的结构，本公开并不以此为限。
本公开还根据一些实施例，提供了一种存储器的制造方法。用于制备上述存储器。可以理解，上述存储器拥有的有益效果，本实施例中的存储器的制造方法也同样拥有。
请参考图1，存储器的制造方法包括如下步骤：
步骤S10：提供衬底，于衬底上形成堆叠结构；
步骤S20：刻蚀堆叠结构，形成第一字线定义孔及第一晶体管容置槽，第一字线定义孔沿垂直衬底方向贯穿堆叠结构，第一晶体管容置槽至少部分环绕第一字线定义孔；
步骤S30：于第一字线定义孔内依次形成栅介质层和第一字线；
步骤S40：于第一晶体管容置槽内填充第一半导体层。
在上述实施例的存储器的制造方法中，通过刻蚀衬底上的堆叠结构，形成第一字线定义孔及第一晶体管容置槽。在于第一晶体管容置槽内填充第一半导体层之前，先于第一字线定义孔内依次形成栅介质层和第一字线，能够有效消除寄生沟道效应，从而节省去除寄生沟道的工艺步骤，并且能够避免相关技术中由于先形成沟道，再去除部分沟道形成字线的工艺步骤中对第一半导体层的损伤。可以在于第一字线定义孔内依次形成栅介质层和第一字线之后，于第一晶体管容置槽内直接填充环绕栅介质层侧壁的第一半导体层，从而使得在第一晶体管容置槽内具有第一半导体层；在第一晶体管容置槽内无第一字线。如此，本公开实施例能够有效消除寄生沟道，以及避免沟道结构损伤，提升器件性能，并且简化存储器的制造工艺，提升加工效率。
在一些实施例中，步骤S20，刻蚀堆叠结构，形成第一字线定义孔及第一晶体管容置槽之前，方法还包括：
步骤S11：图案化堆叠结构，形成沿第一方向排布呈列的多个分隔槽；
步骤S12：于分隔槽内形成分隔结构；
其中，在第一方向上相邻的分隔结构用于定义对应存储单元的设置位置；第一半导体层沿第一方向延伸的长度与对应相邻分隔结构之间的距离相等。
在一些实施例中，步骤S20，刻蚀堆叠结构，形成第一字线定义孔和第一晶体管容置槽，包括：
步骤S201：使第一字线定义孔和第一晶体管容置槽连通。在一些实施例中，堆叠结构包括沿垂直衬底方向交替层叠的多层导电材料层和多层绝缘材料层；第一字线定义孔位于刻蚀槽的旁侧并与刻蚀槽之间具有间隔；第一晶体管容置槽位于对应导电材料层的第一刻蚀区域并环绕于第一字线定义孔的周侧；
在一些实施例中，步骤S20，刻蚀堆叠结构，形成第一字线定义孔、及第一位线容置槽，包括：
步骤S21：沿垂直衬底的方向刻蚀堆叠结构，形成多个第一字线定义孔；
步骤S22：基于第一字线定义孔，刻蚀各导电材料层的对应侧壁，形成多个第一晶体管容置槽。
在一些实施例中，步骤S20，刻蚀堆叠结构，还包括：
步骤S23：形成沿垂直衬底方向贯穿堆叠结构，并沿第一方向延伸的刻蚀槽。
在一些实施例中，步骤S20，刻蚀堆叠结构，还包括：
步骤S24：形成第一位线容置槽，并使第一位线容置槽和第一晶体管容置槽相连通。
在一些实施例中第一位线容置槽位于第一晶体管容置槽和刻蚀槽之间，并使第一位线容置槽与刻蚀槽连通。
在一些实施例中，第一位线容置槽位于对应导电材料层的第二刻蚀区域并位于第一晶体管容置槽和刻蚀槽之间；第二刻蚀区域和第一刻蚀区域相连通。
在一些实施例中，步骤S24，刻蚀堆叠结构，形成第一位线容置槽，包括：
步骤S241：基于刻蚀槽，刻蚀各导电材料层的对应侧壁，形成多个第一位线容置槽。
在上述实施例的存储器的制造方法中，利用堆叠结构中的导电材料层所包括的相连通的第一刻蚀区域及第二刻蚀区域，使得位于第一刻蚀区域并环绕于第一字线定义孔周侧的第一晶体管容置槽，与位于第二刻蚀区域的第一位线容置槽相连通，以使于第一位线容置槽内形成的第一位线与填充于第一晶体管容置槽内的第一半导体层相接触。之后再于刻蚀槽内形成第一位线隔离结构，实现第一位线的隔离。
在一些实施例中，于第一字线定义孔内依次形成栅介质层和第一字线之前，方法还包括：
步骤S25：形成填充第一晶体管容置槽、第一字线定义孔、第一位线容置槽及刻蚀槽的牺牲材料层；去除第一字线定义孔内的牺牲材料层；
在一些实施例中，于第一字线定义孔内依次形成栅介质层和第一字线之后，方法还包括：
步骤S26：去除剩余的牺牲材料层。
在一些实施例中，步骤S40，于第一晶体管容置槽内填充第一半导体层包括：
步骤S401：形成第一半导体层，第一半导体层环绕设置于对应栅介质层的侧壁，并覆盖第一晶体管容置槽的上、下内表面。
在一些实施例中，步骤S40，于第一晶体管容置槽内填充第一半导体层，包括：
步骤S402：使第一半导体层进入第一位线容置槽中，并使第一半导体层覆盖对应第一位线的上、下表面及第一位线靠近第一字线的侧壁。
在一些实施例中，步骤S40，于第一晶体管容置槽内填充第一半导体层之后，还包括：
步骤S50：于第一位线容置槽内形成沿平行衬底的第一方向延伸的第一位线。
在一些实施例中，步骤S40，于第一晶体管容置槽内填充第一半导体层，以及步骤S50，于第一位线容置槽内形成第一位线，包括：
步骤S41：于剩余牺牲材料层的去除区域沉积第一半导体材料层，并使得第一半导体材料层填充满第一晶体管容置槽，且覆盖第一位线容置槽的内壁、刻蚀槽内暴露出的绝缘材料层侧壁；
步骤S51：形成覆盖第一半导体材料层并填充满第一位线容置槽和刻蚀槽的第一位线材料层；
步骤S52：去除刻蚀槽内的第一半导体材料层和第一位线材料层，形成第一半导体层和第一位线。
在一些实施例中，步骤S50，在第一位线容置槽内形成沿平行衬底的第一方向延伸的第一位线之后，还包括：
步骤S60：于刻蚀槽内形成第一位线隔离结构。
在一些实施例中，第一半导体材料层和第一位线材料层分别采用原子层沉积工艺形成。
在一些实施例中，刻蚀槽内的第一半导体材料层和第一位线材料层采用干法刻蚀工艺去除。
在一些实施例中，第一半导体材料层采用金属氧化物半导体材料形成。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本公开根据一些实施例，提供了一种具有2T0C结构的存储器及其制造方法。
存储器包括一个或多个存储单元，第一字线，第一位线，第二字线以及第二位线。存储单元设置于衬底上，且存储单元包括第一晶体管和第二晶体管。其中，第二晶体管可以为单栅结构或双栅结构。
以下请结合图2至图10理解一些第二晶体管为双栅结构的实施方式。
具体地，如图6所示，第一字线WWL沿垂直衬底1的方向延伸；第一字线WWL的侧壁设有栅介质层31；第一位线WBL沿平行衬底1的第一方向延伸；第二字线RWL沿垂直衬底1的方向延伸；第二字线RWL的侧壁设有第一字线介质层33；第二位线RBL沿平行衬底1的第一方向延伸。垂直衬底1的方向可以为Z方向，第一方向可以为平行衬底1的Y方向。
此处，第二位线RBL和第二字线RWL相绝缘，第二字线RWL在作为存储器的第二字线RWL使用的同时，还可以作为各存储单元U中第二晶体管T2的栅极，用于控制第二晶体管T2的通断。示例地，存储器包括还包括接地线GND，接地线GND位于第二字线RWL的旁侧，接地线GND可沿垂直衬底1的方向延伸，且与第二字线RWL平行。
示例地，第一晶体管T1包括第一半导体层41，第一半导体层41环绕设置于对应栅介质层31的侧壁，并延伸覆盖对应第一位线WBL的上下表面及第一位线WBL靠近第一字线WWL的侧壁。
示例地，第二晶体管T2包括第二半导体层42以及存储栅极43；第二半导体层42设置于对应第一字线介质层33沿第一方向的侧壁，以及设置于接地线GND背离第二字线RWL的一侧，并延伸覆盖对应第二位线RBL的上下表面及第二位线RBL靠近第二字线RWL的侧壁；存储栅极43位于第二半导体层42背离第二位线RBL的一侧。
示例地，第二晶体管T2包括主栅极及部分环绕主栅极的背栅极，背栅极位于第二半导体层42背离第二位线RBL的一侧，存储栅极43可以直接用作背栅极，主栅极连接第二字线RWL。
此处，主栅极及第二字线RWL可以为一体式结构，可以在第一通孔H1中通过一次性沉积工艺同时形成。
在一些实施例中，第二晶体管T2包括第一源/漏极以及第二源/漏极；第一源/漏极与接地线GND连接，第二源/漏极连接第二位线RBL。
此处，可以理解，第二半导体层42的不同区域可以用作为第二晶体管T2的第一源/漏极以及第二源/漏极，例如，与接地线GND相接触的部分第二半导体层42用作第二晶体管T2的第一源/漏极，与第二位线RBL相接触的部分第二半导体层42用作第二晶体管T2的第二源/漏极。
可以理解，上述实施例中的第二晶体管T2采用双栅结构，使得第二晶体管T2的栅控能力增强，从而降低亚阈值摆幅，提升第二晶体管T2的开关比，使上述实施例中的存储器的电学性能增强。
在一些实施例中，第二字线RWL包括第一延伸部331及第一分支332，第一延伸部331沿垂直衬底1的方向延伸，第一分支332设置于第二位线RB靠近第一延伸部331的一侧，第二半导体层42还环绕设置于覆盖第一分支332与第一字线介质层33相接触的侧壁。
在一些实施例中，接地线GND包括第二延伸部371及第二分支372，第二延伸部371沿垂直衬底1的方向延伸，第二分支372设置于对应存储栅极43靠近第二延伸部371的一侧，第二半导体层42还环绕设置于第二分支372的外侧壁。
示例地，第一延伸部331与第一分支332为一体成型结构；第二延伸部371与第二分支372也为一体成型结构。
在一些实施例中，存储器还包括第一位线隔离结构32以及第二位线隔离结构34；第一位线隔离结构32位于第一位线WBL背离第一字线WWL的一侧，且沿第一方向延伸；第二位线隔离结构34位于第二位线RBL背离第二字线RWL的一侧，且沿第一方向延伸。
在一些实施例中，存储器还包括位于存储单元U上下表面的绝缘材料层22，绝缘材料层22用于分隔沿垂直衬底方向相邻的存储单元U。
在一些实施例中，存储器还包括沿第一方向排布呈列的多个分隔结构12，用于分隔沿第一方向相邻的存储单元U。
在一些实施例中，存储器的各导电结构之间还设置有绝缘介质层52，能够避免电荷泄露，有效降低漏电流。示例地，绝缘介质层52可以覆盖第二半导体层42的外表面，且位于接地线GND与绝缘材料层22之间，接地线GND与衬底1之间，第二字线RWL与绝缘材料层22之间，第一字线介质层33与衬底1之间，以及第二位线隔离结构34与衬底1之间。例如，位于覆盖第二半导体层42的外表面，且位于第二半导体层42与存储栅极43之间的绝缘介质层52还可以作为存储栅极43的栅极介质层。
在一些实施例中，存储器还包括位于衬底1内的接地层13，接地线GND的第二延伸部371沿垂直衬底1方向贯穿绝缘介质层52，并延伸至接地层13。
图10为本实施例中具有2T0C结构的存储器的等效电路，图5中仅示出了一个存储单元U的等效电路作为示例。请结合图5至图10进行理解，存储栅极43可以用于存储电荷，例如，存储栅极43与第二半导体层42以及二者之间的绝缘介质层52可以等效为电容器，对应于图5中的存储节点SN。接地线GND可以用于连接接地电压G。
示例地，在本实施例的存储单元U进行写入操作时，第一字线WWL施加控制电平，使得第一晶体管T1开启，同时，第一位线WBL用于向存储单元U提供数据电平，经由第二半导体层42写入至存储栅极43中，使得电荷存储于存储栅极43中或使得存储栅极43中的电荷流失，以实现数据的写入，也即实现数据“1”或“0”的写入。例如，在第一位线WBL提供用于写入数据“1”的数据电平时，为第一字线WWL施加为高电平的控制电压，使得第一晶体管T1开启，使得电荷存储于存储栅极43中，实现数据“1”的写入；在第一位线WBL提供用于写入数据“0”的数据电平时，为第一字线WWL施加为高电平的控制电压，使得第一晶体管T1开启，使得存储栅极43中的电荷流失，实现数据“0”的写入。
相应地，在本实施例的存储单元U进行读取操作时，第二字线RWL施加控制电平，使得第二晶体管T2开启或闭合。当存储栅极43中存储有电荷时，由于存储栅极43中所存储的数据电平与接地电压G之间存在电势差，使得存储栅极43中所存储的电荷基于隧穿效应等相关原理进入第二半导体层42中，引起第二半导体层42与第二位线RBL相连接的一端的电势变化，继而通过第二位线RBL读取上述电势变化，以实现数据的读取，再经由外围电路放大识别后，实现数据“1”或“0”的读取。
具体地，可以为第二字线RWL施加中间电平的控制电压，中间电平位于第一电平与第二电平之间，例如，第一电平为能够使第二晶体管T2闭合的电压，第二电平为能够使第二晶体管T2开启的电压，在存储单元U进行数据“1”的读取时，由于存储栅极43内存储有一定电荷，在数据电平与中间电平的共同作用下，使得存储栅极43中所存储的电荷能够进入第二半导体层42中，引起第二半导体层42与第二位线RBL相连接的一端的电势变化，继而在接地线GND与第二位线RBL之间产生显著的电流，再经由外围电路放大识别后，实现数据“1”的读取。相应地，在存储单元U进行数据“0”的读取时，由于存储栅极43内并未存储电荷或仅存储少量电荷，在数据电平与中间电平的共同作用下，存储栅极43中不存在电荷或所存储的电荷不足以进入第二半导体层42中，第二半导体层42与第二位线RBL相连接的一端的电势无变化或仅存在较小变化，使得在接地线GND与第二位线RBL之间并未产生电流或仅产生较小电流，再经由外围电路放大识别后，实现数据“0”的读取。
可以理解，本公开实施例中存储单元U的写入操作和读取操作可以分开进行。
为了更清楚的说明上述一些实施例提供的存储器的制造方法，以下请结合图11至图28理解本公开一些具有2T0C结构的存储器的制造方法的实施方式。
本公开实施例对于衬底1的构成材料并不做具体限定。作为示例，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底1、硅锗(SiGe)衬底1、硅锗碳(SiGeC)衬底1、碳化硅(SiC)衬底1、砷化镓(GaAs)衬底1、砷化铟(InAs)衬底1、磷化铟(InP)衬底1或其它的III/V半导体衬底1或II/VI半导体衬底1。或者，还例如，衬底1可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底1等。
在步骤S10中，如图11所示，提供衬底1，于衬底1上形成堆叠结构2；堆叠结构2包括沿垂直衬底1方向交替层叠的多层导电材料层21和多层绝缘材料层22。
可以理解，可以根据堆叠的多层存储单元中存储单元的层数设置导电材料层21的层数，每层导电材料层21中形成一层存储单元。
具体地，堆叠结构2的最底层为导电材料层21，堆叠结构2的最顶层为绝缘材料层22，或者，堆叠结构2的最底层为绝缘材料层22，堆叠结构2的最顶层为导电材料层21。本公开实施例中以堆叠结构2的最底层为导电材料层21，堆叠结构2的最顶层为绝缘材料层22进行示例性说明。
示例地，在步骤S10中，还可以于堆叠结构2上形成盖层23，以形成对存储器的电气保护。
在步骤S11中，如图12所示，图案化堆叠结构2，形成沿第一方向排布呈列的多个分隔槽11。
在步骤S12中，如图12所示，于分隔槽11内形成分隔结构12，在第一方向上相邻的分隔结构12用于定义对应存储单元的设置位置。
示例地，分隔结构12的材料包括但不限于氧化物、氮化物和氮氧化物、碳化物中的一种或多种。示例性的，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)，碳化物包括碳化硅。
请参考图13至图21，在一些实施例中，步骤S20之前，形成第二晶体管T2，第二字线RWL，第二位线RBL以及接地线GND，可以包括如下步骤：
如图13所示，刻蚀堆叠结构2，形成间隔设置且贯穿堆叠结构2的第一通孔H1及第一沟槽E1，并基于第一通孔H1及第一沟槽E1刻蚀各导电材料层21的对应侧壁，以形成位于相邻绝缘材料层22之间或相邻绝缘材料层22与衬底1之间的多个第二晶体管容置槽G1，以及多个第二位线容置槽G2；其中，第一通孔H1及第一沟槽E1之间的导电材料层21被完全去除。
示例地，可以采用侧向刻蚀工艺基于第一通孔H1及第一沟槽E1周向地去除部分导电材料层21。
可以理解，第一沟槽E1可以和第一通孔H1同时形成，即第一沟槽E1可以和第一通孔H1可以基于同一个掩膜层采用一次刻蚀工艺形成，有利于简化存储器的制造工艺，以提升生产效率；或者，第一沟槽E1可以和第一通孔H1也可以分开形成，即第一沟槽E1可以和第一通孔H1可以基于不同掩膜层采用多次刻蚀工艺形成。本公开以同时形成第一沟槽E1和第一通孔H1进行示例性说明。
具体地，当堆叠结构2的最底层为导电材料层21时，靠近衬底1的第二晶体管容置槽G1位于衬底1和最底层的绝缘材料层22之间；即在垂直于衬底1的方向上，第二晶体管容置槽G1的上侧壁暴露出靠近衬底1的绝缘材料层22的下表面，第二晶体管容置槽G1的下侧壁暴露出衬底1的表面，其余的第二晶体管容置槽G1位于相邻的绝缘材料层22之间；即在垂直于衬底1的方向上，第二晶体管容置槽G1的上侧壁暴露出上侧相邻的绝缘材料层22的下表面，第二晶体管容置槽G1的下侧壁暴露出下侧相邻的绝缘材料层22的上表面。
相应地，当堆叠结构2的最底层为绝缘材料层22时，第二晶体管容置槽G1均位于相邻绝缘材料层22之间；即在垂直于衬底1的方向上，第二晶体管容置槽G1的上侧壁暴露出上侧相邻的绝缘材料层22的下表面，第二晶体管容置槽G1的下侧壁暴露出下侧相邻的绝缘材料层22的上表面。
请参考图14及图15，示例地，于第二晶体管容置槽G1内依次形成绝缘介质层52及第二半导体层42，可以包括如下步骤：
如图14所示，于第二晶体管容置槽G1的侧壁、第一通孔H1的侧壁以及第一沟槽E1的侧壁依次形成绝缘介质层52及第二半导体材料层421，并形成填充第二晶体管容置槽G1、第一通孔H1以及第一沟槽E1的牺牲介质层51；
如图15所示，去除位于第一通孔H1及第一沟槽E1内的牺牲介质层51，以及第一通孔H1侧壁及第一沟槽E1侧壁的第二半导体材料层421，以形成第二半导体层42，并形成填充暴露的第一通孔H1以及第一沟槽E1的填充介质层53。
请参考图16及图17，示例地，形成第二位线RBL，可以包括如下步骤：
如图16所示，去除位于第一沟槽E1内的填充介质层53，以暴露出第一沟槽E1；基于第一沟槽E1去除位于第一沟槽E1两侧的第二部分牺牲介质层51，以形成第二位线容置槽G2，并于第二位线容置槽G2内形成覆盖第二半导体层42的第二位线材料层340，第二位线材料层340填充第一沟槽E1及第二位线容置槽G2；
如图17所示，去除位于第一沟槽E1内的第二位线材料层，以暴露出第一沟槽E1，并于第一沟槽E1内形成第二位线隔离结构34。
请参考图18及图20，示例地，形成第二位线RBL以及第二位线隔离结构34之后，于第一通孔H1及第二晶体管容置槽G1内形成接地线GND及第二字线RWL。
具体地，如图18所示，去除位于第一通孔H1内的部分填充介质层53，并进一步去除位于第一通孔H1外侧的牺牲介质层51；于暴露出的空隙内形成接地线GND。
如图20所示，去除剩余的填充介质层，并进一步去除位于第一通孔H1外侧的牺牲介质层，以形成第二字线定义孔H3；形成覆盖第二字线定义孔H3内侧壁的第一字线介质层33，以及覆盖第一字线介质层33且填充第二字线定义孔H3的第二字线RWL。
请参考图21，在步骤S20中，刻蚀堆叠结构2，形成刻蚀槽E2、第一字线定义孔H2、第一晶体管容置槽G3及第一位线容置槽G4；其中，刻蚀槽E2沿垂直衬底1方向贯穿堆叠结构2并沿第一方向延伸；第一字线定义孔H2位于刻蚀槽E2的旁侧并与刻蚀槽E2之间具有间隔；第一晶体管容置槽G3位于对应导电材料层的第一刻蚀区域并环绕于第一字线定义孔H2的周侧；第一位线容置槽G4位于对应导电材料层的第二刻蚀区域并位于第一晶体管容置槽G3和刻蚀槽E2之间；第二刻蚀区域和第一刻蚀区域相连通。
需要说明的是，在步骤S20中，刻蚀堆叠结构2之后，剩余的导电材料层21可用作存储栅极43，并与第二半导体层42共同构成第二晶体管T2。
请参考图21，在一些实施例中，步骤S20，刻蚀堆叠结构2，形成刻蚀槽E2、第一字线定义孔H2、第一晶体管容置槽G3及第一位线容置槽G4，包括：
步骤S21：沿垂直衬底1的方向刻蚀堆叠结构2，形成多个第一字线定义孔H2。
步骤S22：基于第一字线定义孔H2，刻蚀各导电材料层21的对应侧壁，形成多个第一晶体管容置槽G3。
步骤S23：形成沿垂直衬底1方向贯穿堆叠结构2，并沿第一方向延伸的刻蚀槽E2。
步骤S24：形成第一位线容置槽G4，并使第一位线容置槽G4和第一晶体管容置槽G3相连通。
示例地，刻蚀槽E2及多个第一字线定义孔H2均贯穿堆叠结构2并延伸至衬底1内，可以采取干法刻蚀工艺刻蚀堆叠结构2以形成刻蚀槽E2及多个第一字线定义孔H2。在第二晶体管T2包括接地层13的实施例中，刻蚀槽E2及多个第一字线定义孔H2均未延伸至接地层13内。
可以理解，刻蚀槽E2及多个第一字线定义孔H2可以同时形成，即刻蚀槽E2及多个第一字线定义孔H2可以基于同一个掩膜层采用一次刻蚀工艺形成，或者，刻蚀槽E2及多个第一字线定义孔H2也可以分开形成，即刻蚀槽E2及多个第一字线定义孔H2可以基于不同掩膜层采用多次刻蚀工艺形成。本公开以同时形成刻蚀槽E2及多个第一字线定义孔H2进行示例性说明。
具体地，在步骤S21及步骤S23中，可以于堆叠结构2的表面形成掩膜叠层；于掩膜叠层的表面形成光刻胶(Photoresist，简称PR)层，并对光刻胶层进行曝光显影，以于光刻胶层内形成第一图形，从而形成第一图形化光刻胶层，第一图形内同时定义有刻蚀槽E2及多个第一字线定义孔H2的位置；基于第一图形化光刻胶层刻蚀堆叠结构2，以形成刻蚀槽E2及多个第一字线定义孔H2。
示例地，掩膜叠层可以包括依次沉积于堆叠结构2表面的氧化硅层、多晶硅层、氮氧化硅层、旋涂硬掩模层中的一层或多层。
在一些实施例中，步骤S24，刻蚀堆叠结构2，形成第一位线容置槽G4，包括：
步骤S241：基于刻蚀槽E2，刻蚀各导电材料层21的对应侧壁，形成多个第一位线容置槽G4。
相应地，步骤S22及步骤S241也可以基于一次性刻蚀工艺完成，即可以同时基于刻蚀槽E2和写第一字线定义孔H2，刻蚀各导电材料层21的对应侧壁，形成多个写第一晶体管容置槽G3及多个写位线容置槽G4。
示例的，步骤S22及步骤S241中，可以采用各向异性刻蚀工艺(anisotropicetching)进行侧向刻蚀，各向异性刻蚀可以在预设的晶向或晶面方向上选择性地刻蚀材料，而在其他方向上只留下很少或几乎没有刻蚀痕迹，在此步骤中采用各向异性刻蚀进行回刻可以使所得结构的形貌更加精确和可控。
其中，第一晶体管容置槽G3及第一位线容置槽G4之间的导电材料层21被完全去除，使得第一晶体管容置槽G3及第一位线容置槽G4相连通；具体地，多个第一晶体管容置槽G3与第一字线定义孔H2相连通，多个第一位线容置槽G4与刻蚀槽E2相连通，由于刻蚀槽E2及多个第一字线定义孔H2均贯穿堆叠结构2并延伸至衬底1内，使得多个第一晶体管容置槽G3及多个第一位线容置槽G4可以通过一次刻蚀工艺直接形成，从而简化存储器的制造工艺，以提升生产效率。
需要说明的是，第一晶体管容置槽G3背离第一位线容置槽G4侧壁的导电材料层21可以完全去除至暴露绝缘层的部分侧壁，可以采用各向同性刻蚀工艺实现导电材料层21的完全去除。或者，第一晶体管容置槽G3背离第一位线容置槽G4侧壁的导电材料层21也可以被部分去除以保留部分导电材料层21。其中，至少去除第一晶体管容置槽G3与相邻分隔结构12之间的导电材料层21，使得第一晶体管容置槽G3至少暴露出分隔结构12的部分侧壁。
具体地，当堆叠结构2的最底层为导电材料层21时，靠近衬底1的第一晶体管容置槽G3位于衬底1和最底层的绝缘材料层22之间；即在垂直于衬底1的方向上，第一晶体管容置槽G3的上侧壁暴露出靠近衬底1的绝缘材料层22的下表面，第一晶体管容置槽G3的下侧壁暴露出衬底1的表面，其余的第一晶体管容置槽G3位于相邻的绝缘材料层22之间；即在垂直于衬底1的方向上，第一晶体管容置槽G3的上侧壁暴露出上侧相邻的绝缘材料层22的下表面，第一晶体管容置槽G3的下侧壁暴露出下侧相邻的绝缘材料层22的上表面。
相应地，当堆叠结构2的最底层为绝缘材料层22时，第一晶体管容置槽G3均位于相邻绝缘材料层22之间；即在垂直于衬底1的方向上，第一晶体管容置槽G3的上侧壁暴露出上侧相邻的绝缘材料层22的下表面，第一晶体管容置槽G3的下侧壁暴露出下侧相邻的绝缘材料层22的上表面。
需要说明的是，在步骤S22及步骤S24中，在第一晶体管容置槽G3背离第一位线容置槽G4侧壁的导电材料层21也可以被部分去除以保留部分导电材料层21的实施例中，保留的部分导电材料层21可以用作第二晶体管T2的存储栅极43；或者，在第一晶体管容置槽G3背离第一位线容置槽G4侧壁的导电材料层21可以完全去除至暴露绝缘层的侧壁的实施例中，在步骤S22之后，步骤S23之前，还可以于第一晶体管容置槽G3背离第一位线容置槽G4的侧壁形成存储栅极43，此时，存储栅极43的材料可以与导电材料层21的材料相同或不同。本公开实施例以保留的部分导电材料层21用作存储栅极43进行示例性说明。
在步骤S25中，如图22所示，形成填充第一晶体管容置槽G3、第一字线定义孔H2、第一位线容置槽G4及刻蚀槽E2的牺牲材料层54。
示例地，可以采取沉积工艺形成牺牲材料层54，沉积工艺包括但不限于原子层沉积工艺、化学气相沉积工艺、分子层沉积工艺等。
可以理解，牺牲材料层54与导电材料层21、绝缘材料层22以及衬底1均具有一定的刻蚀选择比，以使后续工艺中能够更好地去除牺牲材料层54。
在步骤S30中，如图23所示，去除第一字线定义孔H2内的牺牲材料层54；于第一字线定义孔H2内依次形成栅介质层31和第一字线WWL。如此，能够有效消除寄生沟道效应，从而节省去除寄生沟道的工艺步骤，并且能够避免相关技术中由于先形成沟道，再去除部分沟道形成字线的工艺步骤中对第一半导体层41的损伤，从而简化工艺流程。
示例地，第一字线WWL的构成材料包括但不限于导电的多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，示例性的，金属可以是钨(W)、镍(Ni)、铜(Cu)、铝(Al)、钼(Mo)、钌(Ru)、钽(Ta)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括钨硅(WSi)。
示例地，栅介质层31的材料可以包括但不限于硅氧化物(例如二氧化硅)、硅氮化物(氮氧化硅)、氮化物(例如氮化硅)、金属氧化物(例如Al2O3)、金属氧氮化物(例如AlON)、金属硅化物、高K介质材料(介电系数大于3.9)、低k介质材料(介电系数为大于或等于2.5，小于3.9)、超低k介质材料(介电系数小于2.5)、铁电材料、抗铁电材料、碳化物(碳化硅)或者它们的组合。示例性的，高k材料可以包括铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、镧氧化物(La2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。第一字线介质层33的材料与栅介质层31的材料可以相同或不同。
步骤S30之后，如图24所示，在步骤S26中，去除剩余的牺牲材料层，以暴露出栅介质层31的部分侧壁。例如，可以采用湿法刻蚀工艺去除剩余的牺牲材料层。
在步骤S40中，如图25至图26所示，于第一晶体管容置槽G3内填充第一半导体层41，第一半导体层41在环绕栅介质层31的侧壁的同时还延伸覆盖第一位线容置槽G4的内壁。
本公开实施例中，通过先于第一字线定义孔H2内形成栅介质层31及第一字线WWL，再于第一晶体管容置槽G3内形成环绕栅介质层31的侧壁，且同时还延伸覆盖第一位线容置槽G4的内壁的第一半导体层41，从而有效消除寄生沟道效应，节省去除寄生沟道的工艺步骤，简化工艺流程，并且能够避免相关技术中由于先形成沟道，再去除部分沟道形成字线的工艺步骤中对第一半导体层41的损伤，以提升存储器的性能。
可以理解，由于第一晶体管容置槽G3至少暴露出分隔结构12的部分侧壁，使得第一半导体层41沿第一方向延伸的长度与对应相邻分隔结构12之间的距离相等。
在步骤S41中，如图25所示，于剩余牺牲材料层的去除区域沉积第一半导体材料层411，并使得第一半导体材料层411填充满第一晶体管容置槽G3，且覆盖第一位线容置槽G4的内壁、刻蚀槽E2内暴露出的绝缘材料层22侧壁。
示例地，第一半导体层41的材料包括多晶硅、非晶硅、氧化物材料(例如，IGZO、IZO、ITO、氧化锌)及二维材料(例如，石墨烯、二硫化钼等)中的至少一种。
在一些实施例中，第一半导体材料层411采用金属氧化物半导体材料形成。
示例地，第一半导体材料层411的材料包括铟、镓、锌或锡中至少一种的金属氧化物半导体，例如为铟镓锌氧化物(Indium Gallium Zinc Oxide，简称IGZO)，以利于降低第一晶体管T1的漏电流，从而确保第一晶体管T1的可靠性，并且降低第一晶体管T1的刷新时间。
相应地，第二半导体层42也可以采用金属氧化物半导体材料形成，第二半导体层42的材料和第一半导体层41的材料可以相同或不同。例如，第二半导体层42的材料也可以为IGZO材料，以利于降低第二晶体管T2的漏电流，从而确保第二晶体管T2的可靠性，以降低存储器件的刷新时间。
需要说明的是，金属氧化物的材料也可以是ITO，IWO、ZnOx、InOx、In2O3、InWO、SnO2、TiOx、InSnOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO、IAZO、IGO、IZO(indium-zinc-oxide)、IZOx等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
请参考图25至图26，在步骤S50中，于第一位线容置槽G4内形成覆盖第一半导体层41并填充第一位线容置槽G4的第一位线WBL，可以包括如下步骤：
在步骤S51中，如图25所示，形成覆盖第一半导体材料层411并填充满第一位线容置槽G4和刻蚀槽E2的第一位线材料层320。
在一些实施例中，第一半导体材料层411和第一位线材料层320分别采用原子层沉积工艺形成，以形成形貌更好的第一半导体材料层411和第一位线材料层320。
在步骤S52中，如图26所示，去除刻蚀槽E2内的第一半导体材料层和第一位线材料层，形成第一半导体层41和第一位线WBL。
示例地，第一位线WBL的材料可以包括金属材料，例如金属钨、金属镍或金属钛等。
在一些实施例中，刻蚀槽E2内的第一半导体材料层和第一位线材料层采用干法刻蚀工艺去除。
在步骤S60中，如图27所示，于刻蚀槽E2内形成第一位线隔离结构32。
以下，请结合图28至图32理解一些第二晶体管T2为单栅结构的实施方式。
具体地，如图32所示，第一字线WWL沿垂直衬底1的方向延伸；第一字线WWL的侧壁设有栅介质层31；第一位线WBL沿平行衬底1的第一方向延伸；第二字线RWL沿垂直衬底1的方向延伸；第二位线RBL沿平行衬底1的第一方向延伸。垂直衬底1的方向可以为Z方向，第一方向可以为平行衬底1的Y方向。
此处，第二位线RBL和第二字线RWL相绝缘，第二字线RWL在作为存储器的第二字线RWL使用的同时，还可以作为各存储单元U中第二晶体管T2的栅极，用于控制第二晶体管T2的通断。
示例地，存储器包括还包括填充介质层53，填充介质层53位于第二字线RWL的旁侧，填充介质层53可沿垂直衬底1的方向延伸，且与第二字线RWL平行。
示例地，第一晶体管T1包括第一半导体层41，第一半导体层41环绕设置于对应栅介质层31的侧壁，并延伸覆盖对应第一位线WBL的上下表面及第一位线WBL靠近第一字线WWL的侧壁。
示例地，第二晶体管T2包括第二半导体层42以及存储栅极43；第二半导体层42设置于对应第二字线RWL沿第一方向的侧壁，以及设置于填充介质层53背离第二字线RWL的一侧，并延伸覆盖对应第二位线RBL的上下表面及第二位线RBL靠近第二字线RWL的侧壁；存储栅极43位于第二半导体层42背离第二位线RBL的一侧。
在一些实施例中，第二晶体管T2包括位于第二半导体层42背离第二位线RBL的一侧的主栅极，存储栅极43可以用作主栅极。
此处，主栅极及第二字线RWL可以为一体式结构，可以在第一通孔H1中通过一次性沉积工艺同时形成。
在一些实施例中，第二晶体管T2包括第一源/漏极以及第二源/漏极；第一源/漏极连接第二字线RWL，第二源/漏极连接第二位线RBL。
此处，可以理解，第二半导体层42的不同区域可以用作为第二晶体管T2的第一源/漏极以及第二源/漏极，例如，与第二字线RWL相接触的部分第二半导体层42用作第二晶体管T2的第一源/漏极，与第二位线RBL相接触的部分第二半导体层42用作第二晶体管T2的第二源/漏极。
在一些实施例中，第二字线RWL包括第一延伸部331及第一分支332，第一延伸部331沿垂直衬底1的方向延伸，第一分支332设置于对应存储栅极43靠近第一延伸部331的一侧，第二半导体层42还环绕设置于第一分支332的外侧壁。
在一些实施例中，填充介质层53包括第三延伸部531及第三分支532，第三延伸部531沿垂直衬底1的方向延伸，第三分支532设置于第二位线RBL靠近第三延伸部531的三侧，第二半导体层42还环绕设置于第三分支532的侧壁。
示例地，第一延伸部331与第一分支332为一体成型结构；第三延伸部531与第三分支532也为一体成型结构。
在一些实施例中，存储器还包括第一位线隔离结构32以及第二位线隔离结构34；第一位线隔离结构32位于第一位线WBL背离第一字线WWL的一侧，且沿第一方向延伸；第二位线隔离结构34位于第二位线RBL背离第二字线RWL的一侧，且沿第一方向延伸。
在一些实施例中，存储器还包括位于存储单元U上下表面的绝缘材料层22，绝缘材料层22用于分隔沿垂直衬底方向相邻的存储单元U。
在一些实施例中，存储器还包括沿第一方向排布呈列的多个分隔结构12，用于分隔沿第一方向相邻的存储单元U。
在一些实施例中，存储器的各导电结构之间还设置有绝缘介质层52，能够避免电荷泄露，有效降低漏电流。
图31为本实施例中另一些具有2T0C结构的存储器的等效电路。请结合图31至图32进行理解，存储栅极43可以用于存储电荷，例如，存储栅极43与第二半导体层42以及二者之间的绝缘介质层52可以等效为电容器，对应于图31中的存储节点SN。本实施例中存储单元U的读写操作与上述具有2T0C结构的存储器类似，此处不再赘述。可以理解，本公开实施例中存储单元UU的写入操作和读取操作也可以分开进行。
请结合图33至图34理解本公开另一些具有2T0C结构的存储器的制造方法的实施方式。其中，如图33所示，本实施例中形成第二晶体管T2的步骤中，除了形成第二字线RWL以外的相关步骤均可以参考前述实施例中形成第二晶体管T2的实施方式。
值得说明地是，本实施例中形成第二晶体管T2时，在去除位于第一通孔H1内的部分填充介质层53，并进一步去除位于第一通孔H1外侧的牺牲介质层之后，直接于暴露出的空隙内形成第二字线RWL，并保留剩余的填充介质层53。
相应地，如图34所示，本实施例中形成第一晶体管T1的相关步骤也可以参考前述实施例中形成第一晶体管T1的实施方式。
本公开还根据一些实施例，提供了一种具有1T1C结构的存储器及其制造方法。
如图35所示，存储器包括一个或多个存储单元U，第一字线WWL，第一位线WBL。存储单元U设置于衬底1上，且存储单元U包括第一晶体管T1和电容器。
其中，第一字线WWL沿垂直衬底1的方向延伸；第一字线WWL的侧壁设有第二字线介质层35；第一位线WBL沿平行衬底1的第一方向延伸。垂直衬底1的方向可以为Z方向，第一方向可以为平行衬底1的Y方向。
示例地，第一晶体管T1包括第三半导体层，第三半导体层环绕设置于对应第二字线介质层35的侧壁，并延伸覆盖对应第一位线WBL的上下表面及第一位线WBL靠近第一字线WWL的侧壁。
在一些实施例中，存储器还包括第一位线隔离结构32；第一位线隔离结构32位于第一位线WBL背离第三半导体层的一侧，且沿第一方向延伸。
示例地，电容器设置于第一晶体管T1背离第一位线隔离结构32的一侧，电容器包括第一电极61、第二电极63以及位于二者之间的介电层62。存储器还包括沿垂直衬底1方向延伸的公共电极64，介电层62还延伸覆盖公共电极64的侧壁。
在一些实施例中，存储器还包括位于存储单元U上下表面的绝缘材料层22，绝缘材料层22用于分隔沿垂直衬底方向相邻的存储单元U。
在一些实施例中，存储器还包括沿第一方向排布呈列的多个分隔结构12。
图36为本实施例中一些具有1T1C结构的存储器的等效电路。请结合图35至图36进行理解，电容器用于存储电荷。
为了更清楚的说明上述一些实施例提供的存储器的制造方法，以下请结合图37至图43理解本公开一些具有1T1C结构的存储器的制造方法的实施方式。
如图37所示，在步骤S10中，提供衬底1，于衬底1上形成堆叠结构2；堆叠结构2包括沿垂直衬底1方向交替层叠的多层导电材料层21和多层绝缘材料层22。
可以理解，可以根据堆叠的多层存储单元中存储单元的层数设置导电材料层21的层数，每层导电材料层21中形成一层存储单元。
具体地，堆叠结构2的最底层为导电材料层21，堆叠结构2的最顶层为绝缘材料层22，或者，堆叠结构2的最底层为绝缘材料层22，堆叠结构2的最顶层为导电材料层21。本公开实施例中以堆叠结构2的最底层为导电材料层21，堆叠结构2的最顶层为绝缘材料层22进行示例性说明。
示例地，在步骤S10中，还可以于堆叠结构2上形成盖层23，以形成对存储器的电气保护。
在步骤S11中，如图38所示，图案化堆叠结构2，形成沿第一方向排布呈列的多个分隔槽11。
在步骤S12中，如图38所示，于分隔槽11内形成分隔结构12，在第一方向上相邻的分隔结构12用于定义对应存储单元U的设置位置。
请参考图39至图42，在一些实施例中，步骤S20之前，形成电容器可以包括如下步骤：
如图39所示，刻蚀堆叠结构2，形成间隔设置且贯穿堆叠结构2的第二通孔H4，并基于第二通孔H4刻蚀各导电材料层21的对应侧壁，以形成位于相邻绝缘材料层22之间或相邻绝缘材料层22与衬底1之间的多个电容器容置槽G5。
如图40所示，于第二通孔H4的侧壁及电容器容置槽G5的侧壁形成第一电极61，并形成填充第二通孔H4及电容器容置槽G5的电容牺牲层65。
如图41所示，去除位于第二通孔H4的电容牺牲层65，以及第二通孔H4侧壁的第一电极61。
如图42所示，基于第二通孔H4去除电容牺牲层，于第二通孔H4的侧壁及第一电极61的内表面形成介电层62，并形成填充电容器容置槽G5的第二电极63，以及填充第二通孔H4的公共电极64层。
请参考图43，在形成电容器之后，还包括形成第一晶体管T1的步骤，形成第一晶体管T1的步骤可以参考前述实施例中形成第一晶体管T1的步骤10至步骤60。
其中，步骤S20中，可以基于刻蚀槽E2和第一字线定义孔H2，完全去除导电材料层，形成多个第一晶体管容置槽G3及多个第一位线容置槽G4。
本公开实施例中，通过先于第一字线定义孔H2内形成栅介质层31及第一字线WWL，再于第一晶体管容置槽G3内形成环绕栅介质层31的侧壁，且同时还延伸覆盖第一位线容置槽G4的内壁的第一半导体层41，从而有效消除寄生沟道效应，节省去除寄生沟道的工艺步骤，简化工艺流程，并且能够避免相关技术中由于先形成沟道，再去除部分沟道形成字线的工艺步骤中对第一半导体层41的损伤，以提升存储器的性能。
在一些实施例中，提供了一种电子设备，包括上述的存储器，电子设备包括手机、电视、显示器、平板、电脑等。由于采用了性能及可靠性更好的存储器，因此，本实施例的电子设备具有更有益的性能及更高的可靠性。
请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。
Claims (25)
1.一种存储器，其特征在于，包括：
一个或多个存储单元，设置于衬底上，包括第一晶体管，所述第一晶体管包括第一半导体层；
一个或多个垂直于所述衬底的第一字线定义孔，所述第一字线定义孔内具有第一字线和栅介质层，所述栅介质层位于所述第一字线和所述第一字线定义孔的侧壁之间；
一个或多个第一晶体管容置槽，所述第一晶体管容置槽至少部分环绕所述第一字线定义孔；所述第一晶体管容置槽内具有所述第一半导体层，所述第一晶体管容置槽内无所述第一字线；
第一位线，沿平行所述衬底的第一方向延伸；
第一位线容置槽，所述第一位线设置在所述第一位线容置槽中；所述第一位线容置槽和所述第一晶体管容置槽相连通；
其中，所述第一位线与所述第一半导体层连接，所述第一半导体层还设置在所述第一位线容置槽中，所述第一半导体层覆盖对应所述第一位线的上、下表面及所述第一位线靠近所述第一字线的侧壁。
2.根据权利要求1所述的存储器，其特征在于，所述第一字线定义孔和所述第一晶体管容置槽连通。
3.根据权利要求1所述的存储器，其特征在于，所述第一半导体层环绕设置于对应所述栅介质层的侧壁，并覆盖所述第一晶体管容置槽的上、下内表面。
4.根据权利要求1所述的存储器，其特征在于，还包括：
刻蚀槽，所述刻蚀槽垂直于所述衬底，且与所述第一位线容置槽相连通；
第一位线隔离结构，设置在所述刻蚀槽中，并与所述第一位线相接触。
5.根据权利要求4所述的存储器，其特征在于，还包括：
第二晶体管，所述第二晶体管包括存储栅极；所述第一半导体层远离所述第一位线隔离结构的一端与所述存储栅极连接。
6.根据权利要求5所述的存储器，其特征在于，还包括沿垂直所述衬底方向延伸的第二字线；
所述第二晶体管包括主栅极及背栅极，所述存储栅极用作所述背栅极，所述主栅极连接所述第二字线。
7.根据权利要求6所述的存储器，其特征在于，还包括沿平行所述衬底的第一方向延伸的第二位线；
所述第二晶体管包括第一源/漏极以及第二源/漏极；所述第一源/漏极接地，所述第二源/漏极连接所述第二位线。
8.根据权利要求5所述的存储器，其特征在于，所述第二晶体管包括主栅极，所述存储栅极用作所述主栅极。
9.根据权利要求8所述的存储器，其特征在于，还包括沿垂直所述衬底方向延伸的第二字线，以及沿平行所述衬底的第一方向延伸的第二位线；
所述第二晶体管包括第一源/漏极以及第二源/漏极；所述第一源/漏极连接所述第二字线，所述第二源/漏极连接所述第二位线。
10.根据权利要求4所述的存储器，其特征在于，还包括：
电容器，位于所述第一晶体管背离所述第一位线的一侧，所述电容器包括第一电极、第二电极以及位于二者之间的介电层；所述第一半导体层远离所述第一位线隔离结构的一端与所述第一电极连接。
11.一种存储器的制造方法，其特征在于，包括：
提供衬底，于所述衬底上形成堆叠结构；
刻蚀所述堆叠结构，形成第一字线定义孔及第一晶体管容置槽，所述第一字线定义孔沿垂直所述衬底方向贯穿所述堆叠结构，所述第一晶体管容置槽至少部分环绕所述第一字线定义孔；
形成填充所述第一晶体管容置槽、所述第一字线定义孔的牺牲材料层；
去除所述第一字线定义孔内的所述牺牲材料层；
于所述第一字线定义孔内依次形成栅介质层和第一字线；
去除剩余的所述牺牲材料层；
于所述第一晶体管容置槽内填充第一半导体层。
12.根据权利要求11所述的存储器的制造方法，其特征在于，所述刻蚀所述堆叠结构，形成第一字线定义孔和第一晶体管容置槽，包括：
使所述第一字线定义孔和所述第一晶体管容置槽连通。
13.根据权利要求11所述的存储器的制造方法，其特征在于，于所述第一晶体管容置槽内填充第一半导体层包括：
形成所述第一半导体层，所述第一半导体层环绕设置于对应所述栅介质层的侧壁，并覆盖所述第一晶体管容置槽的上、下内表面。
14.根据权利要求11所述的存储器的制造方法，其特征在于，刻蚀所述堆叠结构，还包括：
形成第一位线容置槽，并使所述第一位线容置槽和所述第一晶体管容置槽相连通；
于所述第一晶体管容置槽内填充第一半导体层之后，还包括：
于所述第一位线容置槽内形成沿平行衬底的第一方向延伸的第一位线。
15.根据权利要求14所述的存储器的制造方法，其特征在于，于第一晶体管容置槽内填充第一半导体层，包括：
使所述第一半导体层进入所述第一位线容置槽中，并使所述第一半导体层覆盖对应所述第一位线的上、下表面及所述第一位线靠近所述第一字线的侧壁。
16.根据权利要求14所述的存储器的制造方法，其特征在于，刻蚀所述堆叠结构，包括：
形成沿垂直所述衬底方向贯穿所述堆叠结构，并沿所述第一方向延伸的刻蚀槽，使所述第一位线容置槽位于所述第一晶体管容置槽和所述刻蚀槽之间，并使所述第一位线容置槽与所述刻蚀槽连通；
在所述第一位线容置槽内形成沿平行衬底的第一方向延伸的第一位线之后，还包括：
于所述刻蚀槽内形成第一位线隔离结构。
17.根据权利要求16所述的存储器的制造方法，其特征在于，所述堆叠结构包括沿垂直衬底方向交替层叠的多层导电材料层和多层绝缘材料层；
所述第一字线定义孔位于所述刻蚀槽的旁侧并与所述刻蚀槽之间具有间隔；所述第一晶体管容置槽位于对应所述导电材料层的第一刻蚀区域并环绕于所述第一字线定义孔的周侧；所述第一位线容置槽位于对应所述导电材料层的第二刻蚀区域并位于所述第一晶体管容置槽和所述刻蚀槽之间；所述第二刻蚀区域和所述第一刻蚀区域相连通。
18.根据权利要求17所述的存储器的制造方法，其特征在于，所述刻蚀所述堆叠结构，形成第一字线定义孔和第一晶体管容置槽，包括：
沿垂直所述衬底的方向刻蚀所述堆叠结构，形成多个所述第一字线定义孔；
基于所述第一字线定义孔，刻蚀各所述导电材料层的对应侧壁，形成多个所述第一晶体管容置槽；
刻蚀所述堆叠结构，形成第一位线容置槽，包括：基于所述刻蚀槽，刻蚀各所述导电材料层的对应侧壁，形成多个所述第一位线容置槽。
19.根据权利要求18所述的存储器的制造方法，其特征在于，所述于所述第一字线定义孔内依次形成栅介质层和第一字线之前，所述方法还包括：
形成填充所述第一晶体管容置槽、所述第一字线定义孔、所述第一位线容置槽及所述刻蚀槽的牺牲材料层；
去除所述第一字线定义孔内的所述牺牲材料层；
所述于所述第一字线定义孔内依次形成栅介质层和第一字线之后，所述方法还包括：
去除剩余的所述牺牲材料层。
20.根据权利要求19所述的存储器的制造方法，其特征在于，所述于所述第一晶体管容置槽内填充第一半导体层，以及所述于所述第一位线容置槽内形成第一位线，包括：
于剩余所述牺牲材料层的去除区域沉积第一半导体材料层，并使得所述第一半导体材料层填充满所述第一晶体管容置槽，且覆盖所述第一位线容置槽的内壁、所述刻蚀槽内暴露出的所述绝缘材料层侧壁；
形成覆盖所述第一半导体材料层并填充满所述第一位线容置槽和所述刻蚀槽的第一位线材料层；
去除所述刻蚀槽内的所述第一半导体材料层和所述第一位线材料层，形成所述第一半导体层和所述第一位线。
21.根据权利要求20所述的存储器的制造方法，其特征在于，所述第一半导体材料层和所述第一位线材料层分别采用原子层沉积工艺形成。
22.根据权利要求20所述的存储器的制造方法，其特征在于，所述刻蚀槽内的所述第一半导体材料层和所述第一位线材料层采用干法刻蚀工艺去除。
23.根据权利要求20所述的存储器的制造方法，其特征在于，所述第一半导体材料层采用金属氧化物半导体材料形成。
24.根据权利要求11-23中任一项所述的存储器的制造方法，其特征在于，所述刻蚀所述堆叠结构，形成第一字线定义孔及第一晶体管容置槽之前，所述方法还包括：
图案化所述堆叠结构，形成沿第一方向排布呈列的多个分隔槽；
于所述分隔槽内形成分隔结构；
其中，在所述第一方向上相邻的所述分隔结构用于定义对应存储单元的设置位置；所述第一半导体层沿所述第一方向延伸的长度与对应的相邻所述分隔结构之间的距离相等。
25.一种电子设备，其特征在于，包括如权利要求1-10任一项所述的存储器。
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